CN107369464A - 存储模块及包括其的系统 - Google Patents
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Abstract
在本公开的一个实施例中,可以提供一种存储模块。在本公开的一个实施例中,可以提供一种系统。在本公开的一个实施例中,可以提供系统的操作和存储模块。存储模块可以包括多个存储排(rank),在所述多个存储排中,存储器的重组操作基于低电力操作模式的进入来执行,以及在重组操作结束以后,存储器的空区域基于自刷新模式的进入而断电。存储模块可以包括页表,所述页表的数据基于存储器的重组操作的结束来更新。
Description
相关申请的交叉引用
本申请要求2016年5月13日向韩国知识产权局提交的申请号为10-2016-0058880的韩国申请的优先权,其通过引用整体合并于此。
技术领域
各种实施例一般而言可以涉及一种存储模块、包括其的系统和操作方法,更具体地,涉及一种与在低电力操作模式期间的电力消耗相关的技术。
背景技术
一般而言,半导体存储器件分为易失性存储器件和非易失性存储器件。易失性存储器件在切断电源时丢失存储在其中的数据,而非易失性存储器件尽管切断电源也能保存储存在其中的数据。非易失性存储器件包括各种类型的存储单元。
根据存储单元的结构或操作方法,可以将易失性存储器件划分成使用触发器的SRAM(静态RAM)、使用电容器的DRAM(动态RAM)及与同步于外部设备来操作的SDRAM(同步DRAM)。
根据存储单元的结构,非易失性存储器件可以划分成快闪存储器件、使用铁电电容器的FRAM(铁电RAM)、使用TMR(隧穿磁阻)层的MRAM(磁性RAM)、使用硫属合金的相变存储器件以及使用过渡金属氧化物的RRAM(电阻式RAM)。
在半导体存储器件中,操作电流指的是当半导体存储器件在诸如读取操作、写入操作(或编程操作)或擦除操作的激活模式中操作时所消耗的电流。
另一方面,待用电流指的是当半导体存储器件以待用模式操作时所消耗的电流或泄漏的电流。一般而言,当半导体存储器件以待用模式操作时,半导体存储器件的外围电路被禁用。即,当半导体存储器件以待用模式操作时,被施加到外围电路的电力被移除以停止半导体存储器件的外围电路的操作。
当半导体存储器件在以待用模式操作时,虽然施加到外围电路的电力被移除,可以减少能量消耗,但是不可避免地会降低半导体存储器件的操作速度。
即,当半导体存储器件从待用模式切换为激活模式时,电力被重新供应到外围电路。然后,直到重新供应了电力的外围电路被稳定为止需要相当长的时间。这可能成为延长半导体存储器件的操作时间或响应时间的因素。
发明内容
在本公开的一个实施例中,可以提供一种存储模块。在本公开的一个实施例中,可以提供一种系统。在本公开的一个实施例中,可以提供系统的操作和存储模块。存储模块可以包括多个存储排(rank),在所述多个存储排中,存储器的重组操作基于低电力操作模式的进入来执行,以及在重组操作结束以后,存储器的空区域基于自刷新模式的进入而断电。存储模块可以包括页表,所述页表的数据基于存储器的重组操作的结束来更新。
操作系统的方法包括:基于低电力操作模式的进入来执行存储器的重组操作;基于存储器的重组操作的结束来更新页表的数据;以及在存储器的重组操作结束之后,基于自刷新模式的进入而使存储器的空区域断电。
操作系统的方法还包括:基于低电力操作模式的结束而对存储器件的空区域上电。
页表包括页指针区域、页目录区域和页偏移区域。
页指针区域包括关于表项的页的编号的表示,其中,页目录区域包括用于基于虚拟地址而将物理地址分配到的目录的名称的表示;以及其中,页偏移区域包括用于指明每页中字节的地址信息的表示。
低电力操作模式包括空闲模式、休眠模式、省电模式和待用模式中的任意一种。
附图说明
图1是根据一个实施例的包括存储模块的系统的配置图。
图2是图1的存储排的电路图。
图3是用来描述图1的存储器件中物理存储器的映射方法的视图。
图4是用来描述图1的存储器件中地址空间的视图。
图5是图1的页表的配置图。
图6是根据一个实施例的系统的操作流程图。
图7是根据一个实施例的包括存储模块的系统的配置图。
具体实施方式
以下,下面通过实施例的示例将参照附图来描述根据本公开的存储模块及包括其的系统。
各种实施例可涉及存储模块及包括其的系统,所述存储模块能够在半导体存储器件的低电力操作模式期间,通过对储存在存储器中的数据进行分类来减少电力消耗。
图1是根据一个实施例的包括存储模块的系统的配置图。
根据本实施例的系统可以包括电力控制器PCON、存储器件500、电力管理电路600和控制器700。
电力控制器PCON可以在低电力操作模式期间控制被供应给存储器件500的电力。电力控制器PCON可以包括模式控制器100、模式识别器200、重组(defragmentation)控制器300和电力模式控制器400。
模式控制器100可以感测断电信号P_OFF和低电力命令信号CMD并控制模式信号MODE。模式信号MODE可以包括低电力操作模式信号,诸如空闲模式信号或休眠模式信号。当要将系统断电时,可以激活断电信号P_OFF。
模式控制器100可以感测断电信号P_OFF。当断电信号P_OFF被激活时,模式控制器100可以确定系统进入低电力操作模式,并控制模式信号MODE的逻辑电平。
休眠模式是用于减少存储器件500的电流消耗的非激活(inactive)模式之一,诸如省电模式或待用模式。根据施加到存储器件500的芯片选择信号可以启动省电模式或待用模式,且根据特定的低电力命令信号CMD可以启动休眠模式。当低电力命令信号CMD或断电信号P_OFF被激活时,模式控制器100可以输出逻辑高电平的模式信号MODE使得系统进入低电力操作模式。
模式识别器200可以判断模式信号MODE是激活还是去激活,并输出上电信号P_ON到电力模式控制器400。当系统上电时可以激活上电信号P_ON。
即,当空闲模式或低电力操作模式结束时,模式识别器200可以去激活模式信号MODE。然后,当模式信号MODE被去激活时,模式识别器200可以确定系统在空闲模式或低电力操作模式结束之后进入正常模式。因此,模式识别器200可以激活上电信号P_ON并输出激活的上电信号P_ON到电力模式控制器400。
模式识别器200可以判断模式信号MODE是激活还是去激活,并输出用于控制是否对存储器件500执行重组操作的控制信号CON。即,当模式信号MODE被激活时,模式识别器200可以确定系统进入空闲模式或低电力操作模式。因此,当系统进入空闲模式或低电力操作模式时,模式识别器200可以激活用于执行重组操作的控制信号CON。
当控制信号CON被激活时,重组控制器300可以对存储器件500执行重组操作。即,当在系统进入低电力操作模式之后控制信号CON被激活时,重组控制器300可以对存储器件500执行存储器重组操作。重组控制器300可以通过参照与各个页相对应的寄存器比特位来对存储器件500的页执行重组操作。
例如,重组控制器300可以执行重组操作以收集特定区域中具有寄存器比特位“1”的页。即,在空闲模式或低电力操作模式期间,由操作系统(OS)调用的各种各样的应用程序需要被储存在存储器件500的页里。然而,由于存储器件500包括因其寄存器比特位被设置为“1”而未被重置的页,所以用于布置页的重组操作作为后台操作来执行。
当针对存储器件500的重组操作结束时,重组控制器300可以输出更新信号UPDATE到存储器件500,以更新页表550和560。
即,由于在执行重组操作时存储器件500的数据被传送到不同的页,所以可以更新页表550和560的数据。此时,其数据经由重组操作而被传送到特定页并且因重组操作结束而被重置的页可以被定义为“空区域(vacant region)”。在针对存储器件500的重组操作之后,重组控制器300可以激活表示重组操作结束的刷新使能信号SREN。
此外,电力模式控制器400可以响应于自刷新信号SR和刷新使能信号SREN来控制被供应到存储器件500的电力控制信号PONOFF。
当系统进入省电模式时,存储器件500可以以刷新模式操作以刷新储存在单元阵列中的数据。然而,随着存储器件500的技术缩减,刷新周期减小。随着频率周期减小,在低电力操作模式中的电流消耗逐渐增加。
因此,在该实施例中,在低电力操作模式期间可以对储存在存储器件500中的数据进行分类。此外,在存储器件500的重组操作结束以后,可以移除被供应到存储器件500的空区域的电力以减少低电力操作模式期间的电力消耗。
例如,当自刷新信号SR和刷新使能信号SREN两者都被激活时,电力模式控制器400可以去激活电力控制信号PONOFF。当电力模式控制器400的电力控制信号PONOFF被去激活以控制存储器件500以低电力操作模式来操作时,可以移除被供应到存储器件500的空区域的电力。
当移除电源时,电力模式控制器400可以输出断电信号P_OFF到模式控制器100,从而减少当存储器件500以低电力操作模式操作时所消耗的待用电流或漏电流。
另一方面,当自刷新信号SR和刷新使能信号SREN中的一个或更多个被去激活时,电力模式控制器400可以激活电力控制信号PONOFF。
即,当自刷新信号SR被去激活时,可以表示存储器件500未进入自刷新模式,而当刷新使能信号SREN被去激活时,可以表示存储器件500的重组操作未结束。因此,当在自刷新模式期间重组操作未结束时,不移除存储器件500的电力。
当模式识别器200的上电信号P_ON被激活时,电力模式控制器400可以激活电力控制信号PONOFF以供应电力到存储器件500。
可以根据控制器700的控制来操作存储器件500。存储器件500可以通过通道CH1和CH2耦接到控制器700。
存储器件500可以包括多个存储模块510。存储模块510可以包括DIMM(双列直插式存储模块)。
在一个实施例中描述了存储模块510包括DIMM。然而,本实施例不仅限于此,而是可以包括各种类型的存储模块510。
根据实施例,存储模块510可以包括,例如但不限于,UDIMM(无缓冲双列直插式存储模块)、RDIMM(寄存式双列直插存储模块)、FBDIMM(全缓冲双列直插式存储模块)、LRDIMM(负载降低双列直插式存储模块)或其它存储模块。
存储器件500可以通过通道CH1和CH2从控制器700接收命令、地址和数据。存储器件500还可以包括缓冲命令、地址和数据并将缓冲的命令、地址和数据提供给存储器的缓冲器。存储器件500的每个存储模块510可以包括多个存储排RANK1、RANK2…和页表550或560。
存储排(rank)可以表示共享一个芯片选择信号的一组芯片。当用于接收数据的插针彼此分离时,属于同一存储排的芯片可以共享同一芯片选择信号、同一控制信号和地址。因此,属于同一存储排的存储芯片可以在逻辑上当作一个存储芯片,且同时操作。
存储器件500的每个存储模块510可以根据重组控制器300的控制来执行重组操作。即,当控制信号CON被激活时,存储器件500的存储模块510可以进入低电力操作模式以执行存储器重组操作。
当存储器件500的重组操作结束时,可以通过更新信号UPDATE来更新页表550和560。页表550和560可以执行虚拟地址空间和物理地址空间之间的转换。
电力管理电路600可以包括PMIC(电力管理IC)。电力管理电路600可以用来将外部电源或通过电池供应的电力PWR分配至存储器件500中的多个区域。
即,电力管理电路600可以管理形成系统的各个器件的电力,如此可以有效地利用电池的电力。具体地,电力管理电路600可以在低电力操作模式(诸如待用模式、休眠模式、断电模式或深度断电模式)中使存储器件500的电力消耗最小化。
为了这个操作,电力管理电路600可以包括各种电力管理电路。例如,电力管理电路可以包括,例如但不限于,调节器、逆变器、转换器和驱动电路。
控制器700可以通过通道CH1和CH2(诸如控制总线、数据总线和地址总线)来控制存储器件500。控制器700可以通过通道CH1和CH2与存储器件500交换数据。
控制器700可以控制或访问耦接至通道CH1和CH2的存储器件500。例如,为了在启动时驱动诸如OS的程序,控制器700可以根据确定的顺序来访问存储器件500并管理所有的控制操作。
控制器700可以被包括在处理器中,诸如CPU(中央处理单元)、GPU(图形处理单元)或AP(应用处理器),且存在于存储器件500的存储模块510上。控制器700可以存在各种形式。例如,控制器700可以存在于包括存储器件500的系统(诸如计算设备或移动电话)中不同的芯片上。
图2是图1的存储排的电路图。
存储排可以包括多个存储体BANK0到BANK3和外围电路10。在一个实施例中,存储体BANK0到BANK3的数量被设置为4。然而,存储体的数量不仅限于此,而是可以改变为各种值。
存储体BANK0到BANK3中的每一个存储体可以包括单元阵列CA和读出放大器SA。单元阵列CA可以包括从中读取数据或写入数据到其中的多个单位单元。读出放大器SA可以感测和放大单元阵列CA的数据。外围电路10可以包括用于驱动和控制单元阵列CA的操作的电路。
通过读出放大器SA感测的数据可以通过列线COL被传送到外围电路10。在单元阵列CA中,多个单位单元可以通过行线ROW来选择性地使能。
在一个实施例中,存储模块510可以包括多个存储排RANK,且每个存储排RANK可以包括一个或更多个存储器集成电路。一个或更多个存储器集成电路可以包括各种类型的存储器集成电路,诸如DRAM电路、SRAM电路或NVRAM(非易失性RAM)电路。在一个实施例中,该一个或更多个存储器集成电路可以被设置为DRAM电路。
图3是用来描述图1的存储器件500中物理存储器的映射方法的视图。
存储器件500的存储区域可以以通道CH1或CH2、存储模块510、存储排RANK、存储体BANK、行线ROW、列线COL或偏移为物理单位来映射。
当进入低电力操作模式时,存储器件500可以以通道CH1或CH2为单位、以存储模块510为单位、以存储排RANK为单位以及以存储体BANK为单位来执行重组操作,然后进入自刷新模式。此时,可以根据通道CH1或CH2、存储模块510、存储排RANK和存储体BANK的优先次序来执行重组操作。
在执行重组操作以后,存储器件500可以以物理单位断电。在存储器件500中,每个通道CH1或CH2、每个存储模块510、每个存储排RANK、每个存储体BANK、每个行线ROW、每个列线COL或每个偏移都可以被映射用来执行断电操作。
例如,当重组操作后出现包括空区域的通道(例如,通道CH1)时,可以使该通道断电。当提供电力管理电路600时,可以使包括空区域的存储模块510断电。另一方面,当不单独提供电力管理电路600而是在每个存储区域中设置断电模式时,可以使相应的存储模块510的所有存储区域断电。
在多个存储排RANK的情况下,可以使包括空区域的存储排RANK的所有存储区域断电。在具有断电模式的多个存储体BANK的情况下,可以使包括空区域的存储体断电。
为了这个操作,根据一个实施例的系统可以包括用于使每个通道CH1或CH2、每个存储模块510、每个存储排RANK或每个存储体BANK断电的断电模式或电源电路。
图4是用来描述图1的存储器件500中地址空间的视图。
在存储器件500中,第一地址可以与MSB(最高有效位)对应,而最后地址可以与LSB(最低有效位)对应。因此,在MSB和LSB之间的存储器件500的所有地址可以被映射到图3所示的物理地址。MSB地址可以包括页表550和560的参考地址。
即,存储器件500可以通过外围电路10接收来自控制器700的数据和物理地址。在存储器件500中,可以通过该物理地址来选择行线ROW和列线COL,且可以指定单元阵列CA的页。此外,可以通过外围电路10将从单元阵列CA的页读取的数据输出到控制器700。
图5是图1的页表550和560的配置图。
操作系统(OS)、应用程序和由OS或应用程序管理的各种数据可以被加载到存储器件500的页表550和560。即,页表550和560可以分页(page)由OS软件(即OS)产生和保留的存储数据结构。
页表550和560可以包括页指针区域、页目录区域和页偏移区域。页表550和560可以储存由更新信号UPDATE更新的数据。
即,页指针区域可以表示关于表项(table entry)的页的编号。页目录区域可以表示响应于虚拟地址而将物理地址分配到的目录的名称。页偏移区域可以用于指明每页中特定字节的地址信息。即,页偏移区域可以用来指定图4所示的地址空间。
页表550和560可以包括根据是否已执行与每页相对应的程序而设置的寄存器比特位。页表550和560可以以页指针、页目录或页偏移为单位来管理。
图6是根据一个实施例的系统的操作流程图。
当系统在步骤S1处进入空闲模式时,在步骤S3处可以作为后台操作来执行存储器件500的重组操作。当系统在步骤S2处进入低电力操作模式时,可以在步骤S3处执行存储器件500的重组操作。
低电力操作模式是使存储器件500的电力消耗最小化的操作模式。例如,低电力操作模式可以包括,但不限于,休眠模式、待用模式、断电模式、深度断电模式、空闲模式和省电模式。
当存储器件500的重组操作结束时,可以在步骤S4处通过重组控制器300的更新信号UPDATE来更新页表550和560。
当在步骤S5处自刷新信号SR被激活以进入自刷新模式时,可以在步骤S6处使存储器件500的空区域断电。自刷新模式是部分低电力操作模式,且在自刷新模式中存储器件500的仅部分功能(例如,刷新操作)可以执行。
为了减少电池的使用,低功耗的半导体集成电路已经采用了用于将电源移至不操作的电路区域的技术。该技术可以被称为休眠模式。根据休眠模式信号的控制,可以留下半导体存储器件中的最低限度的功能,且可以禁用其它功能。
在一个实施例中,当系统进入低电力操作模式(诸如休眠模式)时,可以执行存储器件500的重组操作。在重组操作结束以后,可以在自刷新模式中移除存储器件500的空区域的电源。
当在步骤S7处低电力操作模式结束时,可以在步骤S8处对存储器件500的空区域上电。然后,存储器件500可以以正常模式操作来执行通常功能(例如,数据通信)。然后,在步骤S9处存储器件500可以重新进入空闲模式。
根据一个实施例的系统可以应用于,例如但不限于,蜂窝电话、PCS(个人通信系统)、PDA(个人数字助理)、便携式GPS设备、平板电脑等。此外,系统可以应用于PC、台式电脑、膝上电脑、笔记本电脑、服务器电脑等。
图7是根据一个实施例的包括存储模块的系统的配置图。
在图1的实施例中,已经描述了电力控制器PCON与控制器700分离地安装,响应于从控制器700施加的低电力命令信号CMD来操作,以及通过由控制器700控制的OS来操作。
然而,在一个实施例中,电力控制器PCON可以被包括在如图7所示的控制器700中。即,电力控制器PCON可以被包括在控制器700中并且响应于内部产生的电力命令信号CMD来操作。
根据一个实施例,在半导体存储器件的低电力操作模式期间,存储模块及包括其的系统可以通过对储存在存储器中的数据进行分类来降低电力消耗。
虽然上面已经描述了某些实施例,但本领域技术人员将理解的是,所述的实施例仅作为示例。因此,本文所述的存储模块不应该基于所述的实施例而受到限制。相反,本文所述的存储模块应当仅基于所附权利要求书结合以上的描述和附图来限制。
附图标记
PCON:电力控制器
500:存储器件
600:电力管理电路
700:控制器
Claims (20)
1.一种存储模块,包括:
多个存储排,在所述多个存储排中,存储器的重组操作基于低电力操作模式的进入来执行,以及在所述重组操作结束以后,所述存储器的空区域基于自刷新模式的进入而断电;以及
页表,所述页表的数据基于所述存储器的所述重组操作的结束来更新。
2.如权利要求1所述的存储模块,其中,在所述多个存储排中,电力基于所述低电力操作模式的结束而被供应到所述空区域。
3.如权利要求1所述的存储模块,其中,所述多个存储排中的每个包括:
多个存储体,从所述多个存储体读取数据或写入数据到所述多个存储体中;
读出放大器,所述读出放大器被配置为感测和放大储存在所述多个存储体中的数据;以及
外围电路,所述外围电路被配置为控制单元阵列的操作。
4.如权利要求1所述的存储模块,其中,所述页表包括页指针区域、页目录区域和页偏移区域。
5.如权利要求4所述的存储模块,
其中,所述页指针区域包括关于表项的页的编号的表示;
其中,所述页目录区域包括基于虚拟地址而将物理地址分配到的目录的名称的表示;以及
其中,所述页偏移区域包括用于指明每页中字节的地址信息的表示。
6.一种系统,包括:
存储器件,在所述存储器件中,存储器的重组操作基于低电力操作模式的进入来执行;
电力控制器,所述电力控制器被配置为在所述低电力操作模式期间选择性地控制被供应至所述存储器件的电力,以及在所述重组操作结束以后,基于自刷新模式的进入而使所述存储器件的空区域断电;以及
控制器,所述控制器通过通道而耦接至所述存储器件,且被配置为控制所述存储器件的操作。
7.如权利要求6所述的系统,其中,所述电力控制器包括:
模式控制器,所述模式控制器被配置为感测断电信号和低电力命令信号并输出模式信号;
模式识别器,所述模式识别器被配置为基于所述模式信号是否被激活而输出上电信号和控制信号;
重组控制器,所述重组控制器被配置为基于所述控制信号的激活来执行所述重组操作,以及基于所述重组操作的结束来激活刷新使能信号;以及
电力模式控制器,所述电力模式控制器被配置为基于所述刷新使能信号、自刷新信号和所述上电信号来控制被供应至所述存储器件的电力。
8.如权利要求7所述的系统,其中,所述存储器件包括页表,当所述重组操作结束时,所述页表的数据基于更新信号来更新。
9.如权利要求8所述的系统,其中,所述重组控制器基于所述重组操作的结束而输出用于更新所述页表的所述更新信号。
10.如权利要求7所述的系统,其中,所述电力模式控制器基于所述自刷新信号和刷新使能信号两者的激活来去激活电力控制信号以移除被供应至所述空区域的电力;其中,所述电力模式控制器基于电源的移除而输出所述断电信号到所述模式控制器。
11.如权利要求7所述的系统,其中,所述电力模式控制器基于所述刷新使能信号的去激活来激活电力控制信号以供应电力到所述存储器件,其中,所述电力模式控制器基于所述上电信号的激活来激活电力控制信号以供应电力到所述存储器件。
12.如权利要求7所述的系统,其中,所述模式识别器基于所述模式信号的去激活而确定所述低电力操作模式结束并激活所述上电信号;以及
所述模式识别器基于所述模式信号的激活而确定所述系统进入所述低电力操作模式,并激活所述控制信号。
13.如权利要求6所述的系统,其中,所述存储器件包括多个存储模块。
14.如权利要求13所述的系统,其中,所述多个存储模块中的每个包括多个存储排。
15.如权利要求14所述的系统,其中,所述多个存储排中的每个包括:
多个存储体,从所述多个存储体读取数据或写入数据到所述多个存储体中;以及
外围电路,所述外围电路被配置为控制所述多个存储体的操作。
16.如权利要求6所述的系统,还包括电力管理电路,所述电力管理电路被配置为供应电力到所述存储器件。
17.如权利要求6所述的系统,其中,所述低电力操作模式包括空闲模式、休眠模式、省电模式和待用模式中的任意一种。
18.如权利要求6所述的系统,其中,所述存储器件根据通道、存储模块、存储排和存储体的优先次序来执行所述重组操作。
19.如权利要求6所述的系统,其中,在所述存储器件中,针对每个通道、每个存储模块、每个存储排、每个行线、每个列线或每个偏移来映射物理存储器。
20.如权利要求6所述的系统,其中,所述控制器包括所述电力控制器,且所述电力控制器被配置为基于内部产生的电力命令信号来操作。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160058880A KR102525229B1 (ko) | 2016-05-13 | 2016-05-13 | 메모리 모듈 및 이를 포함하는 시스템 |
KR10-2016-0058880 | 2016-05-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107369464A true CN107369464A (zh) | 2017-11-21 |
CN107369464B CN107369464B (zh) | 2020-12-08 |
Family
ID=60294682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610719560.1A Active CN107369464B (zh) | 2016-05-13 | 2016-08-24 | 存储模块及包括其的系统 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10108250B2 (zh) |
KR (1) | KR102525229B1 (zh) |
CN (1) | CN107369464B (zh) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |