KR102593379B1 - 메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법 - Google Patents

메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 메모리 패키지는 불휘발성 메모리 칩, 불휘발성 메모리 칩보다 빠른 액세스 속도를 갖는 휘발성 메모리 칩, 및 외부 장치로부터의 리프레쉬 커맨드에 응답하여 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하되, 리프레쉬 동작을 수행하는 동안 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 휘발성 메모리 칩으로 마이그레이션시키는 로직 칩을 포함한다.

Description

메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법{MEMORY PACKAGE, MEMORY MODULE INCLUDING THE SAME, AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로서, 더욱 상세하게는, 메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이고, 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 휘발성 메모리 장치의 일종인 DRAM은 빠른 액세스 속도를 갖기 때문에, 컴퓨팅 시스템의 동작 메모리, 버퍼 메모리, 주메모리 등으로서 널리 사용된다. 최근에는 컴퓨팅 기술이 발달함에 따라 컴퓨팅 시스템의 동작 메모리로서의 DRAM에 대한 수요가 증가하고 있다. 일반적인 DRAM 메모리 셀은 캐패시터 및 트랜지스터를 포함하기 때문에, 일정 수준 이하로 셀 크기를 감소시키는데 어려움이 있다. 즉, 제한된 면적에서 대용량의 DRAM을 구현하는데 어려움이 있다.
최근에는 상술된 문제점을 해결하기 위하여 불휘발성 메모리 및 DRAM을 기반으로 동작하는 불휘발성 듀얼 인-라인 메모리 모듈(NVDIMM)이 개발되고 있다. NVDIMM은 대용량의 불휘발성 메모리 및 DRAM을 결합함으로써 대용량의 동작 메모리를 제공할 수 있다. 그러나, 불휘발성 메모리 및 DRAM 사이의 동작 특성, 동작 방식 등이 서로 다르게 때문에, 이를 제어하고 관리하기 위한 다양한 기법들이 요구된다.
본 발명의 목적은 리프레쉬 동작 동안 데이터 마이그레이션을 수행함으로써, 성능 감소 없이 증가된 저장 용량을 갖는 메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 메모리 패키지는 불휘발성 메모리 칩, 상기 불휘발성 메모리 칩보다 빠른 액세스 속도를 갖는 휘발성 메모리 칩, 및 외부 장치로부터의 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하되, 상기 리프레쉬 동작을 수행하는 동안 상기 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션시키는 로직 칩을 포함한다.
실시 예로서, 상기 불휘발성 메모리 칩 및 상기 휘발성 메모리 칩은 상기 로직 칩과 수직한 방향으로 적층되고, 상기 불휘발성 메모리 칩, 상기 휘발성 메모리 칩, 및 상기 로직 칩은 실리콘 관통 전극을 통해 서로 연결되는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 메모리 모듈은 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하는 메모리 패키지, 및 외부 장치의 제어에 따라 상기 메모리 패키지를 제어하되, 상기 메모리 패키지에 주기적으로 리프레쉬 커맨드를 전송하는 제어 장치를 포함하고, 상기 메모리 패키지는 상기 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하되, 상기 리프레쉬 동작동안 상기 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션 하는 것을 특징으로 한다.
실시 예로서, 상기 메모리 패키지는 복수의 데이터 신호 라인들을 포함하고, 상기 메모리 패키지는 상기 복수의 데이터 신호 라인들 중 일부를 통해 상기 외부 장치와 데이터를 송수신하고, 상기 복수의 데이터 신호 라인들 중 나머지 일부를 통해 상기 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션 하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하는 메모리 패키지의 동작 방법은 외부 장치로부터 리프레쉬 커맨드를 수신하는 단계, 및 상기 수신된 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하되, 상기 리프레쉬 동작동안 상기 불휘발성 메모리 칩의 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션하는 단계를 포함한다.
본 발명의 실시 예에 따른 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하는 메모리 패키지의 동작 방법은 외부 장치로부터 리프레시 커맨드를 수신하는 단계, 및 상기 리프레시 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하는 동안 상기 불휘발성 메모리 칩에 저장된 데이터의 적어도 일부를 상기 불휘발성 메묄 칩으로 마이그레이션하는 단계를 포함한다.
본 발명에 따르면, 증가된 메모리 용량 및 향상된 성능을 갖는 메모리 패키지, 그것을 포함하는 메모리 모듈, 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 모듈을 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 패키지를 상세하게 보여주는 도면이다.
도 4는 도 3의 메모리 패키지를 보여주는 사시도이다.
도 5는 도 2의 메모리 패키지의 다른 예를 상세하게 보여주는 도면이다.
도 6는 도 5의 메모리 패키지를 보여주는 사시도이다.
도 7은 도 2의 메모리 패키지의 동작을 보여주는 순서도이다.
도 8은 도 7의 동작을 설명하기 위한 블록도이다.
도 9는 도 2의 메모리 패키지의 다른 실시 예를 보여주는 블록도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 패키지를 보여주는 도면이다.
도 11은 도 10의 메모리 패키지의 동작을 설명하기 위한 블록도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 패키지를 보여주는 블록도이다.
도 13은 도 12의 데이터 관리부의 동작을 설명하기 위한 순서도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 사용사 시스템을 보여주는 블록도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 16은 도 3의 휘발성 메모리 칩을 예시적으로 보여주는 블록도이다.
도 17은 도 3의 불휘발성 메모리 칩들 중 제1 불휘발성 메모리 칩을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 모듈을 상세하게 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 메모리 모듈 또는 메모리 패키지를 포함하는 전자 시스템의 구성을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
본 발명에 따른 메모리 모듈은 메모리 패키지를 포함한다. 메모리 패키지는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함한다. 메모리 패키지의 휘발성 메모리 칩의 데이터를 유지하기 위하여, 메모리 패키지는 주기적으로 리프레쉬 동작을 수행한다. 이때, 메모리 패키지는 불휘발성 메모리 칩으로부터 휘발성 메모리 칩으로 데이터 마이그레이션을 수행할 수 있다. 따라서, 향상된 성능 및 증가된 용량을 갖는 메모리 패키지 및 메모리 모듈이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 프로세서(101), 메모리 모듈(100), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 및 스토리지 장치(105)를 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
프로세서(101)는 사용자 시스템(10)의 제반 동작을 제어할 수 있다. 프로세서(101)는 사용자 시스템(10)에서 수행되는 다양한 연산을 수행할 수 있다.
메모리 모듈(100)은 사용자 시스템(10)의 버퍼 메모리, 주 메모리, 동작 메모리 등으로써 사용될 수 있다. 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결될 수 있다. 예를 들어, 메모리 모듈(100)은 듀얼 인-라인 메모리 모듈(DIMM, Dual In-line Memory Module) 형태를 가질 수 있고, 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(110)와 통신할 수 있다.
칩셋(102)은 프로세서(101)와 전기적으로 연결되고, 프로세서(101)의 제어에 따라 사용자 시스템(10)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(102)은 주요 버스들을 통해 GPU(103), 입출력 장치(104), 및 스토리지 장치(105) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(103)는 사용자 시스템(10)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(103)는 시스템-온-칩 형태로 프로세서(101) 내에 실장될 수 있다.
입출력 장치(150)는 사용자 시스템(10)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(104)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.
스토리지 장치(105)는 사용자 시스템(10)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(105)는 하드 디스크 드라이브(HDD), 솔리드 스테이트 드라이브(SSD), 메모리 카드, 메모리 스틱과 같은 대용량 저장 매체들을 포함할 수 있다.
예시적으로, 메모리 모듈(100)은 프로세서(101)의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다. 예시적으로, 메모리 모듈(100)은 다양한 종류의 메모리들을 포함할 수 있다. 예를 들어, 메모리 모듈(100)은 하이브리드 메모리로써, DRAM, SRAM, SDRAM과 같은 휘발성 메모리 장치 또는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM)와 같은 불휘발성 메모리 장치와 같은 다양한 메모리 장치들을 기반으로 구현될 수 있다.
도 2는 도 1의 메모리 모듈을 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 모듈(100)은 제어 장치(110)(RCD; Registerd Clock Driver), 메모리 패키지(120), 및 직렬 프레즌스 검출칩(130)(SPD; Serial Presence Detect chip)을 포함한다.
RCD(110)는 프로세서(101)의 제어에 따라 메모리 패키지(120)를 제어할 수 있다. 예를 들어, RCD(110)는 프로세서(110)로부터 어드레스(ADDR), 커맨드(CMD), 및 클럭(CK)을 수신할 수 있다. RCD(110)는, 수신된 신호들에 응답하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신된 데이터가 메모리 패키지(120)에 기입되거나 또는 메모리 패키지(120)에 저장된 데이터가 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력되도록 메모리 패키지(120)를 제어할 수 있다. 예시적으로, RCD(110)는 프로세서(110)로부터 수신된 어드레스(ADDR), 커맨드(CMD), 및 클럭(CK)을 메모리 패키지(120)로 전달할 수 있다.
메모리 패키지(120)는 RCD(110)의 제어에 따라 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 기입할 수 있다. 또는 메모리 패키지(120)는 RCD(110)의 제어에 따라 기입된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력할 수 있다. 예시적으로, 메모리 패키지(120)는 다양한 종류의 메모리 장치들을 포함할 수 있다. 예를 들어, 메모리 패키지(120)는 낸드 플래시 기반의 불휘발성 메모리 장치 및 DRAM 기반의 휘발성 메모리 장치를 포함할 수 있다. 예시적으로, 메모리 패키지(120)는 DRAM, SRAM, SDRAM과 같은 휘발성 메모리 장치 또는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM)와 같은 불휘발성 메모리 장치를 포함할 수 있다.
예시적으로, 메모리 모듈(100)은 복수의 메모리 패키지들을 더 포함할 수 있다. 복수의 메모리 패키지들 각각은 RCD(110)의 제어에 따라 동작할 수 있다. 예시적으로, 복수의 메모리 패키지들 각각은 RCD(110)와 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신할 수 있다.
SPD(130)는 프로그램 가능 읽기 전용 기억 장치(EEPROM)일 수 있다. SPD(130)는 메모리 모듈(100)의 초기 정보 또는 장치 정보(DI; Device Information)를 포함할 수 있다. 예시적으로, SPD(130)는 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 초기 정보 또는 장치 정보(DI)를 포함할 수 있다. 메모리 모듈(100)을 포함하는 사용자 시스템(10)이 부팅될 때, 프로세서(101)는 SPD(130)로부터 장치 정보(DI)를 읽고, 이를 기반으로 메모리 모듈(100)을 인식할 수 있다. 프로세서(101)는 SPD(130)로부터의 장치 정보(DI)를 기반으로 메모리 모듈(100)을 제어할 수 있다. 예를 들어, 프로세서(101)는 SPD(130)로부터의 장치 정보(DI)에 따라 메모리 모듈(100)에 포함된 메모리 패키지(120)의 타입을 식별할 수 있다.
예시적으로, SPD(130)는 직렬 버스를 통해 프로세서(101)와 통신할 수 있다. 프로세서(101)는 직렬 버스를 통해 SPD(130)와 신호를 주고 받을 수 있다. 예시적으로, SPD(130)는 직렬 버스를 통해 RCD(110)와 통신할 수 있다. 예시적으로, 직렬 버스는 I2C, SMBus, PMBus, IPMI, MCTP 등과 같은 2라인 직렬 버스들 중 적어도 하나를 포함할 수 있다.
예시적으로, 메모리 패키지(120)는 불휘발성 메모리 장치 및 휘발성 메모리 장치를 포함하는 하이브리드 메모리 패키지일 수 있다. 하이브리드 메모리 패키지를 포함하는 메모리 모듈(100)은 불휘발성 DIMM(NVDIMM)일 수 있다. 불휘발성 메모리 장치의 동작 속도는 휘발성 메모리 장치의 동작 속도보다 느릴 수 있다. 이에 따라, 메모리 패키지(120)는 불휘발성 메모리 장치에 저장된 데이터를 휘발성 메모리 장치로 마이그레이션할 수 있다. 예시적으로, 메모리 패키지(120)는 리프레쉬 커맨드에 응답하여 리프레쉬 동작 및 마이그레이션 동작을 함께 수행할 수 있다.
본 발명의 실시 예에 따르면, 메모리 모듈(100)에서, 불휘발성 메모리 장치 및 휘발성 메모리 장치를 포함하는 메모리 패키지(120)가 리프레쉬 동작동안 마이그레이션을 수행함으로써 성능 손실 없이 증가된 메모리 용량을 제공할 수 있다. 따라서, 감소된 비용 및 향상된 성능을 갖는 메모리 모듈이 제공된다.
도 3은 도 2의 메모리 패키지를 상세하게 보여주는 도면이다. 도 4는 도 3의 메모리 패키지를 보여주는 사시도이다. 도 3 및 도 4를 참조하면, 메모리 패키지(120)는 로직 칩(121), 휘발성 메모리 칩(122), 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)을 포함한다. 예시적으로, 메모리 패키지(120)는 휘발성 메모리 칩들 또는 불휘발성 메모리 칩들을 더 포함할 수 있다. 예시적으로, 메모리 패키지(120)는 하이브리드 메모리 패키지일 수 있다.
로직 칩(121)은, RCD(121)의 제어에 따라, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 휘발성 메모리 칩(121) 또는 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)에 기입할 수 있다. 로직 칩(121)은, RCD(121)의 제어에 따라, 휘발성 메모리 칩(121) 또는 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)에 기입된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 출력할 수 있다.
로직 칩(121)은 마이그레이션 관리부(MMU; Migration Managing Unit)을 포함할 수 있다. 마이그레이션 관리부(MMU)는 제1 내지 제3 불휘발성 메모리 장치들(123a~123c)에 기입된 데이터를 휘발성 메모리 칩(122)으로 이동, 복사, 또는 마이그레이션시킬 수 있다.
예시적으로, 로직 칩(121)은 외부로부터 수신된 신호(예를 들어, 커맨드(CMD), 어드레스(ADDR), 데이터 신호(DQ), 또는 데이터 스트로브 신호(DQS))를 버퍼링하도록 구성된 버퍼 회로, 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)을 제어하도록 구성된 불휘발성 메모리 제어 회로, 또는 휘발성 메모리 칩(122) 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)의 어드레스를 관리하도록 구성된 어드레스 관리 회로를 더 포함할 수 있다.
휘발성 메모리 칩(122)은 로직 칩(121)의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다. 예시적으로, 휘발성 메모리 칩(122)은 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)일 수 있다. 간결한 설명을 위하여, 휘발성 메모리 칩(122)은 DRAM인 것으로 가정한다.
제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 로직 칩(121)의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다. 예시적으로, 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 또는 FRAM (Ferroelectric RAM) 중 적어도 하나를 포함할 수 있다. 간견할 설명을 위하여, 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 플래시 메모리 장치를 포함하는 것으로 가정한다.
예시적으로, 휘발성 메모리 칩(122)의 저장 용량은 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)의 저장 용량보다 작을 수 있다. 휘발성 메모리 칩(122)은 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)보다 빠른 액세스 속도를 가질 수 있다.
메모리 패키지(120)에 포함된 로직 칩(121), 휘발성 메모리 칩(122), 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c) 각각은 별도의 반도체 칩 또는 다이로 구성될 수 있다. 메모리 패키지(120)에 포함된 로직 칩(121), 휘발성 메모리 칩(122), 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 행 방향 및 열 방향을 따라 형성된 평면과 수직한 방향으로 적층될 수 있다. 적층된 로직 칩(121), 휘발성 메모리 칩(122), 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c) 각각은 실리콘 관통 전극(TSV; Through Silicon Via)을 통해 서로 연결될 수 있다. 예시적으로, 로직 칩(121)은 실리콘 관통 전극(TSV)을 통해 휘발성 메모리 칩(122) 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)을 각각 제어할 수 있다.
예시적으로, 마이그레이션 관리부(MMU)는 마이그레이션 채널(MC)을 통해 마이그레이션 동작을 수행할 수 있다. 마이그레이션 채널(MC)은 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)의 채널과 별도로 구성될 수 있다. 예를 들어, 마이그레이션 관리부(MMU)는 실리콘 관통 전극(TSV)을 통해 마이그레이션 동작을 수행할 수 있다. 즉, 실리콘 관통 전극(TSV)은 마이그레이션 채널(MC; Migration Channel)로써 사용될 수 있다. 마이그레이션 관리부(MMU)는 실리콘 관통 전극(TSV)을 통해 마이그레이션될 데이터를 주고 받을 수 있다. 예시적으로, 마이그레이션 채널(MC)은 직렬 링크로 구현될 수 있다.
상술된 바와 같이, 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 휘발성 메모리 칩(122)보다 큰 저장 용량을 같기 때문에, 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)에 데이터를 저장함으로써 메모리 패키지(120)의 전체 메모리 용량이 증가할 수 있다. 그러나 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)은 휘발성 메모리 칩(122)보다 느린 액세스 속도를 갖기 때문에, 전체적인 성능이 저하될 수 있다. 따라서 본 발명에 따른 메모리 패키지(120)는 특정 조건 하에서 제1 내지 제3 불휘발성 칩들(123a~123c)에 저장된 데이터 중 일부를 휘발성 메모리 칩(122)으로 마이그레이션시킬 수 있다. 예시적으로, 특정 조건은 마이그레이션될 데이터가 존재하는 경우, 리프레쉬 동작이 수행되는 경우 등과 같이 다양한 조건들을 포함할 수 있다. 마이그레이션 동작을 통해, RCD(110) 또는 프로세서(101)에 의해 액세스될 데이터가 휘발성 메모리 칩(122)에 저장될 수 있다. 따라서 RCD(110) 또는 프로세서(101)가 휘발성 메모리 칩(122)으로 액세스하기 때문에, 메모리 용량이 증가할 뿐만 아니라, 전체적인 성능이 향상될 수 있다.
도 5는 도 2의 메모리 패키지의 다른 예를 상세하게 보여주는 도면이다. 도 6는 도 5의 메모리 패키지를 보여주는 사시도이다. 도 5 및 도 6을 참조하면, 메모리 패키지(120`)는 로직 칩(121`), 불휘발성 메모리 칩(122`), 및 제1 내지 제3 불휘발성 메모리 칩들(123a`~123c`)을 포함한다. 로직 칩(121`), 불휘발성 메모리 칩(122`), 및 제1 내지 제3 불휘발성 메모리 칩들(123a`~123c`)은 도 3 및 도 4를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
로직 칩(121) 및 휘발성 메모리 칩(122`)은 행 방향 및 열 방향을 따라 형성된 평면과 수직한 방향으로 적층되고, 제1 실리콘 관통 전극(TSV1)을 통해 서로 연결될 수 있다. 제1 내지 제3 불휘발성 메모리 칩들(123a~123c`)은 행 방향 및 열 방향을 따라 형성된 평면과 수직한 방향으로 적층되고, 제2 실리콘 관통 전극(TSV2)을 통해 서로 연결딜 수 있다.
즉, 로직 칩(121`) 및 휘발성 메모리 칩(122`), 그리고 제1 내지 제3 불휘발성 메모리 칩들(123a`~123c`)은 서로 다른 영역 상에서 적층될 수 있다. 로직 칩(121`) 및 불휘발성 메모리 칩들(123a`~123c`)은 별도의 마이그레이션 채널(MC)을 통해 서로 연결될 수 있다. 예시적으로, 마이그레이션 채널(MC)은 별도의 신호 라인일 수 있다.
도 3 및 도 6을 참조하여, 메모리 패키지(120)의 구조에 대한 실시 예들이 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 패키지(120)에 포함된 로직 칩, 휘발성 메모리 칩, 및 불휘발성 메모리 칩들은 다른 방식들에 의해 적층되거나 또는 배열될 수 있다.
도 7은 도 2의 메모리 패키지의 동작을 보여주는 순서도이다. 도 2 및 도 7을 참조하면, S110 단계에서, 메모리 패키지(120)는 RCD(110)로부터 리프레쉬 커맨드(REF)를 수신한다. 예를 들어, RCD(110)는 미리 정해진 통신 규약을 기반으로 메모리 패키지(120)를 제어할 수 있다. 예시적으로, 미리 정해진 통신 규약은 DRAM 기반의 통신 규약일 수 있다. 예시적으로, DRAM은 저장된 데이터를 유지하기 위하여 주기적으로 리프레쉬 동작을 수행한다. RCD(110)는 메모리 패키지(120)가 리프레쉬 동작을 수행하도록 주기적으로 리프레쉬 커맨드(REF)를 메모리 패키지(120)로 전송할 수 있다.
S120 단계에서, 메모리 패키지(120)는 수신된 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 동작을 수행할 때, 마이그레이션 동작을 수행할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 메모리 패키지(120)는 휘발성 메모리 칩(122) 및 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)을 포함할 수 있다. 메모리 패키지(120)는 수신된 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 동작을 수행할 수 있다. 리프레쉬 동작은 휘발성 메모리 칩(122)에 저장된 데이터를 읽고, 읽은 데이터를 재저장하는 동작을 가리킬 수 있다.
리프레쉬 동작이 수행되는 동안, 메모리 패키지(120)는 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)에 저장된 데이터 중 마이그레이션될 데이터에 대한 마이그레이션을 수행할 수 있다. 예시적으로, 마이그레이션될 데이터는 제1 내지 제3 불휘발성 메모리 칩들(123a~123c)에 저장된 데이터 중 프로세서(101)에 의해 액세스될 가능성이 높은 데이터이거나, 또는 액세스 빈도가 일정 수준 이상인 데이터이거나, 또는 핫 데이터이거나, 또는 특정 타입을 갖는 데이터를 가리킬 수 있다. 예시적으로, 마이그레이션될 데이터는 로직 칩(121)의 마이그레이션 관리부(MMU)에 의해 결정될 수 있다.
도 8은 도 7의 동작을 설명하기 위한 블록도이다. 간결한 설명을 위하여, 도 7의 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 제1 페이지 데이터(PD1)는 마이그레이션 관리부(MMU)에 의해 결정된 마이그레이션될 데이터인 것으로 가정한다.
도 2, 도 7, 및 도 8을 참조하면, 메모리 패키지(120)는 로직 칩(121), 휘발성 메모리 칩(122), 및 불휘발성 메모리 칩(123a)을 포함한다. 로직 칩(121)은 외부 장치(예를 들어, RCD(110))로부터 리프레쉬 커맨드(REF)를 수신할 수 있다. (①) 수신된 리프레쉬 커맨드(REF)에 응답하여, 로직 칩(121)은 휘발성 메모리 칩(122)가 리프레쉬 동작을 수행하도록 휘발성 메모리 칩(122)을 제어할 수 있다. 휘발성 메모리 칩(122)은 로직 칩(121)의 제어에 따라 리프레쉬 동작을 수행할 수 있다.
리프레쉬 동작이 수행되는 동안, 로직 칩(121)은 불휘발성 메모리 칩(123a)으로부터 제1 페이지 데이터(PD1)를 읽을 수 있다.(②) 예시적으로, 제1 페이지 데이터(PD1)는 로직 칩(121)의 마이그레이션 관리부(MMU)에 의해 마이그레이션될 데이터로써 선택된 데이터일 수 있다.
리프레쉬 동작이 수행되는 동안, 로직 칩(121)은 읽은 제1 페이지 데이터(PD1)가 휘발성 메모리 칩(122)에 기입되도록 휘발성 메모리 칩(122)을 제어할 수 있다.(③) 예를 들어, 휘발성 메모리 칩(122)은 로직 칩(121)의 제어에 따라 리프레쉬 동작을 수행할 수 있다. 리프레쉬 동작은 특정 행의 데이터를 읽는 단계 및 읽은 데이터를 특정 행에 재저장하는 단계를 포함한다. 재저장하는 단계에서, 로직 칩(121)은 제1 페이지 데이터(PD1)가 휘발성 메모리 칩(122)에 기입되도록 휘발성 메모리 칩(122)을 제어할 수 있다.
예시적으로, 특정 행은 리프레쉬 어드레스에 대응하는 행을 가리킬 수 있다. 리프레쉬 어드레스는 로직 칩(121)에 의해 선택되거나 또는 휘발성 메모리 칩(122)에 의해 선택될 수 있다. 로직 칩(121)은 제1 페이지 데이터(PD1)를 휘발성 메모리 칩(122)에 기입하기 위하여, 휘발성 메모리 칩(122)에 포함된 복수의 행들 중 데이터가 저장되어 있지 않은 행의 어드레스를 리프레쉬 어드레스로서 선택할 수 있다.
상술된 바와 같이, 메모리 패키지(120)는 휘발성 메모리 칩(122)에 대한 리프레쉬 동작동안 마이그레이션 동작을 수행할 수 있다. 즉, 마이그레이션 동작으로 인한 오버헤드를 감소시킬 수 있기 때문에, 성능 저하없이 증가된 용량을 갖는 메모리 모듈(100)이 제공된다. 따라서, 감소된 비용 및 향상된 성능을 갖는 메모리 모듈 및 메모리 패키지가 제공된다.
도 9는 도 2의 메모리 패키지의 다른 실시 예를 보여주는 블록도이다. 도 2 및 도 9를 참조하면, 메모리 패키지(120")는 로직 칩(121"), 휘발성 메모리 칩(122"), 및 제1 내지 제3 불휘발성 메모리 칩들(123a"~123c")을 포함한다. 로직 칩(121"), 휘발성 메모리 칩(122"), 및 제1 내지 제3 불휘발성 메모리 칩들(123a"~123c")은 도 3을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 9의 메모리 패키지(120")는 도 3 내지 도 6의 메모리 패키지들(120, 120')과 달리 데이터 신호 라인을 마이그레이션 채널로써 사용할 수 있다. 예를 들어, 로직 칩(121")은 제1 데이터 신호 라인(DQL1) 및 제2 데이터 신호 라인(DQL2)을 포함할 수 잇다. 예시적으로, 제1 및 제2 데이터 신호 라인들(DQL1, DQL2) 각각은 복수의 신호 라인들을 포함할 수 있다.
로직 칩(121")은 제1 및 제2 데이터 신호 라인들(DQL1, DQL2) 중 외부 장치(예를 들어, 프로세서(101))와 데이터 송수신에 사용되지 않은 신호 라인들을 마이그레이션 채널로써 사용할 수 있다. 예를 들어, 로직 칩(121")은 제1 데이터 신호 라인(DQL1)을 통해 프로세서(101)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신할 수 있다. 로직 칩(121")은 제2 데이터 신호 라인(DQL2)을 통해 제1 내지 제3 불휘발성 메모리 칩들(123a"~123c")로부터 데이터를 주고 받을 수 있다. 즉, 로직 칩(121")은 제2 데이터 신호 라인(DQL2)을 마이그레이션 채널로써 사용할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 패키지를 보여주는 도면이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소와 중복되는 설명은 생략된다. 도 10을 참조하면, 메모리 패키지(220)는 로직 칩(221), 휘발성 메모리 칩(222), 및 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 포함한다. 앞서 설명된 바와 같이, 메모리 패키지(220)의 구성 요소들은 평면과 수직한 방향으로 적층되며, 실리콘 관통 전극(TSV)을 통해 서로 연결된다. 예시적으로, 실리콘 관통 전극(TSV)은 마이그레이션 채널(MC)로써 사용될 수 있다. 로직 칩(221), 휘발성 메모리 칩(222), 및 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)은 도 2 내지 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
로직 칩(221)은 마이그레이션 관리부(MMU), 불휘발성 메모리 관리부(NMU; Nonvolatile memory Managing Unit), 및 어드레스 관리부(AMU; Address Managing Unit)을 포함한다. 마이그레이션 관리부(MMU)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
불휘발성 메모리 관리부(NMU)는 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 제어하도록 구성된다. 예를 들어, 불휘발성 메모리 관리부(NMU)는 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 제어하기 위한 커맨드, 어드레스, 제어신호 등을 생성할 수 있다. 불휘발성 메모리 관리부(NMU)는 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)에 대한 어드레스 변환 동작, 가비지 콜렉션 동작, 웨어 레벨링 동작을 수행할 수 있다. 예시적으로, 불휘발성 메모리 관리부(NMU)는 마이그레이션 채널(MC)로써 사용되는 실리콘 관통 전극(TSV)을 통해 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 제어할 수 있다. 또는 불휘발성 메모리 관리부(NMU)는 별도의 신호 라인들을 통해 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 제어할 수 있다.
어드레스 관리부(AMU)는 휘발성 메모리 칩(222) 및 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)의 어드레스들을 관리할 수 있다. 예를 들어, 외부 장치(예를 들어, 도 1의 프로세서(101))는 메모리 패키지(220)에 포함된 휘발성 메모리 칩(222) 및 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 하나의 저장 영역으로 인식할 수 있다. 즉, 외부 장치는 메모리 패키지(220)를 하나의 동작 메모리로서 인식할 수 있다. 이 경우, 외부 장치는 메모리 패키지(220)에 기입된 데이터를 읽기 위하여 커맨드(CMD) 및 어드레스(ADDR)를 RCD(210)로 제공할 수 있다. 메모리 패키지(220)는 RCD(210)의 제어에 따라 어드레스(ADDR)에 대응되는 데이터를 출력할 수 있다.
예시적으로, 외부 장치는 메모리 패키지(220)의 마이그레이션 동작을 인식할 수 없을 뿐만 아니라, 휘발성 메모리 칩(222) 및 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)을 하나의 어드레스 영역으로 인식한다. 이로 인하여, 수신된 어드레스(ADDR)에 대응되는 데이터가 제1 내지 제3 불휘발성 메모리 칩들(223a~223c)에서 휘발성 메모리 칩(222)으로 마이그레이션된 경우, 정상적인 동작이 수행되지 않거나, 동작 성능이 저하될 수 있다.
예시적으로, 마이그레이션된 데이터에 대응하는 어드레스(ADDR)가 수신된 경우, 어드레스 관리부(AMU)는 휘발성 메모리 칩(222)으로 액세스될 수 있도록 어드레스를 관리할 수 있다. 따라서, 마이그레이션된 데이터가 액세스될 경우, 휘발성 메모리 칩(222)으로부터 데이터가 출력되도록 함으로써 동작 성능이 향상된다.
예시적으로, 비록 도면에 도시되지는 않았으나, 휘발성 메모리 칩(222)은 RCD(210)로부터 커맨드(CMD), 어드레스(ADDR), 및 클럭(CK)을 수신하고, 수신된 신호들에 응답하여 동작할 수 있다.
도 11은 도 10의 메모리 패키지의 동작을 설명하기 위한 블록도이다. 예시적으로, 도 11을 참조하여, 어드레스 관리부(AMU)의 동작이 중점적으로 설명된다. 간결한 설명을 위하여, 어드레스 관리부(AMU)의 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 앞서 설명된 구성 요소들과 중복되는 구성들에 대한 설명들은 생략된다.
도 10 및 도 11을 참조하면, 메모리 패키지(220)는 로직 칩(221), 휘발성 메모리 칩(222), 및 제1 불휘발성 메모리 칩(223a)을 포함한다.
메모리 패키지(220)는 제1 어드레스(ADDR1)를 수신하고, 수신된 제1 어드레스(ADDR1)에 대응하는 데이터를 액세스할 수 있다. 예를 들어, 제1 어드레스(ADDR1)에 대응하는 데이터는 제1 페이지 데이터(PD1)일 수 있다. 제1 페이지 데이터(PD1)는 제1 불휘발성 메모리 장치(223a)에 저장될 수 있다. 이 경우, 어드레스 관리부(AMU)는 제1 불휘발성 메모리 칩(223a)으로부터 제1 페이지 데이터(PD1)가 읽어지도록 제1 어드레스(ADDR1)를 제1 불휘발성 메모리 칩(223a)으로 제공할 수 있다.
이 후에, 제1 불휘발성 메모리 칩(223a)에 저장된 제1 페이지 데이터(PD1)가 휘발성 메모리 칩(222)으로 마이그레이션될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 메모리 패키지(220)는 제1 불휘발성 메모리 칩(223a)에 저장된 제1 페이지 데이터(PD1)를 마이그레이션될 데이터로써 선택할 수 있다. 메모리 패키지(220)는 리프레쉬 동작동안 제1 불휘발성 메모리 칩(223a)에 저장된 제1 페이지 데이터(PD1)를 휘발성 메모리 칩(222)으로 마이그레이션할 수 있다.
이 때, 메모리 패키지(220)의 어드레스 관리부(AMU)는 마이그레이션된 제1 페이지 데이터(PD1)에 대한 어드레스를 관리할 수 있다. 예를 들어, 제1 페이지 데이터(PD1)가 마이그레이션된 이후에, 마이그레이션된 제1 페이지 데이터(PD1)와 대응되는 제1 어드레스(ADDR1)가 수신된 경우, 어드레스 관리부(AMU)는 휘발성 메모리 칩(222)의 제1 페이지 데이터(PD1)가 출력되도록 제1 어드레스(ADDR1)를 휘발성 메모리 칩(222)으로 제공할 수 있다.
상술된 바와 같이, 어드레스 관리부(AMU)는 특정 페이지 데이터가 마이그레이션된 경우에, 특정 페이지 데이터가 휘발성 메모리 칩(222)으로부터 출력될 수 있도록, 수신된 어드레스를 관리 또는 변환할 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 메모리 패키지를 보여주는 블록도이다. 도 12를 참조하면, 메모리 패키지(320)는 로직 칩(321), 휘발성 메모리 칩(322), 및 제1 내지 제3 불휘발성 메모리 칩들(323a~323c)을 포함한다. 로직 칩(321)은 마이그레이션 관리부(MMU) 및 데이터 관리부(DMU; Data Managing Unit)을 포함한다. 로직 칩(321), 휘발성 메모리 칩(322), 제1 내지 제3 불휘발성 메모리 칩들(323a~323c), 및 마이그레이션 관리부(MMU)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
데이터 관리부(DMU)는 외부 장치(예를 들어, 프로세서)로부터 수신되는 데이터를 관리할 수 있다. 예를 들어, 데이터 관리부(DMU)는 수신되는 데이터의 속성을 판별할 수 있다. 데이터 관리부(DMU)는 판별된 속성을 기반으로 데이터를 휘발성 메모리 칩(322) 또는 제1 내지 제3 불휘발성 메모리 칩들(323a~323c)에 선택적으로 기입할 수 있다.
예를 들어, 수신된 데이터가 핫 데이터인 경우, 데이터 관리부(DMU)는 수신된 데이터가 휘발성 메모리 칩(322)에 기입되도록 어드레스를 설정할 수 있다. 또는 수신된 데이터가 콜드 데이터인 경우, 데이터 관리부(DMU)는 수신된 데이터가 제1 내지 제3 불휘발성 메모리 칩들(323a~323c)에 기입되도록 어드레스를 설정할 수 있다. 예시적으로, 데이터 관리부(DMU)는 데이터의 크기, 데이터의 종류, 데이터의 헤더 정보 등을 기반으로 수신된 데이터가 핫 데이터인지 또는 콜드 데이터인지 판별할 수 있다.
도 13은 도 12의 데이터 관리부의 동작을 설명하기 위한 순서도이다. 도 12 및 도 13을 참조하면, S210 단계에서, 데이터 관리부(DMU)는 외부 장치(예를 들어, 프로세서)로부터 데이터를 수신한다. 예를 들어, 앞서 설명된 바와 같이, 데이터 관리부(DMU)는 외부 장치로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 데이터를 수신할 수 있다.
S220 단계에서, 데이터 관리부(DMU)는 수신된 데이터의 속성을 판별할 수 있다. 예를 들어, 데이터 관리부(DMU)는 수신된 데이터의 크기, 데이터의 종류, 데이터의 헤더 정보 등을 기반으로 수신된 데이터가 핫 데이터인지 또는 콜드 데이터인지 판별할 수 있다.
S230 단계에서, 데이터 관리부(DMU)는 판별 결과를 기반으로 수신된 데이터를 휘발성 메모리 칩 또는 불휘발성 메모리 칩에 저장할 수 있다. 예를 들어, 수신된 데이터가 핫 데이터인 경우, 데이터 관리부(DMU)는 수신된 데이터가 휘발성 메모리 칩(322)에 기입되도록 수신된 데이터에 대응하는 어드레스를 변환할 수 있다. 수신된 데이터가 콜드 데이터인 경우, 데이터 관리부(DMU)는 수신된 데이터가 불휘발성 메모리 칩들(323a~323b)에 기입되도록 수신된 데이터에 대응하는 어드레스를 변환할 수 있다. 예시적으로, 비록 도면에 도시되지는 않았으나, 변환된 어드레스는 도 10을 참조하여 설명된 어드레스 관리부(AMU)에 의해 관리될 수 있다.
예시적으로, 데이터 관리부(DMU)는 불휘발성 메모리 칩들에 저장된 데이터 중 핫 데이터를 관리할 수 있다. 예를 들어, 불휘발성 메모리 칩들에 저장된 데이터는 콜드 데이터일 것이다. 그러나 메모리 패키지로의 액세스 빈도에 따라 불휘발성 메모리 칩들에 저장된 데이터 중 핫 데이터로 데이터 형식이 변경되는 데이터가 존재할 수 있다. 이 경우, 데이터 관리부(DMU)는 불휘발성 메모리 칩들로의 액세스를 관리하여 불휘발성 메모리 칩들에 저장된 데이터 중 핫 데이터로 데이터 형식이 변경되는 데이터를 판별할 수 있다. 예시적으로, 불휘발성 메모리 칩들에 저장된 데이터 중 핫 데이터로 판별된 데이터는 마이그레이션 동작을 통해 휘발성 메모리 칩으로 마이그레이션될 수 있다.
상술된 바와 같이, 메모리 패키지는 수신된 데이터의 속성에 따라 휘발성 메모리 칩 또는 불휘발성 메모리 칩에 수신된 데이터를 저장할 수 있다. 즉, 동작 속도가 빠른 휘발성 메모리 칩에 액세스 빈도가 높은 핫 데이터가 저장되고, 상대적으로 동작 속도가 느린 불휘발성 메모리 칩에 액세스 빈도가 낮은 콜드 데이터가 저장됨으로써, 액세스 속도를 유지시키면서 전체적인 가용 메모리 용량이 증가된다.
도 14는 본 발명의 또 다른 실시 예에 따른 사용사 시스템을 보여주는 블록도이다. 도 14를 참조하면, 사용자 시스템(40)은 프로세서(401) 및 메모리 모듈(400)을 포함한다. 프로세서(401)는 메모리 컨트롤러(401a)를 포함할 수 있다. 메모리 컨트롤러(401a)는 메모리 모듈(400)을 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(401a)는 메모리 모듈(400)을 제어하기 위한 어드레스(ADDR), 커맨드(CMD), 및 클럭(CK)을 메모리 모듈(400)로 전송할 수 있다. 메모리 컨트롤러(401a)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 메모리 모듈(400)과 데이터를 주고 받을 수 있다.
메모리 모듈(410)은 RCD(410) 및 메모리 패키지(420)를 포함한다. RCD(410) 및 메모리 패키지(420)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 도 14의 RCD(410)는 앞서 설명된 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU)를 포함할 수 있다.
예를 들어, 도 1 내지 도 13을 참조하여 설명된 메모리 패키지는 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU)를 포함하는 로직 칩의 제어에 따라 동작할 수 있다.
그러나 도 14의 RCD(410)는 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU)를 포함하고, 앞서 설명된 메모리 패키지의 마이그레이션 동작, 어드레스 변환 동작, 데이터 관리 동작을 제어할 수 있고, 불휘발성 메모리 칩들을 제어하기 위한 각종 제어 신호들을 생성할 수 있다. 즉, 메모리 패키지(420)는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하고, RCD의 제어에 따라 동작할 것이다.
예시적으로, 메모리 컨트롤러(401a)는 변환 색인 버퍼(TLB; Translation Look a side Buffer)를 포함할 수 있다. 변환 색인 버퍼(TLB)는 메모리 모듈에 저장된 데이터에 대한 어드레스 정보 또는 색인 정보를 포함한다. 예를 들어, 프로세서(401)는 액세스될 데이터가 메모리 모듈(400)에 존재하는지 판별하기 위하여 변환 색인 버퍼(TLB)를 스캔할 수 있다. 액세스될 데이터가 메모리 모듈(400)에 존재하지 않는 경우, 프로세서(401)는 다른 저장 매체로부터 액세스될 데이터를 읽을 수 있다. 액세스될 데이터가 메모리 모듈(400)에 존재하는 경우, 메모리 컨트롤러(401a)는 대응하는 어드레스(ADDR)를 메모리 모듈(400)로 제공한다. 메모리 모듈(400)은 수신된 어드레스(ADDR)에 대응하는 데이터를 출력할 수 있다.
예시적으로, 메모리 모듈(410)의 메모리 패키지(420)에서 마이그레이션 동작이 수행된 경우, 데이터 이동 결과를 기반으로 변환 색인 버퍼(TLB)가 갱신될 수 있다. 예를 들어, 제1 페이지 데이터가 불휘발성 메모리 장치로부터 휘발성 메모리 장치로 마이그레이션된 경우, 메모리 모듈(400)은 제1 페이지 데이터 및 휘발성 메모리 장치가 대응하도록 변환 색인 버퍼(TLB)를 갱신할 수 있다.
예시적으로, 변환 색인 버퍼(TLB)에 의해 선택된 어드레스(ADDR)의 일부 비트(예를 들어, 최상위 비트)는 메모리 패키지(420)의 휘발성 메모리 칩 및 불휘발성 메모리 칩들 각각을 가리키는 정보일 수 있다. 이 경우, RCD(410)는 어드레스(ADDR)의 최상위 비트에 따라 메모리 패키지(420)의 휘발성 메모리 칩 및 불휘발성 메모리 칩들 중 적어도 하나를 제어할 수 있다.
예시적으로, 도 14에서, RCD(410)가 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU)를 포함한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU) 각각은 프로세서(401), 메모리 컨트롤러(401a), RCD(410), 또는 메모리 패키지(420)에 포함되거나 또는 별도의 제어 회로로써 구현될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 사용사 시스템(50)은 프로세서(501) 및 메모리 모듈(500)을 포함한다. 프로세서(501)는 메모리 컨트롤러(501a)를 포함한다. 메모리 모듈(510)은 RCD(510) 및 메모리 패키지(520)를 포함한다. 프로세서(501), 메모리 컨트롤러(501a), 메모리 모듈(500), RCD(510), 및 메모리 패키지(520)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 패키지(520)는 대기 신호(WS)를 RCD(510)로 출력할 수 있다. 대기 신호(WS)는 메모리 패키지(520)가 액세스될 준비가 되었음을 알리는 신호일 수 있다. 예를 들어, 앞서 설명된 바와 같이 메모리 패키지(520)는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함할 수 있다. 불휘발성 메모리 칩은 휘발성 메모리 칩보다 느린 액세스 속도 또는 동작 속도를 갖는다. RCD(510)는 미리 정해진 통신 규약(예를 들어, DRAM 기반의 인터페이스)을 기반으로 메모리 패키지(520)를 제어할 수 있다. 예시적으로, 미리 정해진 통신 규약은 휘발성 메모리 칩에 따른 통신 규약일 수 있다. 즉, 느린 동작 속도를 갖는 불휘발성 메모리 칩이 액세스될 경우, 정상적으로 동작하지 않을 수 있다.
불휘발성 메모리 칩으로 액세스될 경우, 메모리 패키지(520)는 불휘발성 메모리 칩에 대한 액세스가 준비된 경우, 대기 신호(WS)를 RCD(510)로 전송할 수 있다. RCD(510)는 대기 신호(WS)에 응답하여 메모리 패키지(520)에 포함된 불휘발성 메모리 칩을 액세스할 수 있다. 예시적으로, RCD(510)는 대기 신호(WS)를 메모리 컨트롤러(501a)로 제공할 수 있다. 메모리 컨트롤러(501a)는 대기 신호(WS)에 응답하여 메모리 모듈(500)을 액세스할 수 있다.
예시적으로, 프로세서(501)의 메모리 컨트롤러(501a)는 메모리 모듈(500)을 하나의 어드레스 영역으로 인식할 수 있다. 예를 들어, 메모리 모듈(500)의 메모리 패키지(520)는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함할 수 있다. 메모리 컨트롤러(501a)는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 구분하지 않고, 휘발성 메모리 칩 및 불휘발성 메모리 칩을 하나의 어드레스 영역으로 관리할 수 있다. 이 경우, 프로세서(501)는 액세스될 데이터가 휘발성 메모리 장치에 저장되었는지 또는 불휘발성 메모리 장치에 저장되었는지 인지하지 못할 것이다. 즉, 프로세서(501)는 정상적으로 메모리 모듈(500)을 제어할 수 없을 것이다.
불휘발성 메모리 칩이 액세스될 경우, 본 발명에 따른 메모리 모듈(500)은 대기 신호(WS)를 프로세서(501)로 제공함으로써 불휘발성 메모리 칩에 대한 액세스가 준비되었음을 프로세서(501)로 알릴 수 있다. 프로세서(501)는 대기 신호(WS)에 응답하여 정상적으로 불휘발성 메모리 칩에 저장된 데이터를 액세스할 수 있다.
상술된 바와 같이, 본 발명에 따른 메모리 모듈의 메모리 패키지는 리프레쉬 동작동안 불휘발성 메모리 칩으로부터 휘발성 메모리 칩으로 데이터를 마이그레이션시킬 수 있다. 또한, 메모리 패키지는 휘발성 메모리 칩 및 불휘발성 메모리 칩들을 적층하고, 실리콘 관통 전극(TSV)을 통해 마이그레이션 동작을 수행할 수 있다. 또한, 메모리 패키지는 마이그레이션된 어드레스를 관리할 수 있다. 또한, 메모리 패키지는 수신된 데이터를 관리할 수 있다. 상술된 바와 같이, 본 발명에 따르면, 증가된 저장 용량 및 향상된 성능을 갖는 메모리 모듈이 제공된다.
예시적으로, 상술된 마이그레이션 관리부(MMU), 어드레스 관리부(AMU), 데이터 관리부(DMU), 또는 불휘발성 메모리 관리부(NMU)는 각각 하드웨어 또는 소프트웨어로 구현될 수 있다.
도 16은 도 3의 휘발성 메모리 칩을 예시적으로 보여주는 블록도이다. 예시적으로, 휘발성 메모리 칩(122)은 DRAM인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 16을 참조하면, 휘발성 메모리 칩(122)은 메모리 셀 어레이(122_1), 어드레스 버퍼(122_2), X-디코더(122_3), Y-디코더(122_4), 및 센스 앰프 및 쓰기 드라이버(122_5)를 포함한다.
메모리 셀 어레이(122_1)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)이 각각 교차하는 지점에 배치될 수 있다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL) 및 복수의 비트라인들(BL)과 각각 연결된다. 복수의 메모리 셀들 각각은 캐패시터 및 트랜지스터를 포함할 수 잇따.
어드레스 버퍼(122_2)는 외부 장치(예를 들어, 로직 칩 또는 RCD)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스를 버퍼링할 수 있다. 어드레스 버퍼(122_2)는 수신된 어드레스(ADDR)를 X-디코더(122_3) 또는 Y-디코더(122-4)로 제공할 수 있다.
X-디코더(122_3)는 외부 장치(예를 들어, 로직 칩 또는 RCD)로부터 행 제어 커맨드(RAS)를 수신하고, 수신된 신호들에 응답하여 복수의 워드라인들 중 적어도 하나의 워드라인을 활성화할 수 있다. 예시적으로, X-디코더(122_3)는 어드레스 버퍼(122_2)로부터 행 어드레스(ADDR_row)를 수신하고, 활성화된 워드라인은 수신된 행 어드레스(ADDR_row)에 대응되는 워드라인일 수 있다.
Y-디코더(122_4)는 외부 장치(예를 들어, 로직 칩 또는 RCD)로부터 열 제어 커맨드(CAS)를 수신하고, 수신된 신호들에 응답하여 복수의 비트라인들 중 적어도 하나의 비트라인을 활성화할 수 있다. 예시적으로, Y-디코더(122_4)는 어드레스 버퍼(122_2)로부터 열 어드레스(ADDR_col)를 수신하고, 활성화된 비트라인은 수신된 열 어드레스(ADDR_col)에 대응되는 워드라인일 수 있다.
센스 앰프 및 쓰기 드라이버(122_5)는 복수의 데이터 라인들(DL)을 통해 Y-디코더(122_4)와 연결된다. 센스 앰프 및 쓰기 드라이버(122_5)는 복수의 데이터 라인들(DL)의 전압 변화를 감지하여 이를 증폭하여 출력하거나, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 수신된 데이터를 기반으로 데이터 라인(DL)의 전압을 제어할 수 있다.
도 17은 도 3의 불휘발성 메모리 칩들 중 제1 불휘발성 메모리 칩을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 제1 불휘발성 메모리 칩(123a)은 메모리 셀 어레이(123a_1), 어드레스 디코더(123a_2), 제어 회로(123a_3), 페이지 버퍼(123a_4), 및 입출력 회로(123a_5)를 포함한다.
메모리 셀 어레이(123a_1)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL) 각각과 연결된다. 복수의 메모리 셀들은 행 방향 및 열 방향을 따라 배열되며, 복수의 페이지들을 구성한다.
어드레스 디코더(123a_2)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(123a_1)와 연결된다. 어드레스 디코더(123a_2)는 외부 장치(예를 들어, 로직 칩 또는 RCD)로부터 어드레스(ADDR_n)를 수신하고, 수신된 어드레스(ADDR_n)를 디코딩할 수 있다. 어드레스 디코더(123a_2)는 디코딩된 어드레스를 기반으로 복수의 워드라인들 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인을 제어할 수 있다. 예시적으로, 어드레스(ADDR_n)는 불휘발성 메모리 칩(123a)에 대응되는 어드레스일 수 있다. 예시적으로, 어드레스(ADDR_n)는 어드레스 변환부(AMU)(도 10 참조)에 의해 변환된 어드레스일 수 있다.
제어 회로(123a_3)는 외부 장치(예를 들어, 로직 칩 또는 RCD)로부터 커맨드(CMD_n) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(123a_2), 페이지 버퍼(123a_3), 및 입출력 회로(123a_4)를 제어할 수 있다. 예시적으로, 모듈 컨트롤러(121)는 프로세서(110)로부터의 커맨드(CMD_n)에 응답하여 커맨드에 대응하는 커맨드(CMD_n) 및 제어 신호(CTRL)를 불휘발성 메모리 장치(NVM)로 제공할 수 있다.
페이지 버퍼(123a_4)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(123a_1)와 연결되고, 복수의 데이터 라인들(DL)을 통해 입출력 회로(123a_5)와 연결된다. 페이지 버퍼(123a_4)는 데이터 라인들(DL)을 통해 입출력 회로(123a_5)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(123a_1)에 저장되도록, 제어 회로(123a_3)의 제어에 따라 복수의 비트라인들(BL)을 제어할 수 있다. 페이지 버퍼(123a_4)는 제어 회로(123a_3)의 제어에 따라 메모리 셀 어레이(123a_1)에 저장된 데이터(DATA)를 읽을 수 있다.
입출력 회로(122d)는 외부 장치(예를 들어, 로직 칩 또는 프로세서)와 데이터(DATA)를 주고받을 수 있다.
예시적으로, 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리 장치(NVM)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 18은 본 발명의 실시 예에 따른 메모리 모듈을 상세하게 보여주는 블록도이다. 예시적으로, 도 18에 도시된 메모리 모듈(1000)은 LRDIMM(Load Reduced Dual In-line Memory Module)의 구조를 가질 수 있다. 도 18의 메모리 모듈(1000)은 DIMM 소켓에 장착되어 프로세서와 통신할 수 있다.
도 18을 참조하면, 메모리 모듈(1000)은 RCD(1100), SPD(1200), 복수의 메모리 패키지들(1310~1380), 및 복수의 데이터 버퍼들(1410~1480)을 포함한다. 예시적으로, RCD(1100), SPD(1200), 및 복수의 메모리 패키지들(1310~1380)은 각각 도 1 내지 도 16을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
복수의 데이터 버퍼들(1410~1480) 각각은 외부 장치(예를 들어, 프로세서)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 송수신하도록 구성된다. 또한, 복수의 데이터 버퍼들(1410~1480) 각각은 복수의 메모리 패키지들(1310~1380)과 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 송수신하도록 구성된다.
예시적으로, 복수의 메모리 패키지들(1310~1380) 각각은 앞서 설명된 바와 같이 하이브리드 메모리 패키지일 수 있다. 또한, 복수의 메모리 패키지들(1310~1380) 각각은 도 1 내지 도 16을 참조하여 설명된 동작 방법에 따라 동작할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 모듈의 다른 예를 보여주는 블록도이다. 예시적으로, 도 19에 도시된 메모리 모듈(2000)은 RDIMM(Registered Dual In-line Memory Module)의 구조를 가질 수 있다. 도 19의 메모리 모듈(2000)은 DIMM 소켓에 장착되어 프로세서와 통신할 수 있다.
도 19를 참조하면, 메모리 모듈(2000)은 RCD(2100), SPD(2200), 및 복수의 메모리 패키지들(2310~2380)을 포함한다. 도 19의 메모리 모듈(2000)은 도 18의 메모리 모듈(1000)과 달리 데이터 버퍼를 포함하지 않는다. 도 19의 메모리 모듈(2000)은 복수의 메모리 패키지들(2310~2380) 각각이 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 통해 외부 장치(예를 들어, 프로세서)와 직접 통신할 수 있다.
예시적으로, 복수의 메모리 패키지들(2310~2380) 각각은 앞서 설명된 바와 같이 하이브리드 메모리 패키지일 수 있으며, 도 1 내지 도 16을 참조하여 설명된 동작 방법에 따라 동작할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 20을 참조하면, 서버 시스템(3000)은 복수의 서버 랙들(3100)을 포함할 수 있다. 복수의 서버 랙들(3100) 각각은 복수의 메모리 모듈들(3200)을 포함할 수 있다. 복수의 메모리 모듈들(3200)은 복수의 서버 랙들(3100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 메모리 모듈들(3200) 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 메모리 모듈들(3200)은 서버 시스템(3000)의 스토리지 또는 동작 메모리로서 사용될 수 있다. 예시적으로, 복수의 메모리 모듈들(3200)은 도 1 내지 도 19을 참조하여 설명된 방법에 따라 동작할 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 모듈 또는 메모리 패키지를 포함하는 전자 시스템의 구성을 보여주는 블록도이다. 예시적으로, 전자 시스템(4000)은 MIPI 연합에 의해 제안된 인터페이스를 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예시적으로, 전자 시스템(4000)은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태로 구현될 수 있다.
전자 시스템(4000)은 애플리케이션 프로세서(4100), 디스플레이(4220), 및 이미지 센서(4230)를 포함할 수 있다. 애플리케이션 프로세서(4100)는 DigRF 마스터(4110), DSI(Display Serial Interface) 호스트(4120), CSI(Camera Serial Interface) 호스트(4130), 및 물리 계층(4140)을 포함할 수 있다.
DSI 호스트(4120)는 DSI에 따라 디스플레이(4220)의 DSI 장치(3225)와 통신할 수 있다. 예로서, DSI 호스트(4120)에는 광 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(4225)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(3130)는 CSI에 따라 이미지 센서(3230)의 CSI 장치(3235)와 통신할 수 있다. 예로서, CSI 호스트(3130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(3235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
DSI 및 CSI는 물리 계층 및 링크 계층을 이용할 수 있다. DSI 및 CSI는 본 발명의 실시 예들을 채용할 수 있다. 예로서, DSI 호스트(4120) 및 DSI 장치(4225)는 물리 계층 및 링크 계층 간의 P2P 통신을 통해 에러 로그를 선택적으로 추출할 수 있다. 또는, CSI 장치(4235) 및 CSI 호스트(4130)는 물리 계층 및 링크 계층 간의 P2P 통신을 통해 에러 로그를 선택적으로 추출할 수 있다.
전자 시스템(4000)은 애플리케이션 프로세서(4100)와 통신하는 RF(Radio Frequency) 칩(4240)을 더 포함할 수 있다. RF 칩(4240)은 물리 계층(4242), DigRF 슬레이브(4244), 및 안테나(4246)를 포함할 수 있다. 예로서, RF 칩(4240)의 물리 계층(4242)과 애플리케이션 프로세서(4100)의 물리 계층(4140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(4000)은 워킹 메모리(Working Memory; 4250) 및 임베디드/카드 스토리지(4255)를 더 포함할 수 있다. 워킹 메모리(4250) 및 임베디드/카드 스토리지(4255)는 애플리케이션 프로세서(4100)로부터 제공받은 데이터를 저장할 수 있다. 워킹 메모리(4250) 및 임베디드/카드 스토리지(4255)는 저장된 데이터를 어플리케이션 프로세서(4100)로 제공할 수 있다. 예시적으로 워킹 메모리(4250)는 도 1 내지 도 20을 참조하여 설명된 메모리 모듈일 수 있다. 예시적으로, 워킹 메모리(4250)는 복수의 메모리 패키지들을 포함하고, 복수의 메모리 패키지들 각각은 휘발성 메모리 칩 및 불휘발성 메모리 칩들을 포함할 수 있다. 복수의 메모리 패키지들 각각은 리프레쉬 동작 동안 마이그레이션 동작을 수행할 수 있다.
워킹 메모리(4250)는 애플리케이션 프로세서(4100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(4250)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지(4255)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 실시 예로서, 임베디드/카드 스토리지(4255)는 UFS 인터페이스 규약에 따라 작동할 수 있으나, 본 발명은 이 실시 예로 한정되지 않는다. 예시적으로, 임베디드/카드 스토리지(4255)는 도 1 내지 도 20을 참조하여 설명된 불휘발성 메모리 장치를 포함할 수 있다. 임베디드/카드 스토리지(4255)에 포함된 불휘발성 메모리 장치는 도 1 내지 도 20을 참조하여 설명된 프로그램 패스 페일 판별 방식을 기반으로 프로그램 동작을 수행할 수 있다.
전자 시스템(4000)은 Wimax(World Interoperability for Microwave Access; 4260), WLAN(Wireless Local Area Network; 4262), UWB(Ultra Wideband; 4264) 등을 통해 외부 시스템과 통신할 수 있다.
전자 시스템(4000)은 음성 정보를 처리하기 위한 스피커(4270) 및 마이크(4275)를 더 포함할 수 있다. 예시적으로, 전자 시스템(4000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(4280)를 더 포함할 수 있다. 전자 시스템(4000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(4290)을 더 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10 : 사용자 시스템
101 : 프로세서
100 : 메모리 모듈
110 : RCD
120 : 메모리 패키지
121 : 로직 칩
122 : 휘발성 메모리 칩
123a~123c : 제1 내지 제3 불휘발성 메모리 칩들
TSV : 실리콘 관통 전극
MC : 마이그레이션 채널
MMU : 마이그레이션 관리부
NMU : 불휘발성 메모리 관리부
AMU : 어드레스 관리부
DMU : 데이터 관리부
REF : 리프레쉬 커맨드

Claims (20)

  1. 불휘발성 메모리 칩;
    상기 불휘발성 메모리 칩보다 빠른 액세스 속도를 갖는 휘발성 메모리 칩; 및
    외부 장치로부터의 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하고, 상기 리프레쉬 동작을 수행하는 동안, 상기 불휘발성 메모리 장치에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션하는 마이그레이션 동작을 수행하도록 구성된 로직 칩을 포함하고,
    상기 리프레쉬 동작 및 상기 마이그레이션 동작 모두는 상기 리프레쉬 커맨드에 응답하여 수행되는 메모리 패키지.
  2. 제 1 항에 있어서,
    상기 로직 칩은 별도의 마이그레이션 전용 채널을 통해 상기 마이그레이션 동작을 수행하는 메모리 패키지.
  3. 제 1 항에 있어서,
    상기 불휘발성 메모리 칩 및 상기 휘발성 메모리 칩은 상기 로직 칩에 수직한 방향으로 적층되고,
    상기 불휘발성 메모리 칩, 상기 휘발성 메모리 칩, 및 상기 로직 칩은 실리콘 관통 전극(TSV; Through Silicon Via)을 통해 서로 연결되는 메모리 패키지.
  4. 제 3 항에 있어서,
    상기 로직 칩은 상기 실리콘 관통 전극을 통해 상기 마이그레이션 동작을 수행하는 메모리 패키지.
  5. 제 1 항에 있어서,
    상기 로직 칩은 상기 불휘발성 메모리 장치에 저장된 데이터 중 마이그레이션될 데이터를 판별하는 메모리 패키지.
  6. 제 5 항에 있어서,
    상기 마이그레이션될 데이터는 액세스 빈도가 특정 수준 이상인 데이터인 메모리 패키지.
  7. 제 1 항에 있어서,
    상기 로직 칩은:
    상기 불휘발성 메모리 칩에 대한 가비지 콜렉션 동작 및 웨어 레벨링 동작을 수행하도록 구성된 불휘발성 메모리 관리부를 포함하는 메모리 패키지.
  8. 제 7 항에 있어서,
    상기 로직 칩은:
    상기 외부 장치로부터 수신된 어드레스에 대응하는 데이터가 출력되도록 상기 불휘발성 메모리 칩 및 상기 휘발성 메모리 칩의 어드레스들을 관리하도록 구성된 어드레스 관리부를 더 포함하는 메모리 패키지.
  9. 제 8 항에 있어서,
    상기 수신된 어드레스에 대응하는 데이터가 상기 휘발성 메모리 칩에 저장된 경우, 상기 어드레스 관리부는 상기 휘발성 메모리 칩에 저장된 데이터가 출력되도록 상기 수신된 어드레스를 변환하는 메모리 패키지.
  10. 제 1 항에 있어서,
    상기 불휘발성 메모리 칩이 액세스될 때, 상기 로직 칩은 상기 불휘발성 메모리 칩이 액세스될 준비가 되었음을 가리키는 신호인 대기 신호를 상기 외부 장치로 전송하는 메모리 패키지.
  11. 제 1 항에 있어서,
    상기 메모리 패키지는 상기 외부 장치와 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신하는 메모리 패키지.
  12. 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하는 메모리 패키지; 및
    외부 장치의 제어에 따라 상기 메모리 패키지를 제어하고, 상기 메모리 패키지로 리프레쉬 커맨드를 주기적으로 전송하도록 구성된 제어 장치를 포함하고,
    상기 메모리 패키지는 상기 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하고, 상기 리프레쉬 동작 동안, 상기 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션하는 마이그레이션 동작을 수행하고,
    상기 리프레쉬 동작 및 상기 마이그레이션 동작 모두는 상기 리프레쉬 커맨드에 응답하여 수행되는 메모리 모듈.
  13. 제 12 항에 있어서,
    상기 메모리 패키지는 복수의 데이터 신호 라인들을 포함하고,
    상기 메모리 패키지는 상기 복수의 데이터 신호 라인들 중 일부를 통해 상기 외부 장치와 데이터를 송수신하고, 상기 복수의 데이터 신호 라인들 중 나머지 일부를 통해 상기 불휘발성 메모리 칩에 저장된 데이터 중 적어도 일부를 상기 휘발성 메모리 칩으로 마이그레이션 하는 메모리 모듈.
  14. 제 12 항에 있어서,
    상기 메모리 패키지는:
    상기 제어 장치의 제어에 따라, 상기 휘발성 메모리 칩 및 상기 불휘발성 메모리 칩을 제어하도록 구성된 로직 칩을 더 포함하는 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 휘발성 메모리 칩 및 상기 불휘발성 메모리 칩은 상기 로직 칩과 수직한 방향으로 적층되고,
    상기 불휘발성 메모리 칩, 상기 휘발성 메모리 칩, 및 상기 로직 칩은 실리콘 관통 전극(TSV; Through Silicon Via)을 통해 서로 연결되는 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 메모리 패키지는 상기 실리콘 관통 전극을 통해 상기 마이그레이션 동작을 수행하는 메모리 모듈.
  17. 메모리 패키지의 동작 방법에 있어서,
    상기 메모리 패키지는 휘발성 메모리 칩 및 불휘발성 메모리 칩을 포함하고,
    상기 동작 방법은:
    외부 장치로부터 리프레쉬 커맨드를 수신하는 단계; 및
    상기 리프레쉬 커맨드에 응답하여 상기 휘발성 메모리 칩에 대한 리프레쉬 동작을 수행하는 동안 상기 불휘발성 메모리 칩에 저장된 데이터의 적어도 일부를 상기 불휘발성 메모리 칩으로 마이그레이션하는 마이그레이션 동작을 수행하는 단계를 포함하고,
    상기 리프레쉬 동작 및 상기 마이그레이션 동작 모두는 상기 리프레쉬 커맨드에 응답하여 수행되는 동작 방법.

  18. 삭제
  19. 삭제
  20. 삭제
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