CN1170320C - 半导体装置及其制造方法 - Google Patents
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Abstract
分别形成pMOSFET、nMOSFET、强电介质FET的栅电极及各栅绝缘膜后，采用杂质离子注入方法分别形成nMOSFET、强电介质FET各源区、漏区，以及pMOSFET的源区、漏区，在第1层间绝缘膜上，形成中间电极，强电介质膜和控制栅电极，中间电极与强电介质FET的栅电极相连接。在第2层间绝缘膜上形成第1布线，第2布线和布线层，第1布线与控制栅电极连接，第2布线与强电介质FET的中间电极连接，布线层与CMOS的栅电极连接。
Description
技术领域
本发明涉及具备有存储单元及CMOSFET的半导体装置的改进，存储单元由用强电介质电容控制栅极电位的场效应晶体管构成。
背景技术
具有场效应晶体管的半导体存储器已为众人熟知，场效应晶体管在栅中包含有由强电介质膜构成的不易擦除存储部，被称作MFISFET、MFSFET、MFMISFET。(以下，在本说明书中称为强电介质FET)
图6是已有MFISFET型强电介质FET的截面结构图。如图所示，已有的强电介质FET包括：采用硅(Si)衬底101，在Si衬底101上生长的SiO2膜102，在SiO2膜102上生长由锆钛酸铅(PZT)或钛酸铋锶(SBT)等金属氧化物构成的强电介质膜103，由Pt等导电材料构成的栅电极104，在栅电极104两侧的Si衬底101内分别设立源区105和漏区106。位于SiO2膜102下方的Si衬底101区域成为沟道区。
在图6所示的结构中，根据栅电极与Si衬底间所加电压的极性，在强电介质膜103中产生上向(上方成为正极的偶极子状态)或下向(下方成为正极的偶极子状态)的极化，电压撤除后极化状态仍然保留，具有磁滞特性。而且，在栅电极104不加电压的情况下，与这两种相反的残留极化状态相对应，强电介质FET沟道区107的电位深度处于不同的两种状态。另一方面，强电介质FET源一漏间的阻抗值随沟道区107的电位深度而变化。因此，对应强电介质膜103两类残留极化状态，源一漏间的阻抗就处于高值态或低值态，只要强电介质膜103保持在残电极化状态，源一漏间的阻抗就显示两类不同值中的任一种状态，这样，用强电介质FET就可以构成不易擦除存储器件。
而且，在采用旧式强电介质FET的不易擦除存储器件中，强电介质4膜103产生下向残留极化状态对应数据“1”，产生上向残留极化状态对应数据“0”。为使强电介质膜103产生下向残留极化，假如将Si衬底101的背面作为接地电位，栅电极104加正电压后，再将栅电极104返回到接地电位。为使强电介质膜103产生上向的残留极化，假如将Si衬底101的背面作为接地电位，在栅电极104上加上负电压后，再将栅电极104返回到接地电位。
但是，过去对于这种强电介质FET适宜于在集成电路中工作的结构缺乏充分研讨，因此，当用强电介质FET作为存储单元構成存储器列阵工作时，包含存储器列阵、列阵驱动电路、微处理器等逻辑电路的半导体装置实现高集成、低成本化相当困难。
本发明使由强电介质FET构成的存储单元适宜于在集成电路中工作，可以提供包含有存储器和控制存储器的晶体管的混载型半导体装置。
发明内容
本发明的半导体装置包括：半导体衬底；由多个强电介质FET配置构成的存储电路部，所述强电介质FET制作在所述半导体衬底上，并具有强电介质膜、制作在该强电介质膜上的控制栅电极及源·漏区域；由多个MISFET配置构成的、用来控制所述存储电路部的控制电路部，所述MISFET制作在所述半导体衬底上、具有栅绝缘膜、栅电极及源·漏区域。
由于强电介质FET与MISFET都设置在同一半导体衬底上，强电介质FET可以作为存储单元用，MISFET可以作为驱动存储单元的晶体管用。也就是说，它可以提供一个同时包含有存储单元及控制存储单元的晶体管的集成化混载型半导体装置。
所述强电介质FET，具备以下各部分：制作在所述半导体衬底内所述源·漏区域间的栅绝缘膜；制作在该栅绝缘膜上的栅电极；覆盖在栅电极上的层间绝缘膜；制作在层间绝缘膜上的中间电极；连接中间电极与所述栅电极的接触材料。由于强电介质FET的强电介质膜设置在中间电极上，在强电介质膜与半导体衬底间有一层层间绝缘膜，它可以抑制因强电介质膜成份元素向半导体衬底的扩散而引起的强电介质FET特性变坏。
由于强电介质FET的栅电极与所述MISFET的栅电极由同一导电膜形成，可以降低制造成本。
由于具有与所述中间电极连接的第1布线和与所述控制栅电极连接的第2布线，在第1和第2布线间加上电压，可使所述强电介质膜产生极化，而且可以任意调整使强电介质膜产生上向极化和下向极化所加电压的绝对值，有可能提供一种消除因强电介质膜极化逐渐减弱的干扰现象引起读出误差的写入方法。
半导体装置最好由多个所述强电介质FET组成的存储电路部和由多个所述MISFET组成的控制电路部构成，控制电路用来控制所述存储电路。
本发明的半导体装置制造方法，包含以下工序：
(a)在半导体衬底上，形成第1沟道型MISFET栅绝缘膜及栅电极、第2沟道型MISFET的栅绝缘膜及栅电极、强电介质FET的栅绝缘膜及栅电极的工序。
(b)从所述第1或第2沟道型MISFET中任一MISFET以及所述强电介质FET的栅电极上方进行杂质离子注入形成源·漏的杂质离子注入工序；
(c)从所述第1或第2沟道型MISFET内另一个MISFET的栅电极上方进行杂质离子注入形成源·漏的杂质离子注入工序；
(d)形成覆盖所述各FET栅电极的层间绝缘膜，贯通所述层间绝缘膜形成到达所述强电介质FET栅电极接触孔后，用导电材料填埋所述接触孔的接触部形成工序；
(e)在层间绝缘膜上，形成中间电极、强电介质膜及控制栅电极的工序。中间电极与所述接触部相连，强电介质膜接在中间电极上面，控制栅电极与所述中间电极相对把强电介质膜夹在中间。
(f)在所述在所述(e)工序后，在所述层间绝缘膜上形成所述上层层间绝缘膜的上层层间绝缘膜形成工序；
(g)贯通所述上层层间绝缘膜，分别形成到达强电介质FET的中间电极及控制栅电极的连接孔后，用导电材料填埋所述各连接孔，形成第1、第2接触部材料的第1、第2接触部材料形成工序，第1、第2接触部材料分别与中间电极和控制电极接触；
(h)进一步，最好在所述上层层间绝缘膜上，形成分别与所述第1、第2接触部材料连接的第1、第2布线的工序，
其中，由多个所述强电介质FET配置构成存储电路部；以及由多个所述MISFET配置构成用来控制所述存储电路部的控制电路部。
附图说明
图1(a)-(d)是表示第1实施方式半导体装置制作工序的截面图。
图2(a)-(d)是表示第2实施方式半导体装置制作工序的截面图。
图3是第3实施方式存储·逻辑混载型半导体集成电路的俯视图。
图4是说明由强电介质FET构成的存储单元读出时栅偏压ΔVg设定方法的图。
图5是利用第1实施方式，在电压——极化坐标上说明数据写入动作的磁滞特性图。
图6是已有的MFISFET型强电介质FET的截面图。
其中，11-Si衬底；12-元件隔离用绝缘膜；13，41-栅氧化膜；14-栅电极；15，17-源区；16，18-漏区；19，45-光刻胶掩膜；20-第1层间绝缘膜；21-多晶硅接头22-中间电极；23，42-强电介质膜；24，43-控制栅电极30-第2层间绝缘膜；31，32-钨接头33-布线层；33a，33b-布线；48，49-钨接头；50-布线层。
具体实施方式
第1实施方式：
下面，就与本发明第1实施方式相关的半导体装置说明如下。图1(a)-(d)，示出了第1实施方式半导体装置制造工序截面图。
首先，如图1(a)所示工序，采用众所周知的技术，在Si衬底11上形成沟道型元件隔离用绝缘膜12，绝缘膜12将有源区(pMOSFET形成区域Rpt，nMOSFET形成区域Rnt以及强电介质FET形成区域Rft等)包围起来。其次，用热氧化法，在有源区上形成由热氧化膜组成的SiO2膜后，在SiO2膜上堆积多晶硅，用光刻及干法腐蚀形成多晶硅及SiO2图形，然后，分别形成pMOSFET，nMOSFET及强电介质FET的各栅电极14及各栅绝缘膜13。
其次，如图1(b)所示工序，形成覆盖pMOSFET形成区域Rpt的抗蚀剂掩膜19，从抗蚀剂掩膜19上方进行n型杂质(例如砷(AS))的离子注入，由此，形成nMOSFET及强电介质FET的各个源区域15和各漏区域16。
接下来，是图1(c)所示工序，除去抗蚀剂掩膜19后，形成覆盖nMOSFET形成区域Rnt及强电介质FET形成区域Rft的抗蚀剂掩膜(图中没有显示)，从该抗蚀剂掩膜上方进行P型杂质(例如氟化硼)离子注入，分别形成pMOSFET的源区域17及漏区域18。
进一步，在衬底上堆积由SiO2组成的第1层间绝缘膜20，贯通第1层绝缘膜20，制作到达强电介质FET栅电极14的连接孔后，用多晶硅填埋连接孔，形成接触部材料多晶硅接头21。进一步，在第1层间绝缘膜20上淀积Pt(白金)膜，形成Pt膜图形，制成与多晶硅接头21连接的中间电极22。在中间电极22上，形成由锆钛酸铅(P2T)或钛酸铋锶(SBT)等金属氧化物组成的强电介质膜23。这时，由于由金属氧化物组成的强电介质膜23与栅电极14间被第1层间绝缘膜20隔离开，即使在高温氧气氛中热处理烧成强电介质膜23，强电介质膜的成分元素也不会扩散到Si衬底11上，进一步，在强电介质膜23上形成由白金组成的控制栅电极24，该控制栅电极24是控制强电介质FET工作的电极。
在图1(c)中，与强电介质FET的栅电极14接触的多晶硅接头21制作在有源区上，实际上，很多情况下多晶硅接头21是制作在栅电极14存在于元件隔离用绝缘膜12的部分上的。
再次，是图1(d)所示工序，在第1层间绝缘膜20上，淀积由SiO2膜构成的第2层间绝缘膜30，贯通第2层间绝缘膜30，形成连接孔分别达到控制栅电极24及中间电极22，而后用钨(W)填埋各连接孔，形成接触部材料第1及第2钨接头31a，31b。这时，贯通第2层间绝缘膜30及第1层间绝缘膜20，形成分别到达nMOSFET及PMOSFET的各栅电极14的连接孔后，用钨填埋各连接孔，形成钨接头32。
在图1(d)中，与各MOSFET栅电极14接触的钨接头32制作在有源区域上，实际上，很多情况下钨接头32制作在栅电极14位于元件分离用绝缘膜12的部分上。
进一步，在第2层间绝缘膜30上，淀积铝合金膜等金属膜，将金属膜图形化，形成与各钨接头31，32连接的布线层33。在布线层33内，通过第1钨接头31a与控制栅电极24连接的布线为第1布线33a，通过第2钨接头31b与中间电极连接的布线为第2布线33b。
此外，虽然在图1(d)上没有显示出来，在第1层间绝缘膜上或第2层间绝缘膜30上，进一步形成上层的层间绝缘膜，在其上层的层间绝缘膜上，通过导体接头形成与nMOSFET的源区15及漏区16、pMOSFET的源区17及漏区18以及强电介质FET的源区15及漏区16连接的布线层。而且，与强电介质FET各部分连接的布线和与nMOSFET、pMOSFET各部连接的布线在其中一个部位相互连接。即，因为包含有nMOSFET、pMOSFET的控制电路，所以可以对由强电介质FET构成的存储单元进行数据写入、读出、重写。
按照上述程序，强电介质FET、CMOS器件的nMOSFET及pMOSFET可以制作在同一半导体衬底上。即存储列阵和使由强电介质FET组成的存储单元作为存储器工作必须的外围电路可以制作在同一衬底上。此外，不仅仅限于存储单元列阵与外围电路构成的存储装置，包含运算电路等的逻辑电路(例如微处理器)也可与存储装置混载，制成所谓系统LS1等大规模集成电路。
而且，因为强电介质FET由中间电极22、强电介质膜23及控制栅电极24构成，中间电极22与栅电极14连接，强电介质膜23及控制栅电极24制作在中间电极22上，如后面所述，可以提高由强电介质FET组成的存储单元的信息读出精度。而且，在图1(a)所示工序中，强电介质FET及各MOSFET的栅电极14由共同的多晶硅膜同时图形化形成，可以大大简化工序。
在图1(b)所示工序中，在形成强电介质FET、CMOS器件的nMOSFET及pMOSFET时，形成nMOSFET的源和漏杂质离子注入与形成强电介质FET源和漏的杂质离子注入可以同时进行，减少了光刻工艺，因而简化了工序。
在图1(c)所示工序中，在强电介质膜23的高温烧成工序时，由于第1层间绝缘膜20可以阻止强电介质膜23的成分元素向Si衬底11扩散，因而可以保持源漏间良好的传导特性。
(第2实施方式)
下面，说明与本发明第2实施方式有关的半导体装置。
图2(a)-(d)示出第2实施方式半导体装置制造工序截面图。
首先，如图2(a)所示，用熟知的技术，在Si衬底11上形成沟糟型元件隔离用绝缘膜12，绝缘膜12包围着有源区(pMOSFET形成区Rpt，nMOSFET形成区Rnt及强电介质FET形成区Rft等)。接着，用热氧化法，在有源区上生成由热氧化膜组成的SiO2膜，在SiO2膜上淀积多晶硅，用光刻及干法腐蚀形成多晶硅及SiO2膜图形，分别形成pMOSFET及nMOSFET的各栅电极14和各栅绝缘膜13，但是，在强电介质FET形成区域Rft上并不形成栅氧化膜和栅电极。
其次，形成覆盖强电介质FET形成区域Rft及pMOSFET形成区域Rpt的光刻胶掩膜(图中未显示)，从光刻胶上方进行n型杂质(例如砷(AS))的离子注入，形成nMOSFET的源区15及漏区16，而后，去除光刻胶腌膜，重新形成覆盖强电介质FET形成区域Rft和nMOSFET形成区域Rnt的光刻胶掩膜(图中未显示)，从光刻胶掩膜上方进行P型杂质(例如氟化硼)的离子注入，由此形成pMOSFET的源区17和漏区18。
接着，如图2(b)所示的工序，在衬底上淀积SiO2膜后，制作SiO2膜图形，形成第1层间绝缘膜20覆盖nMOSFET形成区域Rnt和pMOSFET形成区域Rpt，并在强电介质FET形成区域Rft开出窗口，而后，在强电介质FET形成区域Rft形成热氧化膜、强电介质膜和Pt膜后，形成栅图形化用的光刻胶掩膜45，用光刻胶掩膜45进行刻蚀，形成由栅氧化膜41，强电介质膜42，Pt(白金)膜组成的控制栅电极43，强电介质膜42由锆钛酸铅(PZT)或钛酸铋锶(SBT)等金属氧化物构成，在高温氧气氛中热处理烧成强电介质膜42。
再，如图2(c)所示工序，从控制栅电极43的上方进行n型杂质(例如砷(AS))离子注入，形成强电介质FET的源区46和漏区47。
然后，如图2(d)所示工序，在衬底上淀积SiO2膜后，用CMP进行衬底上表面的平坦化，由此形成第2层间绝缘膜30。贯通第2层间绝缘膜30形成到达强电介质FET控制栅电极43的连接孔，用钨(W)填埋连接孔，制成钨接头48，这时，贯通第2层间绝缘膜30和第1层间绝缘膜20，形成到达nMOSFET和pMOSFET的栅电极14的连接孔，用钨(W)填埋这些连接孔形成钨接头49。
在图2(d)中，与各MOSFET栅电极14，强电介质FET控制栅电极43连接的钨接头48，49是制作在有源区域上的，实际上，很多情况下钨接头48、49是制作在栅电极14和控制栅电极43在元件隔离用绝缘膜12的部分上。
进一步，在第二层间绝缘膜30上，形成合金铝等金属膜后，将金属膜图形化，形成与各钨接头48、49连接的布线层50。
此外，虽在图2(d)中没有显示，也可以在第2层间绝缘膜30上，进一步形成第3层间绝缘膜，在第3层间绝缘膜上形成布线层，通过导体接头与nMOSFET的源区15和漏区16，pMOSFET的源区17和漏区18，强电介质的源区47和漏区48相连接。
接照以上的顺序，可以将强电介质FET、CMOS器件的nMOSFET和pMOSFET制作在同一个半导体衬底上，也就是说可以将由强电介质FET组成的存储单元和使它能够作为存储器工作的外部电路制作在同一个衬底上。不只是由存储器列阵和它的外部电路组成的存储装置，包含运算电路的逻辑电路(例如微处理器)也可以与存储装置共载，制作成系统LSI等大规模集成电路。
(第3实施方式)
图3是第3实施方式下存储·逻辑混载型半导体集成电路装置的俯视图。
如图所示，本实施方式的半导体集成电路装置制作在Si芯片61上，具有存储电路部62和CMOS电路部63。存储电路部62具有存储单元列阵，它由强电介质FET组成的多个存储单元构成。CMOS电路部63由驱动存储电路部62的控制电路(外部电路)和包含微处理器等的逻辑电路集成一起制成大规模集成电路。
如图3所示，由于强电介质FET与CMOS器件在同一衬底上形成，就可以将配置有不可擦除存储单元的存储电路、它的控制电路、微处理器等逻辑电路集成一起制成大规模集成电路。
在这里，存储电路部62可以由第1实施方式或第2实施方式中任何一种强电介质FET构成，由此，构成存储电路部62的强电介质FET和构成CMOS电路63的nMOSFET及pMOSFET可以制作在同一个半导体衬底上。
——第1实施方式与第2实施方式制作工序比较——
第2实施方式强电介质FET全体的高度比第1实施方式大幅减少，因此，第2层间绝缘膜30上面的高度也更低，在这方面，第2实施方式更有利。
但是，在第1实施方式中，如图1(b)所示工序为形成nMOSFET源·漏的杂质离子注入和形成强电介质FET源·漏的杂质离子注入可以同时进行，因此第1实施方式的光刻工序较少。另外，在第2实施方式中，如图2(c)所示工序，由于存在第1层间绝缘膜20，为制作强电介质FET的源·漏进行杂质离子注入时，注入角度受到限制，进一步，在第1实施方式图1(c)所示工序中，在强电介质膜23的高温烧成工序中由于第一层间绝缘膜抑制了强电介质膜23的成分元素向Si衬底11的扩散，强电介质FET的源·漏传导特征保持良好，而在第2实施方式中如图2(b)所示工序，当进行强电介质膜42的高温烧成时，强电介质膜42的成分元素有可能扩散到Si衬底上。
——第1实施方式与第2实施方式的性能比较——
第2实施方式的强电介质FET中，数据写入时，使电介质膜23发生下向的残留极化(下端正极上端负极的极化状态)的写入时与使强电介质膜23发生上向残留极化(上端正极下端负极的极化状态)的写入时，各自加在强电介质膜23上电压的绝对值不同就可以。就是说，在第2实施方式下，使强电介质膜42产生极化时，为了在控制栅电极42和Si衬底11之间加电压，实际上，很难使强电介质膜42的电压绝对值不同因而产生下向极化与上向极化。与此相反，在第1实施方式中，数据写入时，在控制栅电极24与中间电极22之间加有电压，强电介质膜23可以产生极化，当让它产生上面极化和下面极化时，可以使它有不同的任意电压绝对值。下面就第1实施方式下适于强电介质FET数据写入、数据读出的驱动方法加以说明。
——栅偏压——
图4说明存储单元(它由强电介质FET构成)在读出时栅偏压(加在控制栅24或者43上的电压)ΔVg的设定方法，如图4所示，当在控制栅24或43上不加栅偏压Vg进行数据读出时，在数据“1”状态和“0”状态的读出电流差ΔI1很小，因此，上述各实施状态下，读出数据时最好在控制栅电极24或43上加上偏置电压。下面，在此前提下，对两者性能作一比较，就是说对强电介质FET的源一漏电流Ids与栅偏压的关系来说，将数据“1”状态和数据“0”状态下读出电流差最大值ΔI2时的Vg值设定为ΔVg。而且，在读出时将栅电压Vg设置在从0到ΔVg的位置。换句话说，为提高读出信号的S/N比，将ΔVg的偏置电压加在控制栅电极24或43上。
——干扰现象——
按照这样的读出方法在读出动作时强电介质FET的控制栅电极24或43必须加偏置电压ΔVg。例如，在控制栅电极上加上正的偏置电压ΔVg，残留极化呈下向(数据“1”状态)情况，残留极化的方向与栅偏压电场引起的极化方向一致，其极化状态不受栅偏压的影响。但是，在残留极化上向(数据“0”状态)时，残留极化方向与栅偏压电场引起的极化方向相反，加在控制栅电极的偏置电压ΔVg就使强电介质中的残留极化减弱，反复进行读出动作时，每次在控制栅电极上加偏置电压ΔVg时都使强电介质膜中残留极化减弱一点，最后，强电介质中的残留极化几乎变为0。这样，由于反复在栅极上加使残留极化减弱的电压，最后发生使数据消失的现象称为干扰现象。
由于干扰现象使极化消失下去，使数据“0”保持的强电介质FET沟道区的电位变的逐渐接近于数据“1”的电位，这样，对应数据“0”状态的源漏电流Ids就呈现从其初始值渐渐变化下去的现象，这是在读出电路设计上不希望看到的。
——期望的数据写入方法——
图5是第1实施方式下说明写入动作的磁滞特性图，坐标是电压一极化坐标，图5中，横轴表示加在控制栅电极24-中间电极22(栅电极14)间的电压，纵轴表示强电介质膜23内产生的极化，以下向方向定为正向。此外，在以下的说明中，Si衬底11的电位常处于接地电位。
如图5所示，由于数据写入前强电介质膜23的极化几乎是0，极化状态在原点0附近。在强电介质膜23上写入数据“1”时，假如与中间电极22连接的第2布线33b为地电位，与控制栅电极24连接的第1布线33a加3V的电压，这时，极化状态就从原点0开始沿实线移动到a″点。其后与控制栅电极24连接的第1布线33a一接地电位极化状态就从a″点移向a点，强电介质膜23在电压为0的状态下有约10μC/cm2的电荷(残留极化)，保持为数据“1”状态。
接着，为将数据“1”重写为“0”，中间电极22的电位维持不变，与控制电极24连接的第1布线33a上所加电压并不是-3V，而是大约-1V，而-3V是将极化状态反转到饱和状态所需的电压。也就是说，由于极化电荷从负的饱和状态(约-10μC/cm2)到0(约0μc/cm2)都定义为数据“0”，开始时数据“0”的极化就定义在0μC/cm2。因此，当与控制栅电极24连接的第1布线33a所加电压大约-1V时，如图5所示的轨迹，极化状态就从a移到b’点。这个动作也可由与控制栅电极24连接的第1布线33a接地电位，与中间电极22连接的第2布线33b加1V电压来实现。而后，与控制栅电极24连接的第1布线33a处于接地电位，极化状态由b’点开始移动到b点，在零电压状态下，强电介质膜23的电荷0μC/cm2作为数据“0”被保持。
就是说，在第1实施方式中，产生正残留极化的强电介质23上加上负电压后，解除负电压时强电介质膜23中产生的极化(残留极化)几乎为0，外加与所述负电压(抗电压)几乎相等的电压，可以将数据由“1”重写为“0”，此外，强电介质膜23从未写入数据的状态到写入“0”数据的时候，强电介质膜23上最好加上如图5所示的抗电压(约-1V)。
数据写完后，使与中间电极22连接的第2布线33b线处于接地电位，确定与它连接的栅电极14的电位。接着，利用开关晶体管等将与中间电极22连接的第2布线33b与外部电路电气切断。
或者，在要读出数据之前，首先，使与中间电极22连接的第2布线33b处于接地电位，这样可以确定与它相连的栅电极14的电位。这样做是为了除去读出前因写入或读出动作或在静止状态下漏电流等原因储存在栅电极14上的多余电荷。接着，利用开关晶体管等将连接中间电极22的第2布线33b与外部电路电源切断。而后，为读出数据，在与控制栅电极24相连接的第1布线33a上加上读出电压VR。该读出电压VR分为加在强电介质膜23上的电压和加在SiO2膜13上的电压。这时，强电介质膜23的极化下向(数据“1”)的情况下，因为强电介质膜23所加电压产生的极化方向与保持的极化(电荷)方向一致，不发生所谓的干扰现象，即使去除读出电压VR，极化的方向与大小都不变。
一方面，利用第2实施方式的存储单元(它由强电介质FET组成)的情况下，强电介质膜23的极化上向(数据“0”)的场合，数据写入时，由于加在强电介质膜23上的电压产生的极化方向和保持的极化(电荷)方向相反，加了读出电压VR，强电介质膜23受到干扰，其结果，由于干扰极化消失，与此相伴，对于数据“0”的源·漏电流Ids发生变化。
但是，利用第1实施方式的写入方法中，极化一直保持为0μC/cm2状态，它是数据“0”状态。进一步，由于加在与控制栅电极24相连的第1布线33a的读出电压VR(加在强电介质膜23上的电压)可以设定为不超过抗电压，极化不会因为干扰消失下去，数据“0”状态也不反转到数据“1”状态。因此，即使反复读出数据“0”，源—漏间电流Ids也不变化。具体的说，加在强电介膜23上的电压和加在栅氧化膜13上的电压比，由中间电极22、强电介质膜23及控制栅电极24构成的电容器的容量和由栅电极14、栅氧化膜13及Si衬底11构成的电容器的容量比决定。调整容量比和读出电压VR，在数据读出时，加在强电介质膜23上的电压可以小于强电介质膜23中极化的抗电压。
而且，在数据的保存状态中，在此前的写入动作最后阶段，由于将第1布线33a(它与控制电极24连接)和第2布线33b(它与中间电极22连接)同时接地，使加在强电介质膜23上的偏压为0，由此，在数据保持中不会因受偏压影响发生极化变化。
由此，利用第1实施方式的情况下，数据“1”与残留极化处于下向状态相对应，数据“0”对应残留极化达不到上向饱和状态的范围，可以进行数据的写入、重写、保存与读出，数据“0”时因干扰引起的读出电流变化很小，可以提高读出精度。
在上述各实施方式中，对CMOS器件，已就用SiO2膜制作栅绝缘膜构成的MOSFET进行了说明，栅绝缘膜也可以由氮氧化硅和氮化硅膜制作。也就是说，本发明也适用于所有MISFET。
按照本发明的半导体装置及其制造方法，因为具有强电介质膜、在强电介质膜上的控制栅电极以及源·漏区域的强电介质FET，以及具有栅绝缘膜、栅电极及源·漏区域的MISFET可以制作在同一半导体衬底上，强电介质FET可以用作存储单元，MISFET可以用作驱动存储单元的晶体管，这样就可以提供包含有存储器和控制存储器工作的晶体管的集成化混载型半导体装置。
Claims (6)
1.一种半导体装置，其特征在于包括：
半导体衬底；
由多个强电介质FET配置构成的存储电路部，所述强电介质FET制作在所述半导体衬底上，并具有强电介质膜、制作在该强电介质膜上的控制栅电极及源·漏区域；
由多个MISFET配置构成的、用来控制所述存储电路部的控制电路部，所述MISFET制作在所述半导体衬底上、具有栅绝缘膜、栅电极及源·漏区域。
2.根据权利要求1所述的半导体装置，其特征在于：强电介质FET具有栅绝缘膜、栅电极、层间绝缘膜、中间电极、接触材料；
强电介质FET中栅绝缘膜位于所述半导体衬底的源·漏区域，栅电极制作在该栅绝缘膜上，层间绝缘膜覆盖在该栅电极上，中间电极设在该层间绝缘膜上，接触材料将该中间电极与所述栅电极连接起来；
所述强电介质FET的强电介质膜是设在所述中间电极上。
3.根据权利要求2所述的半导体装置，其特征在于：所述强电介质FET的栅电极与所述MISFET的栅电极是由相同的导电膜形成的。
4.根据权利要求2所述的半导体装置，其特征在于：还具有连接所述中间电极的第1布线和连接所述控制栅电极的第2布线；
并在所述第1布线和第2布线间外加电压，引起所述强电介质膜极化。
5.一种半导体装置的制造方法，其特征在于，该方法包含有以下制造工序：
(a)工序：是在半导体衬底上形成第1沟道型MISFET的栅绝缘膜及栅电极、第2沟道型MISFET的栅绝缘膜及栅电极、强电介质FET的栅绝缘膜及栅电极的制造工序；
(b)工序：是从所述第1或第2沟道型MISFET中任何一个MISFET及所述强电介质FET的栅极上方进行杂质离子注入用来形成源·漏的杂质离子注入工序；
(c)工序：是在所述第1或第2沟道型MISFET中，从另一方MISFET的栅极上方进行杂质离子注入用来形成源·漏的杂质离子注入工序；
(d)工序：是形成层间绝缘膜覆盖所述各FET的栅极，贯通所述层间绝缘膜、形成到达所述强电介质FET栅极的连接孔后，用导电材料填埋所述连接孔形成接触材料的接触材料形成工序；
(e)工序：是在所述层间绝缘膜上形成中间电极、强电介质膜、控制栅极的工序；中间电极与所述接触材料连接，强电介质膜紧接在该中间电极上面，控制栅极与所述中间电极相对，把强电介质膜夹在中间；
其中，由多个所述强电介质FET配置构成存储电路部；以及
由多个所述MISFET配置构成用来控制所述存储电路部的控制电路部。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：该方法包含有以下制造工序：
(f)工序：是在所述(e)工序后，在所述层间绝缘膜上形成上层的层间绝缘膜的上层层间绝缘膜形成工序；
(g)工序：是在贯通所述上层的层间绝缘膜，分别形成到达所述强电介质FET的中间电极及控制栅电极的接触孔后，用导电材料填埋所述各接触孔并与所述中间电极和控制栅电极接触的第1、第2接触材料形成工序；
(h)工序：是在所述上层的层间绝缘膜上，分别形成与所述第1、第2接触材料连接的第1、第2布线形成工序。
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C10 | Entry into substantive examination | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |