JP2008085085A - 半導体集積回路の電源制御回路、および制御方法 - Google Patents

Abstract

【課題】消費電力削減のためのプログラム作成を不要とし、汎用ＬＳＩの消費電力を低減させる。
【解決手段】ＬＳＩのＣＰＵから制御対象モジュールへのアクセスを検出するアクセス検出手段２と、そのアクセスが検出されたとき、制御対象モジュールに電源を接続する電源接続手段３とを備える。
【選択図】 図１

Description

本発明は半導体大規模集積回路、特に汎用ＬＳＩに対する電源制御方式に係り、さらに詳しくは汎用ＬＳＩの中で使用されないデバイスに対して電源を遮断することによって、ＬＳＩにおける電力消費量を削減するための電源制御回路、および制御方法に関する。

本発明においては、大規模ＬＳＩの中で、専用の用途に合わせた専用ＬＳＩでなく、不特定のユーザがそのユーザの目的に合わせて使用することができる汎用ＬＳＩを対象とする電源制御方式について説明する。

ここで述べる汎用ＬＳＩとは、半導体基板上にあらかじめ決められた論理回路とメモリを形成したものを不特定のユーザが多用途に使用するＬＳＩのことである。これには、同じく論理回路とメモリから構成された、論理回路の再定義が可能なＬＯＯＫＵＰ ＴＡＢＬＥを含む、いわゆるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）も含まれる。

ＬＳＩにおいて消費電力の低減の努力の歴史は長い。現在、各論理素子の形成には、各論理素子の動作状態が変化しないときには比較的電力消費の少ないＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が採用されている。

汎用ＬＳＩは半導体製造技術の進展に伴い年々回路規模を増加させているため、電力消費による発熱が問題となっている。そして携帯電話や携帯音楽プレーヤーなどの用途で、電池など限られた電力源を使用して少しでも長く動作させるために、ＬＳＩの単位面積あたりの発熱量（電力消費量）を減らす努力が続けられている。ＬＳＩ上に構成される論理回路は、クロック同期式回路を採用している場合が多い。クロック同期回路はタイミング調整が容易で、回路を設計しやすいことから広く一般に使用されている。

近年、クロック周波数の向上によって論理回路の演算性能を上げる手法が採用されているが、これは単位時間あたりの論理値の変化数の増加を伴い、動的な電力消費の増大を招いている。また、単位面積内により多くの論理回路を集積するために、論理素子の小型化が進んでいる。これは主に論理素子の絶縁膜の薄膜化を進行させ、トンネル効果により、論理回路が動いていない状態でも電流が回路を流れるリーク電流と呼ばれる効果が起こり、静的な電力消費の増大も招いている。

次に電力消費の削減について現在採用されている一般的な手法を述べる。クロック同期式論理回路は、クロックの周波数を上げると消費電力も上がる。電力消費には、クロックを供給しない（論理計算をさせない状態）でも発生する静的電力消費と、論理回路が動作することにより発生する動的電力消費がある。

静的電力消費は、論理素子を流れる定常電流（リーク電流）、動的電力消費は、ＣＭＯＳ回路のスイッチング電流が主な要因となっている。静的電力消費は、動的電力消費に比べて非常に小さいため、電力削減効果の大きい、動的消費電力の低減に力が注がれた歴史がある。しかし、近年、論理回路形成技術の進展に伴い、前述の量子効果によるリーク電流の増大の問題などから、静的な消費電力も削減要求として上がっている。

現在のＬＳＩの電力低減化技術には大きく分けると以下のようなものがあり、それぞれに物理的な方法と自動制御的な判断を伴う制御方法がある。
１）より電力消費の少ない材料と形成技術の採用
物理的には、高誘電率絶縁膜や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）といった技術が上げられる。この手法は、静的／動的な電力消費の両方の削減効果が期待できる。
２）電源電圧の低減 （低電圧で動作する論理素子の採用）と遮断制御
物理的には、形成回路の微細化、薄型化による低電圧動作技術がある。自動制御方法としては、回路の動作状態を測定する専用回路をＬＳＩに埋め込み、測定結果を元にして電圧を下げても良い部分の電源電圧をシーケンサ、あるいはコントローラを使用して制御することにより、電源電圧を低減または、遮断させる。

これらの方法も静的／動的の両方に低減効果が期待でき、自動制御法では特に材料や形成技術を選ばないことから、安価な製造技術にも適用が可能である。但し、本来、ＬＳＩに要求される論理動作の他に、回路の動作状態を測定する回路と、電源を制御する回路が必要となる。また、回路の動作状態を見て電源を制御する場合には、ある決まった手順で無条件に動作させる方法と、制御シーケンスの中にＣＰＵなどのコントローラを介在させることにより、判断によって電力消費削減を行う方法がある。前者は論理回路のみの設計で実現可能であるが、後者は、ソフトウェアも設計する必要がある。
３）不要な回路のクロック周波数ダウンとクロック供給の制御
主に自動制御的な方法が採用される。ＬＳＩ上の論理回路を幾つかのブロックに分け、分割したブロックごとに供給するクロックの周波数を下げる、或いはクロック供給を遮断することにより、動的な電力消費の削減効果が期待できる。この方法も２）の自動制御手法と同じように論理回路設計のみで実現する方法と、それ以外にソフトウェアも設計する方法がある。

このような汎用ＬＳＩに対する電源制御方式の従来例について、図１５から図１７を用いてさらに説明する。図１５は、汎用ＬＳＩの構成例のブロック図である。同図においてＬＳＩ１００の内部には、マスタ側のデバイスとしてＣＰＵ１０１、ＤＳＰ（デジタル・シグナル・プロセッサ）１０２、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）１０３、およびＯｔｈｅｒ ｍａｓｔｅｒｓ１０４が内部バス１０５に接続されている。

またスレーブ側のデバイスとして、外部メモリ１０６との間のインターフェース１０７、アナログ・インターフェース１０８に対するコントローラ１０９、内部メモリ１１０、周辺機器としてのタイマ１１１、外部通信用ＵＡＲＴ（ユニバーサル・アシンクロナス・レシーバ・トランスミッタ）１１２が内部バス１０５に接続されている。なおＬＳＩによってはＣＰＵ１０１、ＤＳＰ１０２などのモジュールをＬＳＩ上に搭載せず、ＬＳＩの外部に置くシステムも存在する。

図１６は、図１５のような汎用ＬＳＩに対する電源制御方式の第１の従来例の説明図である。同図においてはＬＳＩ１００の内部に、パワー・コントローラ・レジスタ１１５が追加されている。そしてこの第１の従来例では、例えばシステムの起動時に全部のモジュール（マクロ）に電源が供給され、その後使用されないモジュール、例えばＯｔｈｅｒ ｍａｓｔｅｒｓ１０４に対する電源を遮断するために、ＣＰＵ１０１から内部バス１０５を介してパワー・コントローラ・レジスタ１１５にＯｔｈｅｒ ｍａｓｔｅｒｓ１０４に対する電源をオフさせるための信号を送り、Ｏｔｈｅｒ ｍａｓｔｅｒｓ１０４に対する電源を遮断する制御が行われていた。

図１７は、電源制御方式の第２の従来例の説明図である。この第２の従来例では、内部メモリ１１０の内で使用されない領域に対する電源供給を遮断することによって、ＬＳＩ全体としての消費電力を削減する動作が行われる。一般に目的が明確な専用ＬＳＩにおいては、使用すべきメモリ量などが決まっているため、必要以上に大きな容量を持つメモリを搭載する必要はない。しかしながら汎用ＬＳＩでは、なるべく広い用途で使用可能とするために、大きな容量のメモリが搭載される。必要なメモリ容量はアプリケーションによって決定されるが、一般に汎用ＬＳＩに搭載されたメモリの全容量を使用することはほとんどなく、この第２の従来例のように内部メモリの中で使用されない領域に対する電力供給を遮断することによって、ＬＳＩ全体としての無駄な電力消費を防止することが可能となる。

前述のように従来の汎用ＬＳＩでは、様々な用途に使用することを可能にするために各種のモジュール（マクロ）が搭載されるが、搭載された全てのマクロが使用されるわけでなく、使用されないマクロに対しては何らかの方法で電源を遮断しないと無駄な電力消費が起こるという問題点があった。

図１６で説明したように一般に、例えばシステムの起動時においては、全てのモジュール（回路ブロック）に電源が供給され、処理を進めていくうちに不必要と判定された回路に対する電源を遮断するようにプログラムによって制御が行われる。そのためにＣＰＵ１０１からの命令を受信するレジスタ１１５が設けられ、ＣＰＵ１０１側では実行すべき電力削減用のプログラムが用意される。そこで汎用ＬＳＩの使用者は、電力削減の計画を立案してプログラムを作成するか、あるいは汎用ＬＳＩの販売者側が使用者の要求に応じてプログラムを作成する必要があるという問題点があった。

このような電源制御方式に関する従来技術としての特許文献１では、半導体メモリがアクセスされない場合には電源電圧を半導体メモリがデータを保持することができるデータ保持電圧まで低下させることによって、半導体メモリの消費電力を低減化させる電源制御方法が開示されている。

しかしながらこの従来技術によっても、半導体メモリ以外の他の回路ブロックにおける消費電力を削減することはできず、また汎用ＬＳＩのように大きな容量を持つメモリの中で使用されない領域に対する電力消費を低減させることはできないという問題点があった。
特開２００３−２０３００６号公報「半導体メモリの電源制御方法および端末装置」

本発明の課題は、上述の問題点に鑑み、消費電力削減のためのプログラム作成を不要とすることによってプログラム作成の手間を省くとともに、ＬＳＩの消費電力をできるだけ低減させることである。

図１は、本発明の電源制御回路の原理構成ブロック図である。同図（ａ）は、例えば汎用ＬＳＩに搭載されるＣＰＵ以外の各モジュールに対応する電源制御回路の原理構成を示し、（ｂ）は記憶領域が複数の領域に分割されたメモリに対する電源制御回路の原理構成ブロック図である。

図１（ａ）において電源制御回路１は、アクセス検出手段２と電源接続手段３とを備える。アクセス検出手段２は、半導体集積回路の中央処理装置（ＣＰＵ）から制御対象モジュールへのアクセスを検出するものであり、電源接続手段３はそのアクセスが検出されたとき、制御対象モジュールに電源を接続するものである。これによって、例えば半導体集積回路の起動時には、中央処理装置のみに電源が供給され、その後中央処理装置からアクセスされるモジュールのみに対して電源を接続することが可能となる。

図１（ｂ）において電源制御回路５は、それぞれ複数のアドレス比較手段６と電源接続手段７とを備える。このアドレス比較手段６と電源接続手段７とは、それぞれ記憶装置内で複数に分割された記憶領域の各分割領域に対応するものである。

アドレス比較手段６は、半導体集積回路の中央処理装置から送られるアドレスが自手段に対応する領域を示すか否かを判定するものであり、また電源接続手段７は中央処理装置から送られたアドレスが対応する領域を示すと判定されたときに、記憶装置内の対応する領域を電源に接続するものである。これによって、例えば前述のように半導体集積回路の起動時には中央処理装置のみに電源が接続され、中央処理装置から指定されるアドレスによってアクセスされるメモリ領域のみに対して電源の接続が行われる。

本発明の電源接続方法においては、まず半導体集積回路内の中央処理装置のみに電源が接続され、その後中央処理装置がアクセスするモジュールに対して電源を接続する方法が用いられる。

本発明によれば、半導体集積回路内の中央処理装置にまず最初に電源が接続され、その後中央処理装置がアクセスするモジュール、またはメモリ内のアクセス領域のみが電源に接続されることにより、電源制御のためのプログラムの作成が不要となり、また半導体集積回路の電力消費を最小限とすることが可能となる。

本発明における基本的な電源制御方式について図２から図４を用いて説明し、またその制御に用いられる基本制御回路による電源制御方式について図５を用いて説明する。
図２は、本発明における電源制御方式の第１段階の説明図である。同図においてＬＳＩ１０は図１５で説明した従来例と同様の構成を持っているが、この構成において、例えばシステム起動時のような外部電源投入当初においては、ＣＰＵ１１のみに対して電源が供給されていることが、ＣＰＵ１１だけが実線によって囲まれていることによって示されている。

図３は、電源制御方式の第２段階の説明図である。例えばシステム起動時において、ＣＰＵ１１はブート処理において、例えば外部メモリ１６に格納されているプログラムを読み出すために、インターフェース１７を介して外部メモリ１６へのアクセスを行う。アクセスされたモジュールに電源が供給され、ＣＰＵ１１に対してプログラムや必要なデータが供給される。

図４は、電源制御方式の第３段階の説明図である。この第３段階では、ブート処理が進行し、アプリケーション・プログラムが走るようになるが、このアプリケーション・プログラムによって内部メモリ２０、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）内の一部の領域へのアクセスが行われ、アクセスされた領域に対してのみ電源が接続される。その結果、ＣＰＵ１１などマスタ側のモジュールからアクセスされていない領域やモジュールに対する電源は遮断されたままの状態となり、これによって電源制御のプログラムが不必要となり、また図１６で説明したパワー・コントローラ・レジスタ１１５のような電源制御のための付加回路の必要性がなくなる。

図５は、電源制御を実現するための基本的な制御回路の説明図である。同図において制御回路はデータ・フリップ・フロップ（Ｄ−ＦＦ）２５と、トランジスタ２６によって構成されている。Ｄ−ＦＦ２５のデータ入力端子には、例えばシステム起動時などのような外部電源投入時に“Ｈ”レベルの電圧が与えられるものとする。そして制御対象のモジュールへのアクセスを示すチップセレクト信号がイネーブル端子に与えられると、例えば次のクロックの立ち上がり時点でＤ−ＦＦの出力は“Ｈ”となり、その結果トランジスタ２６がオンとなり、制御対象の電源端子が電源ラインと接続される。そして例えばアクセス終了時に、マスタモジュール側から与えられるリセット信号によってＤ−ＦＦの出力がリセットされ、トランジスタ２６はオフとなり、制御対象への電源供給は停止される。

なお、本発明の特許請求の範囲の請求項１におけるアクセス検出手段はＤ−ＦＦ２５に、また電源接続手段はトランジスタ２６に相当する。
次に本発明の具体的な実施例について説明する。図６から図１０は第１の実施例に対する説明図である。第１の実施例では、例えば図４で説明した内部メモリ２０のうちの一部の領域にのみ電源を接続する、メモリへの電源供給制御方式について説明する。

図６は、メモリマップ３０上である領域、例えばアドレスで０ｘ２０００＿００００から０ｘ３０００＿００００までの領域が、例えばあるプログラムに対して割り当てられるが、そのプログラムがアルゴリズム上使用しない未使用領域３１に対する電源制御方式の説明図である。プログラムに割り当てられた領域は５つのＲＡＭ領域３２_１から３２_５までに分割されるが、これらの領域のうち、未使用領域３１に対応するＲＡＭ領域３２_３、３２_４、および３２_５に対しては電源を接続しないように電源制御回路３３によって制御を行うことによって、メモリの電力消費を低減させることが可能となる。

図７は、図６で説明した各ＲＡＭ領域に対する電源制御回路の基本構成ブロック図である。同図は図６の５つのＲＡＭ領域３２_１から３２_５のそれぞれを制御対象領域３５とする場合の、対象領域への電源接続制御方式の説明図である。同図においてバスホルダ３６は、電源の遮断によってバスがオープンの状態になったときの信号値を保持するために挿入される回路である。

図７において、ＣＰＵから送られるアクセスアドレスとしての、アドレスバスから入力されるアドレスが対象領域３５に相当するアドレスであるか否かがアドレス比較器３８によって比較され、対象領域３５に相当するアドレスと判定され、かつチップセレクト信号が対象領域３５が属するメモリを選択する信号であるときには、判定回路３９によってトランジスタ３７のゲートに“Ｈ”が与えられ、トランジスタ３７がオンとなることによって、対象領域３５が電源に接続される。

図８は、図７の電源制御回路の詳細構成図である。同図においてＡＮＤゲート４１とＤ−ＦＦ４２とが図７の判定回路３９に相当する。アドレス比較器３８はアドレスバスから与えられる信号、例えば３２ビットのうちの上位１６ビットと基準値の１６ビットとを比較して、アドレスが一致したときに出力として“Ｈ”をＡＮＤゲート４１に与える。この場合、３２ビットアドレスの下位１６ビットはどんな値であってもよく、これによってメモリマップ上のあるアドレス領域に相当するか否かを判定することが可能となる。

ＡＮＤゲート４１の他方の入力端子に対してはチップセレクト信号が与えられ、その信号の値が制御対象領域を含むメモリの選択を示す“Ｈ”である場合には、ＡＮＤゲート４１は出力として“Ｈ”をＤ−ＦＦ４２のイネーブル端子に与える。前述のようにデータ入力端子には“Ｈ”が与えられており、次のクロックの、例えば立ち上がり時点でＤ−ＦＦの出力は“Ｈ”となり、トランジスタ３７がオンとなって制御対象領域の電源端子が電源ラインに接続される。

図９は、図６の複数のＲＡＭ領域３２_１から３２_５までに対応する電源制御回路３３の全体構成回路図である。同図において制御回路は、複数、ここではｎ個のアドレス比較器３８_１から３８_ｎ、ｎ個のＡＮＤゲート４１_１から４１_ｎ、ｎ個のＤ−ＦＦ４２_１から４２_ｎ、およびｎ個のトランジスタ３７_１から３７_ｎによって構成される。そしてアドレスバスへの入力信号、例えば３２ビットのうちの上位１６ビットが、各アドレス比較器３８_１から３８_ｎに与えられている基準値１６ビットと比較され、比較結果として一致が検出された比較器から、対応するＡＮＤゲートに対して“Ｈ”が与えられ、その結果対応するＤ−ＦＦから対応するトランジスタのゲートに“Ｈ”が出力され、そのトランジスタがオンとなり、制御対象領域の電源端子に電源ラインが接続される。

なお、請求項３におけるアドレス比較手段はアドレス比較器３８に、電源接続手段はトランジスタ３７に相当する。また、例えばメモリが１つであるような場合には原理的にはＡＮＤゲート４１とＤ−ＦＦ４２を不要にすることも可能である。

図１０は、電源に接続されても正常動作が可能になるまである程度時間が必要とされるメモリセルやモジュールへのアクセスに対して、ＣＰＵなどマスタ側をその時間待たせるための電源制御方式の説明図である。同図を図７の制御回路と比較すると、判定回路３９の後段にタイマ、または時定数回路４５が備えられ、例えばメモリセルが正常動作可能となった時点でタイマ、または時定数回路４５からＣＰＵまたはマスタ側にレディー信号が出力される点だけが異なっている。なお、請求項２における実行開始可能状態通知信号出力手段はタイマ、または時定数回路４５に相当する。

すなわちここで対象領域３５にアクセスを行うＣＰＵ、またはマスタ側は、そのメモリセルが電源接続後に正常動作が可能となるまである程度の時間を要することを知っているものとし、判定回路３９がトランジスタ３７のゲートに“Ｈ”を出力した時点で、例えばタイマが起動され、そのタイマがタイムアウトした時点で出力されるレディー信号を受け取った時点で、実際のメモリアクセスを行うものとする。あるいは、例えば抵抗Ｒと静電容量Ｃとによって構成される時定数回路を用いる場合には、判定回路３９が“Ｈ”を出力し、抵抗Ｒを介して静電容量Ｃが充電され、静電容量Ｃの両端の電圧がある値に達した時点でレディー信号が出力されるものとする。

次に本発明の第２の実施例について説明する。この第２の実施例では、汎用ＬＳＩの代表例としてのＦＰＧＡ（フィールド・プログラマブル・ゲート・アレー）を対象とする電源制御方式について説明する。ＦＰＧＡは専用ＬＳＩの代表としてのＡＳＩＣ（アプリケーション・スペシファイド・ＩＣ）に比べて、例えばＬＵＴ（ルック・アップ・テーブル）を使用して所望の論理回路を形成するために、機能の実現に必要なゲート数が相対的に大きくなり、消費電力が大きくなるという問題がある。また各論理ブロックに対応して、その接続を示すための回路情報を記憶するメモリ、例えばＳＲＡＭを備え、半導体プロセスの微細化に伴ってリーク電流が大きくなっているという問題点もある。さらにＦＰＧＡでは設計、およびプロトタイプ作成の作業を完了する前に、消費電力を正確に見積もることが予期せぬ結果を回避する意味で重要である。消費電力の見積もりが不正確な場合には、コストの増加だけでなく、電源回路の変更、冷却ソリューションの変更、信頼性低下などの問題が生じる可能性がある。そこでＦＰＧＡの消費電力をできるだけ小さくするために、本発明における電源制御方式を適用することが重要である。

図１１は、一般的なＦＰＧＡの内部構造の説明図である。このＦＰＧＡの内部には、ＬＵＴを備える論理ブロック４７が非常に多数存在し、これらの論理ブロック４７をルーティング・チャネル４８とトランジスタ・スイッチを用いて適切に接続することによって、目的に対応する機能を持つ論理回路として使用することが可能となる。トランジスタ・スイッチのオン／オフの制御のためにメモリ、例えばＳＲＡＭにオン／オフを示すデータが格納されている。

このように一般にＦＰＧＡにおいては、多数の論理ブロック４７の使用効率を１００％にすることはできず、使用されない論理ブロックやトランジスタ・スイッチが必ず存在することになる。従来においては、それらの論理ブロックやトランジスタ・スイッチのオン／オフの制御データを格納するＳＲＡＭに対しても常に電力が供給されていたが、第２の実施例においては使用されない論理ブロック４７、および使用されないトランジスタ・スイッチに対するオン／オフのデータを格納するＳＲＡＭに対する電力供給を遮断することによって、ＦＰＧＡ全体の消費電力を大幅に削減することが可能となる。

図１２は、ＦＰＧＡにおける論理回路形成方式の一般的な説明図である。同図左側で配線リソース５１を用いて右上の論理ブロックと左下の論理ブロックとの接続を行うものとすると、右側に示すようにトランジスタ・スイッチ、すなわちバス・トランジスタのオン／オフを制御するためのデータを格納しているメモリ、例えばＳＲＡＭの記憶内容を用いて、接続に必要なトランジスタ・スイッチのみをオンとし、他のトランジスタ・スイッチを全てオフとすることによって論理ブロック４７間の接続が実現される。

従ってルーティング・チャネル４８内の非常に多くのスイッチのうちで、論理回路形成に必要がないスイッチの制御用データを格納するメモリ、あるいはメモリ領域に対する電源を遮断し続けることによって、ＦＰＧＡ全体の消費電力が削減される。すなわち、例えば電源投入時に外部からＦＰＧＡ内部のＳＲＡＭにトランジスタ・スイッチオン／オフ用の制御データが書き込まれるが、実際に所望の論理回路を形成するためにデータが読み出されるメモリ領域のみに電源を接続するような制御を行うことによって、消費電力が大幅に削減される。

図１３は、ＦＰＧＡの内部の論理ブロックの構成例である。同図において論理ブロック４７はそれぞれ２つのルック・アップ・テーブル（ＬＵＴ）５５、キャリー回路５６、およびＦＦ５７によって構成されている。ＬＵＴ５５、および図１２で説明したトランジスタ・スイッチに対する構成制御のためのデータは、ＬＳＩの外部からメモリ（ＳＲＡＭ）にダウンロードされ、その情報に対応して所望の論理回路が形成され、ＦＰＧＡが目的の動作を行うことになる。キャリー回路５６は、例えば加算器やカウンタを構成する場合に使用されるものである。ＦＦ５７は、例えば出力データを一時的にラッチするためなどに用いられる。

ＬＵＴ５５は、ＳＲＡＭや再書込み可能なＲＯＭからなる真理値表に対応し、ここでは４入力／１出力の構成をもち、ＲＡＭ、ＲＯＭ、シリアル・シフト・レジスタ（ＳＳＲ）の何れかとして使用可能であり、アドレス空間にマッピングされて、外部から決められたアドレスにデータが書き込まれることによって所望の回路が形成される。

図１４は、本発明の第３の実施例の説明図である。同図においてＬＳＩ６０上には、ある目的に適合する専用論理回路６１、第２の実施例において説明したリコンフィギュラブル・ロジックとしてのＦＰＧＡ６２、およびその他のＲＡＭブロック６３が搭載されている。このようなＬＳＩでは、常に使用する専用論理回路６１に加えて、動作の一部変更のために必要に応じてＦＰＧＡ６２とＲＡＭブロック６３が使用される。そこで、例えばＲＡＭブロック６３に対しては第１の実施例と同様にアクセス領域のみに対して電源を接続し、またＦＰＧＡ６２に対しては第２の実施例におけると同様に、内部の論理ブロックやＳＲＡＭのうちで使用される部分のみについて電源接続を行うような制御を行うことによって、ＬＳＩ６０全体としての消費電力の削減が実現される。

本発明の電源制御回路の原理構成ブロック図である。 本発明の電源制御方式の第１段階の説明図である。 本発明の電源制御方式の第２段階の説明図である。 本発明の電源制御方式の第３段階の説明図である。 基本的な電源制御回路の構成例である。 第１の実施例におけるＲＡＭの電源制御方式の説明図である。 メモリ領域に対する電源制御回路の基本構成ブロック図である。 メモリ領域に対する電源制御回路の詳細回路図である。 図６の複数のＲＡＭ領域に対する電源制御回路の詳細構成図である。 電源接続後正常動作開始までに時間がかかるメモリセルに対する電源制御回路の構成ブロック図である。 ＦＰＧＡの内部構造の説明図である。 ＦＰＧＡ内部の論理ブロックの接続方法の説明図である。 ＦＰＧＡの論理ブロックの構成例の説明図である。 第３の実施例としてのＬＳＩの構成を示す図である。 汎用ＬＳＩの従来例の構成ブロック図である。 電源制御方式の第１の従来例の説明図である。 電源制御方式の第２の従来例の説明図である。

符号の説明

１、５、３３ 電源制御回路
２ アクセス検出手段
３、７ 電源接続手段
６ アドレス比較手段
１０、６０ 大規模集積回路（ＬＳＩ）
１１ 中央処理装置（ＣＰＵ）
１２ デジタル・シグナル・プロセッサ（ＤＳＰ）
１３ ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）
１４ Ｏｔｈｅｒ ｍａｓｔｅｒｓ
１５ 内部バス
１６ 外部メモリ
１７ インターフェース
１８ アナログ・インターフェース
１９ コントローラ
２０ 内部メモリ
２１ タイマ
２２ ユニバーサル・アシンクロナス・レシーバ・トランスミッタ（ＵＡＲＴ）
２５、４２、５７ データ・フリップ・フロップ（Ｄ−ＦＦ）
２６、３７ トランジスタ
３０ メモリマップ
３１ 未使用領域
３２ ＲＡＭ領域
３５ 制御対象領域
３６ バスホルダ
３８ アドレス比較器
３９ 判定回路
４１ ＡＮＤゲート
４５ タイマ、または時定数回路
４７ 論理ブロック
４８ ルーティング・チャネル
４９ 入／出力ブロック
５１ 配線リソース
５５ ルック・アップ・テーブル（ＬＵＴ）
５６ キャリー回路
６１ 専用論理回路
６２ フィールド・プログラマブル・ゲート・アレー（ＦＰＧＡ）
６３ ＲＡＭブロック

Claims (5)

1. 半導体集積回路に対する電源の接続を制御する回路であって、
   該半導体集積回路の中央処理装置から制御対象モジュールへのアクセスを検出するアクセス検出手段と、
   該アクセスが検出されたとき、該制御対象モジュールに電源を接続する電源接続手段とを備えることを特徴とする半導体集積回路の電源制御回路。
2. 前記アクセスが検出されたとき、前記制御対象モジュールに対する前記中央処理装置の処理の実行開始可能状態を示す信号を出力する実行開始可能状態通知信号出力手段をさらに備えることを特徴とする請求項１記載の半導体集積回路の電源制御回路。
3. 半導体集積回路内で記憶領域が複数の領域に分割された記憶装置に対する電源の接続を制御する回路であって、
   該複数の領域のそれぞれに対応し、該半導体集積回路内の中央処理装置から送られるアクセスアドレスが、該対応する領域を示すか否かを判定する複数のアドレス比較手段と、
   該複数の領域のそれぞれに対応し、該アドレス比較手段が前記送られたアクセスアドレスが対応する領域を示すと判定したとき、該記憶装置内の該対応する領域を電源に接続する複数の電源接続手段とを備えることを特徴とする半導体集積回路の電源制御回路。
4. 前記半導体集積回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であることを特徴とする請求項１、または３記載の半導体集積回路の電源制御回路。
5. 半導体集積回路に対する電源の接続を制御する方法であって、
   該半導体集積回路内の中央処理装置に電源を接続し、
   該中央処理装置がアクセスするモジュールに対して電源を接続することを特徴とする半導体集積回路の電源制御方法。