TW201312705A - 可程式化邏輯元件 - Google Patents

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Jun Koyama
Yutaka Shionoiri
Masami Endo
Hiroki Dembo
Tatsuji Nishijima
Hidetomo Kobayashi
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Abstract

一目標在於提出一種配置以即使於停止電源電壓期間仍保持邏輯電路之連接狀態的可程式化邏輯元件。可程式化邏輯元件包括算術電路，其各者的邏輯狀態可被改變、一改變算術電路之邏輯狀態的組態改變電路、一控制供應電源電壓至算術電路的電源控制電路、一狀態記憶體電路，其儲存關於邏輯狀態的資料與關於算術電路之電源電壓之狀態的資料、以及一算術狀態控制電路，其依照儲存在狀態記憶體電路中的資料來控制組態改變電路與電源控制電路。在組態改變電路與每個算術電路之間設置一在氧化物半導體層中形成通道形成區的電晶體。

Description

可程式化邏輯元件
本發明係關於一種即使於不供應電源期間仍可保持連接狀態的可程式化邏輯元件。
由於在可程式化邏輯元件(PLD)於市面上發行之後，使用者能改變可PLD中的邏輯電路之設計，因此會在從原型到大量生產之產品的各種產品上使用PLD。
現場可程式化閘陣列(FPGA)係為典型的PLD。FPGA包括複數個邏輯電路，並依照儲存在記憶體部中的資料(組態資料)來控制改變邏輯電路之連接狀態的開關之開和關。因此，FPGA的邏輯狀態甚至於其製造後仍可被改變。
近幾年來，已積極地研究並發展一種即使於不供應電源電壓期間仍能保持邏輯電路之連接狀態的可程式化邏輯元件(例如，專利文件1)。
[參考] [專利文件]
[專利文件1]日本已公開專利申請書第2004-312701號
在專利文件1所揭露之結構中，在記憶體部中係使用 包括鐵電材料的記憶體元件以保持在可程式化邏輯元件中的組態資料。
然而，在寫入組態資料時，必須改變包括在記憶體元件中的鐵電材料之相位，並限制複寫的次數。因此，會有因重覆複寫組態資料而使記憶體元件退化的問題。
鑒於上述，本發明之實施例之一目標在於提出一種可程式化邏輯元件，其可減少因重覆複寫組態資料而使記憶體元件退化且即使於不供應電源電壓期間仍能保持邏輯電路之連接狀態。
另外，本發明之實施例之一目標在於提出一種可程式化邏輯元件，其達到在停止和重新啟動供應電源電壓之間的切換時，提高處理速度並降低功率耗損。
本發明之實施例係一種可程式化邏輯元件，包括複數個算術電路，其各者的邏輯狀態可藉由依照組態資料改變開關電晶體之導電狀態來改變、一組態改變電路，藉由將組態資料複寫到複數個算術電路之各者中來改變複數個算術電路之各者的邏輯狀態、一電源控制電路，其控制供應電源電壓給複數個算術電路及停止電源電壓、一狀態記憶體電路，其儲存複數個算術電路的資料、以及一算術狀態控制電路，其依照資料來控制組態改變電路與電源控制電路。在組態改變電路與每個算術電路之間設置一連接開關電晶體的閘極且在氧化物半導體層中形成通道形成區的電晶體。當停止從電源控制電路供應電源電壓時，組態資料會保持在開關電晶體的閘極上。
本發明之實施例係一種可程式化邏輯元件，包括複數個算術電路，其各者的邏輯狀態可藉由依照組態資料改變開關電晶體之導電狀態來改變、一組態改變電路，藉由將組態資料複寫到複數個算術電路之各者中來改變複數個算術電路之各者的邏輯狀態、一電源控制電路，其控制供應電源電壓給複數個算術電路及停止電源電壓、一狀態記憶體電路，其儲存關於組態的資料、關於供電狀態的資料、關於使用頻率的資料、和關於複數個算術電路之各者之最近使用的資料、以及一算術狀態控制電路，其依照關於組態的資料、關於供電狀態的資料、關於使用頻率的資料、和關於最近使用的資料來控制組態改變電路與電源控制電路。在組態改變電路與每個算術電路之間設置一連接開關電晶體的閘極且在氧化物半導體層中形成通道形成區的電晶體。當停止從電源控制電路供應電源電壓時，組態資料會保持在開關電晶體的閘極上。
在本發明之實施例中，最好基於包括在可程式化邏輯元件中之算術狀態控制電路中的計時電路來更新關於最近使用的資料。
在本發明之實施例的可程式化邏輯元件中，最好基於關於組態的資料來搜尋複數個算術電路之邏輯狀態，且組態改變電路最好依照搜尋結果來複寫組態資料。
在本發明之實施例的可程式化邏輯元件中，最好搜尋複數個算術電路之供電狀態，且電源控制電路最好依照搜尋結果來控制供應電源電壓給算術電路。
在本發明之實施例中，可程式化邏輯元件中的組態改變電路最好基於關於使用頻率的資料以及關於最近使用的資料來複寫組態資料。
在本發明之實施例中，可程式化邏輯元件中的電源控制電路最好依照關於使用頻率的資料以及關於最近使用的資料來控制供應電源電壓給算術電路。
根據本發明之實施例，可減少因重覆複寫組態資料而使記憶體元件退化。此外，即使於不供應電源電壓期間仍能保持邏輯電路之連接狀態。
再者，根據本發明之實施例的可程式化邏輯元件中，可實現在停止和重新啟動供應電源電壓之間的切換時，提高處理速度並降低功率耗損。
在下將參考附圖來說明本發明之實施例。然而，本發明能以多種不同方式來實行，且本領域之熟知技藝者輕易了解到在不脫離本發明的宗旨及範圍下可以各種方式修改本發明的方式和細節。因此，本發明不應被解釋為受限於以下實施例的說明。請注意在以下所述之本發明的結構中，在不同圖中以相同的參考數字來表示相同部分。
請注意為了容易了解而在一些例子中過於放大實施例中的附圖所示之結構中的大小、層厚度、信號波形、及範圍。因此，本發明之實施例不必受限於這樣的規模。
請注意當明確地敘述「A和B連接」時，在此包括A 和B係電性連接之情況、A和B係功能性連接之情況、以及A和B係直接連接之情況。
請注意在本說明書中，使用「第一」至「第n(n是自然數)」之名稱僅是為了避免元件之間的混淆，因此不會限制元件數量。
(實施例1)
在本實施例中，將參考第1A和1B圖、第2圖、第3圖、第4圖、及第5圖說明根據所揭露之發明的實施例之可程式化邏輯元件的電路結構。
第1A圖繪示一可程式化邏輯元件的結構。可程式化邏輯元件100包括一算術狀態控制電路101、一狀態記憶體電路102、一組態改變電路103、一電源控制電路104、及一算術電路部105。
算術狀態控制電路101依照來自命令解碼電路106的指令信號(命令信號)與儲存在狀態記憶體電路102中的資料來控制組態改變電路103與電源控制電路104。請注意命令解碼電路106會分析來自可程式化邏輯元件100外部的信號並發送對應於來自算術狀態控制電路101外部的信號之指令信號。
狀態記憶體電路102儲存關於算術電路部105中的複數個算術電路109(亦稱為算術及邏輯單元(ALU)或ALU電路)之狀態的資料。例如，狀態記憶體電路102儲存關於組態的資料、關於供電狀態的資料、關於使用頻率 的資料、以及關於複數個算術電路109之各者之最近使用的資料。
請注意組態表示基於寫入至算術電路109之組態資料的算術電路109之邏輯狀態。供電狀態表示是否供應電源電壓給每個算術電路109。使用頻率表示在改變算術電路109之邏輯狀態後，由算術電路109進行之算術處理的計數數量。至於最近使用，係指在改變算術電路109之邏輯狀態後，儲存最近使用算術電路109的時間。
組態改變電路103依照由算術狀態控制電路101的控制將組態資料複寫到每個算術電路109。具體來說，組態改變電路103儲存一些能改變算術電路109之邏輯狀態的組態資料，並依照來自算術狀態控制電路101的控制信號來輸出必要的組態資料給指定的算術電路。
電源控制電路104依照算術狀態控制電路101的控制來控制是否供應來自電源電路107的電源電壓給每個算術電路109或停止電源電壓。請注意供應和停止電源電壓之間的切換係依照儲存在狀態記憶體電路102中的資料來控制。
資料係透過資料輸入/輸出匯流排108輸入至算術電路部105及從算術電路部105輸出。算術電路部105包括複數個算術電路109。複數個算術電路109之各者係連接組態資料匯流排110以輸入來自組態改變電路103的組態資料至複數個算術電路109。再者，複數個算術電路109之各者係連接電源電壓匯流排111以輸入來自電源控制電 路104的電源電壓至複數個算術電路109。
複數個算術電路109之各者包括一能儲存組態資料的記憶體電路112及一能由依照儲存在記憶體電路112中的組態資料來改變導電狀態之開關電晶體切換邏輯狀態的開關算術電路113。
請注意算術電路109可排成矩陣且組態資料匯流排110和電源電壓匯流排111可在算術電路109之間的列方向或行方向上延伸。請注意算術電路109不一定是排成矩陣。例如，算術電路109可在列方向或行方向上彼此鄰接地設置，且組態資料匯流排110和電源電壓匯流排111可在列方向或行方向上延伸。
接著，參考第1B圖說明第1A圖之算術電路109的詳細結構。第1B圖之算術電路109包括複數個記憶體電路112及複數個開關算術電路113。第1B圖繪示包括記憶體電路112_1、記憶體電路112_2、開關算術電路113_1、及開關算術電路113_2的結構。組態資料匯流排110包括複數個佈線，以致於記憶體電路112_1和112_2被供應不同的組態資料。資料係透過資料輸入/輸出匯流排108輸入至開關算術電路113_1和113_2之各者，而基於開關算術電路113_1和113_2之各者之邏輯狀態的資料係透過資料輸入/輸出匯流排108輸出。
記憶體電路112_1和112_2之各者包括電晶體121，其中每個電晶體121在氧化物半導體層中形成通道形成區。此外，開關算術電路113_1和113_2之各者包括提供 給各電晶體121之複數個邏輯電路122和開關電晶體123。開關電晶體123可藉由控制其導電狀態來控制邏輯電路122之間的連接狀態。藉由控制連接狀態，能改變開關算術電路113_1和113_2的邏輯狀態。
請注意由於電晶體121之小截止電流，因此包括在記憶體電路112_1和112_2中的每個電晶體121能保持開關電晶體123的閘極電位。因此，透過第1B圖之結構，即使於不供應電源電壓期間仍可保持邏輯電路122之間的連接狀態。
另外，在第1B圖之結構中，由於電晶體的小截止電流而保持開關電晶體的閘極電位，如此藉由保持電位能保持組態資料。藉此，相較於藉由重覆的結構改變來進行複寫和保持組態資料的結構，在藉由電晶體之開和關之間的切換來進行複寫和保持組態資料的第1B圖之結構中，可降低記憶體元件退化。
請注意在本說明書中，截止電流係為當截止電晶體時，在源極和汲極之間流動的電流。在n通道電晶體的例子中(其臨界電壓例如約為0 V到2 V)，截止電流係指當在閘極和源極之間施加負電壓時，在源極和汲極之間流動的電流。
在本實施例中，係使用在氧化物半導體層中形成通道形成區的電晶體，使得包括在記憶體電路112_1和112_2之各者中的電晶體121之截止電流盡可能地降低。請注意在圖中，如第1B圖所示，寫了「OS」是為了指出電晶體 121係為在氧化物半導體層中形成通道形成區的電晶體。
氧化物半導體最好至少含有銦(In)或鋅(Zn)。尤其是，最好含有In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以降低包括氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
作為氧化物半導體，例如能使用氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn 基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。此外，氧化矽可包括在以上氧化物半導體中。在此，例如，In-Ga-Zn基氧化物表示以含有銦(In)、鎵(Ga)及鋅(Zn)作為其主要成分的氧化物，且沒有特別限定In：Ga：Zn的比例。In-Ga-Zn基氧化物可含有除了In、Ga及Zn之外的金屬元素。在此，在上述氧化物半導體中的氧量最好超過化學計量組成比例的氧。當氧量超過化學計量組成比例時，可抑制在氧化物半導體膜中產生由於氧空缺而產生的載子。
替代地，可使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料作為氧化物半導體。請注意M代表一或更多選自Ga、Fe、Mn、和Co的金屬元素。替代地，可使用以In3SnO5(ZnO)n(n>0，且n是整數)所表示的材料來作為氧化物半導體。
然而，並不侷限以上舉出的材料，可根據所需之半導體特性(例如，場效移動率、臨界電壓、和變化)來使用具有適當成分的材料。為了得到所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度等設成適當的數值。
例如，在使用In-Sn-Zn基氧化物的例子中，可較容易獲得高移動率。然而，同樣在使用In-Ga-Zn基氧化物的例子中，可藉由降低塊內中的缺陷密度來提高移動率。
氧化物半導體可以是單晶或非單晶。在氧化物半導體 為非單晶的情況下，氧化物半導體最好是具有預期能高於非晶氧化物半導體之場效移動率的多晶體。替代地，在氧化物半導體為非單晶的情況下，氧化物半導體可以為非晶。另外，氧化物半導體可具有包括含有結晶性的部分之非晶結構。亦即，氧化物半導體可以為非晶，且氧化物半導體最好具有包括氧化物半導體中的結晶元件之非非晶結構，以提高電晶體之場效移動率或可靠度。
請注意氧化物半導體的表面最好是平坦的。這是因為當使用具有平坦表面的氧化物半導體膜來形成電晶體時，能降低介面散射而相對容易地獲得相對高的移動率。
為了提高表面的平坦性，最好在平坦的表面上形成氧化物半導體。具體來說，可在小於或等於1nm，最好小於或等於0.3nm，更好是小於或等於0.1nm之平均面粗糙度(Ra)的表面上形成氧化物半導體。
請注意Ra係藉由將由JIS B 0601定義的中心線平均粗糙度擴大為三維來得到，以便適用於表面。另外，Ra可表示為從基準面到指定面的偏差之絕對值的平均值，並由下列公式(1)定義。
請注意在公式(1)中，S0表示測定面(由座標(x1,y1)、(x1,y2)、(x2,y1)、和(x2,y2)表示的四個點 所界定的長方形區域)的面積，而Z0表示測定面的平均高度。另外，可利用原子力顯微鏡(AFM)來測得Ra。
在於藉由劇烈地去除包含在氧化物半導體中的氫來高純度化的氧化物半導體層中形成通道形成區的電晶體中，截止電流密度可為100 zA/μm以下，最好是10 zA/μm以下，更好是1 zA/μm以下。因此，電晶體之截止電流會極小於包括具有結晶性的矽之電晶體的截止電流。於是，即便電晶體121處於截止狀態，仍能長時間保持開關電晶體123的閘極電位。
氧化物半導體中的鹼金屬或鹼土金屬的濃度最好低於或等於1×1018atom/cm3，更好是低於或等於2×1016atom/cm3。這是因為當鹼金屬或鹼土金屬黏附於氧化物半導體時可能會產生載子，而導致電晶體之截止電流增加。
氧化物半導體可含有低於或等於5×1018atom/cm3之濃度的氮。
可使用能實現等效於氧化物半導體材料之截止電流特性的截止電流特性之材料來取代氧化物半導體材料。例如，可使用如同碳化矽的寬能隙材料(更具體來說，具有大於3 eV之能隙Eg的半導體材料)。例如，可使用MEMS開關來取代電晶體以切斷佈線間的連接，藉此能保持開關電晶體123的閘極電位。
接著，參考第2圖說明第1A圖所示之算術狀態控制電路101的詳細結構。第2圖之算術狀態控制電路101包 括一輸入/輸出部131、一控制電路部132、一計時電路133、及一用於狀態記憶體電路的讀取/寫入控制電路134。
輸入/輸出部131係為一被輸入來自命令解碼電路106的指令信號及輸出指令信號至控制電路部132的電路。
控制電路部132依照來自輸入/輸出部131的指令信號和透過用於狀態記憶體電路的讀取/寫入控制電路134輸入之儲存在狀態記憶體電路102中的資料來控制組態改變電路103和電源控制電路104。例如，在指令信號輸出輸入資料之OR運算的算術結果作為輸出資料之情況下，控制電路部132依照關於算術電路部105中是否出現能進行OR運算之算術電路109的資料(基於儲存在記憶體電路102中的資料)、關於是否供應電源電壓給算術電路的資料等來控制組態改變電路103和電源控制電路104。
計時電路133偵測每個算術電路109最後一次進行運算時的最近使用的時間。計時電路133可包括一計數器電路或之類。
用於狀態記憶體電路的讀取/寫入控制電路134基於計時電路133來讀取已儲存資料以控制來自狀態記憶體電路102的組態改變電路103和電源控制電路104，且依照指令信號寫入關於算術電路109之最近使用的資料。
然後，參考第3圖說明第1A圖之狀態記憶體電路102的詳細結構。第3圖中的狀態記憶體電路102包括一輸入/輸出部141及複數個記憶體電路142_1至142_N(N是自然數)。雖然第3圖中繪示複數個記憶體電路142_1 至142_N，但可將記憶體電路中的一個記憶體區域分成複數個具有類似於複數個記憶體電路142_1至142_N之功能的區域。
輸入/輸出部141係為一被輸入來自控制電路部132的寫入信號及輸出已儲存資料至控制電路部132的電路。
狀態記憶體電路102包括對應於算術電路部105中的複數個算術電路109之複數個記憶體電路142_1至142_N，以便儲存關於複數個算術電路109之狀態的資料。複數個記憶體電路142_1至142_N之各者包括儲存關於對應之算術電路109之組態的資料之區域143、儲存關於對應之算術電路109之供電狀態的資料之區域144、儲存關於對應之算術電路109之使用頻率的資料之區域145、儲存關於對應之算術電路109之最近使用的資料之區域146。資料係藉由算術狀態控制電路101寫入至區域143至146之各者中，且藉由算術狀態控制電路101從區域143至146之各者中讀取。
請注意關於已寫入組態資料之算術電路109之邏輯狀態的資料係儲存在儲存關於組態的資料之區域143中。關於是否供應電源電壓給算術電路109的資料係儲存在儲存關於供電狀態的資料之區域144中。關於在改變算術電路109之邏輯狀態後使用算術電路109來進行運算之計數次數的資料係儲存在儲存關於使用頻率的資料之區域145中。關於當在改變算術電路109之邏輯狀態後使用算術電路109之時間的資料係儲存在儲存關於最近使用的資料之 區域146中。
接著，參考第4圖說明第1A圖之組態改變電路103的詳細結構。第4圖中的組態改變電路103包括一輸入/輸出部151、一組態資料寫入控制電路152、及一組態資料記憶體電路153。
輸入/輸出部151係為一被輸入來自算術狀態控制電路101的控制信號且輸出控制信號至組態資料寫入控制電路152的電路。
組態資料寫入控制電路152依照來自算術狀態控制電路101之控制信號，從儲存能改變算術電路109之邏輯狀態的某些組態資料的組態資料記憶體電路153中讀取組態資料，且透過組態資料匯流排110輸出組態資料至算術電路部105中的預定之算術電路109。
組態資料記憶體電路153包括各儲存能改變算術電路109之邏輯狀態的組態資料之記憶體區域154。組態資料記憶體電路153依照組態資料寫入控制電路152的控制來讀取預定組態資料，並輸出組態資料至組態資料寫入控制電路152。
接著，參考第5圖來說明第1A圖之電源控制電路104的詳細結構。第5圖中的電源控制電路104包括一輸入/輸出部161及一電源開關電路162。
輸入/輸出部161係為一被輸入來自算術狀態控制電路101的控制信號且輸出控制信號至電源開關電路162的電路。
電源開關電路162依照來自算術狀態控制電路101的控制信號，控制是否從電源電路107供應電源電壓給算術電路部105中的每個算術電路109或是否停止電源電壓。電源開關電路162藉由改變開關等之導電狀態來透過電源匯流排111控制供應電源電壓及停止供應電源電壓，以個別控制供應給算術電路109的電源電壓。
接著，參考第6A圖說明第1B圖之算術電路部105中的記憶體電路112_1和開關算術電路113_1的詳細結構。
第6A圖所示之實例包括各包括類比開關的選擇電路123_1至123_4作為包括在開關算術電路113_1中的開關電晶體123。在本實例中，設置三對電晶體121並供應用來控制選擇電路中的類比開關之導電狀態的信號作為組態資料D0至D2和DB0至DB2。再者，在本實例中，供應閘極選擇控制信號GSE作為用來控制電晶體121之導電狀態的信號。
請注意係透過第1A圖所示之組態資料匯流排110來供應組態資料D0至D2和DB0至DB2以及閘極選擇控制信號GSE。請注意每個信號為H準位電位的信號(H信號)或L準位電位的信號(L信號)。請注意L信號最好為接地電位的信號。
第6B圖繪示選擇電路123_1之電路結構的實例。第6B圖中的選擇電路123_1包括類比開關171_1及類比開關171_2。類比開關171_1及171_2之各者包括n通道電晶體及p通道電晶體的組合。因此，在第6A圖所示之實 例中，於記憶體電路112_1中提供一對電晶體給選擇電路123_1。當從成對電晶體121之其一者的源極和汲極之其一者供應組態資料D0，且從成對電晶體121之另一者的源極和汲極之其一者供應組態資料DB0而藉此打開類比開關171_1或類比開關171_2時，輸入端IN1的信號或輸入端IN2的信號便輸出至輸出端OUT。
在第6A圖所示之實例中，進行邏輯AND運算的邏輯電路122_1、進行邏輯OR運算的邏輯電路122_2、進行邏輯XOR運算的邏輯電路122_3、及進行加法運算的邏輯電路122_4係包括在開關算術電路113_1中。此外，在第6A圖所示之實例中，在邏輯電路122_4之輸入端上設置反向器電路170，以便亦藉由邏輯電路122_4進行減法運算。請注意輸入至邏輯電路122_4的信號Cin係為加法運算中的進位信號，且若存在進位，則從邏輯電路122_4輸出信號Cout。
在第6A圖所示之實例中，係藉由改變如表格1所示之組態資料D0至D2和DB0至DB2來改變連接狀態；由此，能改變邏輯狀態。請注意表格1中的「1」表示H信號而「0」表示L信號。如表格1所示地改變組態資料，藉此改變當作開關電晶體的選擇電路之導電狀態，並因此能改變邏輯狀態。另外，可得到從輸入端A和B輸入的資料作為從輸出端Y輸出的資料。
當包括在第6B圖之類比開關171_1和171_2之各者中的電晶體(例如，n通道電晶體和p通道電晶體)為電晶體171_A和電晶體171_B時，電晶體121便連接電晶體171_A和171_B的閘極，如第6C圖所示。如上所述，在本實施例中，係使用具有小截止電流的電晶體作為包括在記憶體電路112_1中的電晶體121。於是，能保持第6C圖之電晶體171_A和171_B的閘極電位(在第6C圖中的節點172上)。因此，透過第6A圖所示之結構，即使於不供應電源電壓期間，藉由使電晶體121關閉仍可保持邏輯電路122之連接狀態。
再者，在第6C圖之結構中，由於電晶體121之小截止電流低來保持電晶體171_A和171_B的閘極電位，以致於藉由保持電位能保持組態資料。藉此，相較於藉由重覆的結構改變來進行複寫和保持組態資料的結構，在藉由電晶體之開和關之間的切換來進行複寫和保持組態資料的第6A圖之結構中，可減少記憶體元件退化。
接著，參考第7圖、第8圖、及第9圖之流程圖來說明第1A圖之可程式化邏輯元件100的運作。參考第7圖 之流程圖來說明為了降低功率耗損而停止供應電源電壓給具有低使用頻率之算術電路109的運作。
請注意在本說明書中，停止供應信號或電源電壓表示不進行供應信號或電源電壓給用來供應信號或電源電壓的佈線。此外，在本說明書中，重新啟動供應信號或電源電壓表示從停止供應信號或電源電壓之狀態重新啟動供應信號或電源電壓給用來供應信號或電源電壓的佈線。
搜尋狀態記憶體電路102中所有關於算術電路109之使用頻率的資料及所有關於算術電路109之最近使用的資料(步驟801)。
然後，判斷關於算術電路109之使用頻率的資料及關於算術電路109之最近使用的資料是否低於預定臨界值(步驟802)。請注意可依據算術電路部105的使用情形來改變臨界值。臨界值係用來偵測具有低使用頻率或間歇性地使用的算術電路，及用來停止供應電源電壓給所偵測之算術電路。
在於步驟802中偵測到對應之算術電路109的情況下，停止供應電源電壓給對應之算術電路109(步驟803)。在於步驟802中未偵測到對應之算術電路109的情況下，終止運作。
在步驟803之後，複寫關於步驟802中所偵測到之算術電路109之供電狀態的資料(其係儲存在狀態記憶體電路102中)(步驟804)。
上述為在可程式化邏輯元件中停止供應電源電壓給具 有低使用頻率之算術電路109的運作。根據本發明之實施例，可降低可程式化邏輯元件在停止和重新啟動供應電源電壓之間的切換時的功率耗損。
接著，參考第8圖之流程圖來說明在算術電路部105中，於供應電源電壓給算術電路109及不供應電源電壓給算術電路109之兩者狀態中進行算術處理的運作。
首先，搜尋狀態記憶體電路102中關於算術電路109之組態的資料(步驟811)。
然後，判斷是否偵測到對應之算術電路109的組態(步驟812)。請注意步驟812係在例如最好對輸入資料進行邏輯OR運算的情況下，用來偵測處於能進行邏輯OR運算之連接狀態的算術電路109是否存在於算術電路109中。因此，會依據是否偵測到對應之算術電路109之組態來進行不同的運算。
首先，說明在步驟812中偵測到對應之算術電路109的情況。在此例中，搜尋狀態記憶體電路102中關於算術電路109之供電狀態的資料(步驟813)。
之後，判斷是否供應電源電壓給對應之算術電路109(步驟814)。在不供應電源電壓給對應之算術電路109的情況下，將關於對應之算術電路109之供電狀態的資料(其儲存在狀態記憶體電路102中)變為供應電源電壓之狀態的資料(步驟815)，於是供應電源電壓給對應之算術電路109(步驟816)。
在供應電源電壓給對應之算術電路109的狀態中，會 增加關於對應之算術電路109之使用頻率的資料(其儲存在狀態記憶體電路102中)，並更新關於最近使用的資料(步驟817)。
然後，輸入資料至對應之算術電路並進行預定之算術處理(步驟818)。
現在，說明在步驟812中未偵測到對應之算術電路109的情況。在此例中，搜尋狀態記憶體電路102中關於算術電路109之使用頻率的資料和最近使用的資料，如此偵測到具有低使用頻率或自最近使用後經過長時間的算術電路109(步驟819)。
之後，判斷是否供應電源電壓給步驟819中所偵測的算術電路109(步驟820)。在不供應電源電壓給對應之算術電路109的情況下，將關於對應之算術電路109之供電狀態的資料(其儲存在狀態記憶體電路102中)變為供應電源電壓之狀態的資料(步驟821)，於是供應電源電壓給對應之算術電路109(步驟822)。
在供應電源電壓給步驟819中所偵測之算術電路109的狀態中，將關於對應之算術電路109之組態的資料(其儲存在狀態記憶體電路102中)變為步驟811中所偵測之組態的資料(步驟823)。重置關於在步驟823中改變組態的對應之算術電路109之使用頻率和最近使用的資料(其儲存在狀態記憶體電路102中)(步驟824)。
接著，將組態資料寫入至步驟819中所偵測之算術電路109中，以便將其組態變為步驟811中所偵測之組態 (步驟825)。
然後，輸入資料至對應之算術電路並進行預定算術處理(步驟818)。
上述為在算術電路部105中，於供應電源電壓給算術電路109及不供應電源電壓給算術電路109之兩者狀態中進行算術處理的運作。根據本發明之實施例，能有效地進行停止和重新啟動電源電壓之間的切換，因此能降低功率耗損。
之後，為了提高處理速度，參考第9圖之流程圖說明在重覆相同的算術處理之情況下藉由設定相同組態中的算術電路109來平行算術處理的運作。
首先，搜尋狀態記憶體電路102中關於算術電路109之使用頻率和最近使用的資料，如此偵測到具有高使用頻率的算術電路109或最近使用的算術電路109(步驟831)。
依據是否在步驟831中偵測到對應之算術電路109來進行不同的運作(步驟832)。請注意在未偵測到對應之算術電路109的情況下，終止處理。
在於步驟831中偵測到對應之算術電路109的情況下，搜尋狀態記憶體電路102中關於算術電路109之使用頻率和最近使用的資料，如此偵測到具有低使用頻率或自最近使用後經過長時間的算術電路109(步驟833)。
依據是否在步驟833中偵測到對應之算術電路109來進行不同的運作(步驟834)。請注意在未偵測到對應之 算術電路109的情況下，終止處理。
在於步驟834中偵測到對應之算術電路109的情況下，將關於步驟832中所偵測之算術電路109之組態的資料複製到步驟833中所偵測之算術電路109的狀態記憶體電路(步驟835)。
然後，重置關於在步驟835中改變組態的對應之算術電路109之使用頻率和最近使用的資料(其儲存在狀態記憶體電路102中)(步驟836)。
接著，將組態資料寫入至於步驟835中改變組態的算術電路109中，以便將其組態變為步驟832中所偵測之組態(步驟837)。
上述是為了提高處理速度，而在可程式化邏輯元件中重覆相同的算術處理之情況下藉由設定處於相同組態狀態中的算術電路109來平行算術處理的運作。根據本發明之實施例，能提高可程式化邏輯元件在停止和重新啟動供應電源電壓之間的切換時之處理速度。
如上所述，在根據本發明之實施例的可程式化邏輯元件中，於停止和重新啟動供應電源電壓之間的切換時，能實現提高處理速度並降低功率耗損。
本實施例能適當地與任何其他實施例結合。
(實施例2)
在本實施例中，將參考第10A至10D圖、第11A和11B圖、第12A至12C圖、及第13A和13B圖說明包括 在實施例1之可程式化邏輯元件中的電晶體之製造方法。說明第6C圖所示之電晶體121、電晶體171_A、及電晶體171_B的製造方法作為實例。請注意在第10A至10D圖、第11A和11B圖、第12A至12C圖、及第13A和13B圖中，沿著A-B線得到之剖面圖係對應形成在氧化物半導體中形成通道形成區的電晶體121、n通道電晶體171_A及p通道電晶體171_B之區域的剖面圖，且沿著C-D線得到之剖面圖係對應在氧化物半導體中形成通道形成區的電晶體121之源極和汲極之其一者連接n通道電晶體171_A之閘極的節點172的剖面圖。請注意雖然並未直接繪示，但如第6C圖所示，在本實施例中的p通道電晶體171_B之閘極亦連接節點172。
首先，如第10A圖所示，在n型半導體基板201中形成元件隔離區203，並接著在部分之n型半導體基板201中形成p阱區205。
作為n型半導體基板201，可使用具有n型導電性的單晶矽基板(矽晶圓)、或合成半導體基板(例如，SiC基板、藍寶石基板、或GaN基板)。
可使用下列基板作為絕緣層上覆矽(SOI)基板來取代n型半導體基板201：所謂的植氧分離(SIMOX)基板，其以在將氧離子注入鏡面拋光晶圓中之後，在距表面一定程度的深度之處形成氧化層，並藉由高溫加熱去除表面層中所產生之缺陷的方式來形成；或藉由稱作智切法之技術形成的SOI基板，在智切法中藉由利用透過注入氫離 子、透過加熱處理、磊晶層轉換(ELTRAN：Canon公司的註冊商標)法等形成的微小空隙之增長來劈開半導體基板。
藉由矽局部氧化(LOCOS)法、淺渠溝隔離(STI)法等形成元件隔離區203。
將如硼之給予p型導電性之雜質元素加到濃度約為5×1015/cm-3至1×1016/cm-3的p阱區205中。以在部分之半導體基板201上形成遮罩，並將如硼之給予p型導電性之雜質元素加到部分之半導體基板201中的方式形成p阱區205。
請注意雖然在此使用n型半導體基板，但可使用p型半導體基板且在p型半導體基板中可形成被添加如磷或砷之給予n型導電性之雜質元素的n阱區。
接下來，如第10B圖所示，在半導體基板201上形成閘絕緣膜207a、閘絕緣膜207b、閘極209a、及閘極209b。
藉由加熱處理來氧化半導體基板201的表面，如此便形成了氧化矽膜。替代地，藉由熱氧化法形成氧化矽膜，並接著藉由氮化處理來氮化氧化矽膜的表面；因此，形成了包括氧化矽膜及含有氧和氮的矽膜(氧氮化矽膜)之堆疊結構。接著，選擇性蝕刻部分之氧化矽膜或氧氮化矽膜，如此便形成了閘絕緣膜207a和閘絕緣膜207b。替代地，以藉由CVD法、濺射法之類形成氧化矽、氧氮化矽、如氧化鉭、氧化鉿、鉿矽酸鹽、氧化鋯、氧化鋁、或氧化鈦的金屬氧化物，其係為高介電常數材料(亦稱為 高-k材料)、如氧化鑭的稀土氧化物等以具有5nm到50nm之厚度，並接著選擇性蝕刻其部分的方式，來形成閘絕緣膜207a和閘絕緣膜207b。
閘極209a和閘極209b最好各使用選自鉭、鎢、鈦、鉬、鉻、鈮或之類的金屬，或包括任何金屬作為其主要成分的合金材料或化合物材料形成。此外，可使用添加如磷之雜質的多晶矽。替代地，閘極209a和閘極209b可具有包括金屬氮化物膜和任何上述金屬的膜之堆疊結構。可使用氮化鎢、氮化鉬、或氮化鈦作為金屬氮化物。當設置金屬氮化物膜時，能增加金屬膜的黏著性；藉此，能防止脫離。
閘極209a和閘極209b能以藉由濺射法、CVD法等來形成導電膜並接著選擇性蝕刻部分之導電膜的方式來形成。
在此，藉由加熱處理來氧化半導體基板201的表面，如此便形成了氧化矽膜；藉由濺射法在氧化矽膜上形成包括一疊氮化鉭膜和鎢膜的導電膜；並接著選擇性蝕刻部分之氧化矽膜和部分之導電膜。於是，便形成了閘絕緣膜207a、閘絕緣膜207b、閘極209a、及閘極209b。
請注意為了高度整合，最好是在閘極209a和閘極209b的側表面上不設置側壁絕緣層的結構。另一方面，當電晶體特性具有優先權時，可在閘極209a和閘極209b的側表面上設置側壁絕緣層。
然後，如第10C圖所示，將給予p型導電性的雜質元素加到半導體基板201中，如此形成p型雜質區213a和p 型雜質區213b。再者，將給予n型導電性的雜質元素加到p阱區205中，如此形成n型雜質區211a和n型雜質區211b。n型雜質區211a和211b中的給予n型導電性之雜質元素之濃度係高於或等於1×1019/cm3且低於或等於1×1021/cm3，而p型雜質區213a和213b中的給予p型導電性之雜質元素之濃度係高於或等於1×1019/cm3且低於或等於1×1021/cm3。適當地藉由離子摻雜法、離子植入法等將給予n型導電性之雜質元素和給予p型導電性之雜質元素分別加到p阱區205和半導體基板201中。
在於閘極209a和閘極209b的側表面上設置側壁絕緣層的情況下，可在與側壁絕緣層重疊的區域中形成具有不同於n型雜質區211a和211b以及p型雜質區213a和213b中的雜質濃度的雜質區。
之後，如第10D圖所示，藉由濺射法、CVD法等在半導體基板201、元件隔離區203、閘絕緣膜207a和207b、及閘極209a和209b上形成絕緣膜215和絕緣膜217。
絕緣膜215和217各可由單層或包括氧化矽、氧氮化矽、氧化氮矽、氮化矽、氧化鋁、氧氮化鋁、氧化氮鋁、氮化鋁等之一或更多者的堆疊構成。當藉由CVD法形成絕緣膜215時，能增加絕緣膜215中的氫含量。使用上述之絕緣膜215來進行加熱處理，藉此有可能氫化半導體基板、終止由氫結合的懸鍵、並減少半導體基板中的缺陷。
請注意當使用如硼磷矽玻璃(BPSG)的無機材料、 或如聚亞醯胺或丙烯酸的有機材料形成絕緣膜217時，絕緣膜217的平面性會很高。
在形成絕緣膜215或絕緣膜217之後，進行加熱處理以激發添加到n型雜質區211a和211b以及p型雜質區213a和213b中的雜質元素。
經過以上步驟，如第10D圖所示，能製造n通道電晶體171_A和p通道電晶體171_B。
然後，選擇性蝕刻部分之絕緣膜215和217之各者以形成開口部分。接著，在開口部分中形成接觸栓219a至219d。一般而言，係以藉由濺射法、CVD法等形成導電膜之後，透過化學機械拋光(CMP)法、蝕刻等進行平面化處理，並去除導電膜之不必要的部分之方式來形成接觸栓219a至219d。
欲成為接觸栓219a至219d的導電膜能以藉由使用WF6氣體和SiH4氣體的CVD法來形成矽化鎢以填滿開口部分的方式形成。
然後，藉由濺射法、CVD法等在絕緣膜217以及接觸栓219a至219d上形成絕緣膜，並接著選擇性蝕刻部分之絕緣膜以形成具有溝部的絕緣膜221。之後，藉由濺射法、CVD法等形成導電膜之後，透過CMP法、蝕刻等進行平面化處理，並去除導電膜之不必要的部分；如此，便形成了佈線223a至223c(參見第11A圖)。
絕緣膜221能使用與絕緣膜215類似的材料形成。
形成佈線223a至223c以具有單層結構或包括如鋁、 鈦、鉻、鎳、銅、釔、鋯、鉬、汞、鉭、和鎢之任何金屬及含有任何這些金屬作為主要成分之合金的堆疊結構。例如，可舉出含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、鈦膜疊在鎢膜上的兩層結構、銅膜形成在銅-鎂-鋁合金膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構。請注意可使用包含氧化銦、氧化錫、或氧化鋅的透明導電材料。
使用平面化的絕緣膜221以及佈線223a至223c，藉此能減少在之後欲形成之氧化物半導體中形成通道形成區的電晶體之電特性變化。此外，能以高產率製造在氧化物半導體中形成通道形成區的電晶體。
接著，最好進行加熱處理或電漿處理，以釋放出絕緣膜221以及佈線223a至223c中所含的氫。藉此，在之後進行的加熱處理中，能防止氫擴散至之後欲形成之絕緣膜和氧化物半導體膜。加熱處理係以高於或等於100℃且低於基板之應變點的溫度，在惰性氣體氣圍、減壓氣圍、或乾空氣氣圍中進行。又，關於電漿處理，係使用稀有氣體、氧、氮、或氧化氮(笑氣、一氧化氮、或二氧化氮)。
然後，藉由濺射法、CVD法等在絕緣膜221以及佈線223a至223c上形成絕緣膜225。絕緣膜225係由單層或包括氧化矽、氧氮化矽、氧化氮矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、及氧氮化鋁之一或更多者的堆疊構成。最好使用透過加熱而從中釋放出部分氧的氧化物絕緣膜來形 成絕緣膜225。作為透過加熱而從中釋放出部分氧的氧化物絕緣膜，係使用含有超過化學計量組成比例的氧之氧化物絕緣膜。透過加熱而從氧化物絕緣膜中釋放出氧；因此，藉由在之後步驟中進行加熱，氧能擴散到氧化物半導體膜中。
最好藉由CMP處理等來平面化絕緣膜225。可進行一次或複數次的CMP處理。當進行複數次CMP處理時，最好以高拋光率來進行第一拋光，之後再以低拋光率進行最後拋光。藉由合併進行具有不同拋光率的拋光步驟，能更提高絕緣膜225之表面的平面性。
替代地，可使用電漿處理作為絕緣膜225之平面化處理。係以將例如惰性氣體、如氬氣的稀有氣體引進真空室中並施加電場的方式來進行電漿處理，使得待處理之表面當作陰極。電漿處理具有與電漿乾式蝕刻法類似之原理，並在電漿處理中使用惰性氣體。換言之，電漿處理係為一種以惰性氣體的離子照射待處理之表面並藉由濺射作用來減少表面之微小不平的處理。因此，電漿處理亦可稱為「反向濺射處理」。
在電漿處理中，電子和氬陽離子會呈現於電漿中，且氬陽離子會往陰極方向加速。藉由加速的氬陽離子來濺射待處理之表面。此時，優先濺射待處理之表面的突出部分。將透過濺射法產生的微粒從待處理之表面附著到待處理之表面的另一處。此時，將微粒優先附著於待處理之表面的凹陷部分。以此方式，藉由減少突出部分並填滿凹陷 部分，能提高待處理之表面的平面性。請注意電漿處理和CMP處理之組合能更為平面化絕緣膜225。
請注意透過電漿處理，可能藉由濺射作用來去除黏附於絕緣膜225之表面上如氫、水分、及有機物質的雜質。
在形成氧化物半導體之前，最好藉由加熱和排空沉積室來去除沉積室中如氫、水、羥基、及氫化物的雜質。尤其去除如沉積室內壁上所吸附之雜質係重要的。在此，例如可以高於或等於100℃且低於或等於450℃的溫度來進行加熱處理。最好藉由適當地合併如乾式泵的粗真空泵、及如濺射離子泵的高真空泵、渦輪分子泵、或低溫泵來進行排空沉積室。渦輪分子泵在排空大型分子方面具有顯著能力，但在排空氫或水方面具有較低能力。在此，合併具有高度排水能力的渦輪分子泵和低溫泵或具有高度排氫能力的濺射離子泵是有效的。此時，當引進惰性氣體去除雜質時，可進一步提高很難僅藉由排空來吸附之水或之類的吸附率。藉由上述在氧化物半導體之膜形成前的加熱處理來去除沉積室中的雜質，能防止氫、水、羥基、氫化物之類的雜質進入氧化物半導體中。
在藉由濺射設備形成氧化物半導體膜之前，可將虛擬基板放入濺射設備中，且可在虛擬基板上形成氧化物半導體膜，如此可去除附著於靶材表面或沉積護罩的氫和水分。
接著，藉由濺射法、旋轉塗膜法、印刷法、脈衝雷射沉積法等在絕緣膜225上形成氧化物半導體膜227(參見第11B圖)。在此，藉由濺射法形成具有大於或等於1nm 且小於或等於50nm，最好大於或等於3nm且小於或等於30nm之厚度的氧化物半導體膜來作為氧化物半導體膜227。當氧化物半導體膜227具有上述範圍之厚度時，能抑制可能由於縮小電晶體所造成之短通道效應。
用於氧化物半導體膜227的氧化物半導體最好至少含有銦(In)或鋅(Zn)。尤其是，最好含有In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以降低包括氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
作為氧化物半導體，例如能使用下列之任一者：氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu- Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。此外，氧化矽可包括在以上氧化物半導體中。這裡，例如，In-Ga-Zn基氧化物係表示含有銦(In)、鎵(Ga)及鋅(Zn)作為其主要成分的氧化物，且沒有特別限定In：Ga：Zn的比例。In-Ga-Zn基氧化物可含有除了In、Ga及Zn之外的金屬元素。在此例中，在氧化物半導體中的氧量最好超過化學計量組成比例的氧。當氧量超過化學計量組成比例時，可抑制在氧化物半導體膜中由於氧空缺而產生載子。
替代地，可使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料作為氧化物半導體。請注意M代表選自Ga、Fe、Mn、和Co之一或更多的金屬元素。替代地，可使用以In3SnO5(ZnO)n(n>0，且n是整數)所表示的材料來作為氧化物半導體。
請注意氧化物半導體膜227中的鹼金屬或鹼土金屬之濃度最好低於或等於1×1018atom/cm3，更好是低於或等於2×1016atom/cm3。當鹼金屬或鹼土金屬黏附於氧化物半導體時，會在一些情況中產生載子，而導致電晶體之截止電流增加。
氧化物半導體膜227中可含有低於或等於5×1018 atom/cm3之濃度的氮。
作為可用於氧化物半導體膜227的氧化物半導體，係使用具有比矽寬之能隙，且比矽低之本質載子密度的半導體。藉由使用具有寬能隙之氧化物半導體能降低電晶體的截止電流。
氧化物半導體膜227可具有單晶結構或非單晶結構。在後者的情況下，氧化物半導體膜227可具有非晶結構或多晶結構。另外，氧化物半導體膜227可具有包括含有結晶性的部分之非晶結構或非非晶結構。
在非晶態的氧化物半導體中，能相對容易地得到平坦的表面，如此當使用氧化物半導體來製造電晶體時，能減小介面散射而相對容易獲得相對高的移動率。
在具有結晶性的氧化物半導體中，能進一步減少塊內缺陷，且當提高表面平坦性時，能獲得比非晶態的氧化物半導體更高的移動率。為了提高表面的平坦性，最好在平坦的表面上形成氧化物半導體。如上所述，絕緣膜225的表面之平均面粗糙度(Ra)係為1nm以下，最好是0.3nm以下，更好是0.1nm以下，且最好在上方形成氧化物半導體膜227。
在此，藉由濺射法形成氧化物半導體膜227。
例如，可舉出下列作為濺射法中使用的靶材：氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化 物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。
在使用In-Ga-Zn基氧化物材料作為氧化物半導體的例子中，靶材之金屬元素具有原子比為In：Ga：Zn=1：1：1(1/3：1/3：1/3)(莫耳比為In2O3：Ga2O3：ZnO=1：1：2)、原子比為In：Ga：Zn=2：2：1(2/5：2/5：1/5)(莫耳比為In2O3：Ga2O3：ZnO=1：1：1)或之類的比例。可使用具有任何以上原子比或任何接近上面成分的氧化物作為In-Ga-Zn基氧化物的靶材。
例如，在使用In-Sn-Zn基氧化物材料作為氧化物半導體的例子中，靶材之金屬元素具有原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、2：1：3(=1/3：1/6：1/2)、2：1：5(=1/4：1/8：5/8)、1：2：2(=1/5： 2/5：2/5)、20：45：35或之類的比例。可使用具有任何以上原子比或任何接近上面成分的氧化物作為In-Sn-Zn基氧化物的靶材。
在使用In-Zn基氧化物材料作為氧化物半導體的例子中，靶材之金屬元素具有原子比為In：Zn=50：1到1：2之比例(莫耳比為In2O3：ZnO=25：1到1：4)，最好是原子比為In：Zn=20：1到1：1(莫耳比為In2O3：ZnO=10：1到1：2)，更好是原子比為In：Zn=15：1到1.5：1(莫耳比為In2O3：ZnO=15：2到3：4)。例如，在用於形成具有In：Zn：O=X：Y：Z之原子比的In-Zn基氧化物半導體之靶材中，會滿足Z>1.5X+Y的關係。可使用具有任何以上原子比或任何接近上面成分的氧化物作為In-Zn基氧化物的靶材。
然而，沒有限定上述之成分，可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分之材料。為了得到所需之半導體特性，最好將載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度等設成適當的數值。
例如，在使用In-Sn-Zn基氧化物的情況下，可相對容易地得到高移動率。然而，在使用In-Ga-Zn基氧化物的情況下，亦可藉由減少塊內缺陷密度來提高移動率。
請注意例如，「包括原子比為In：Ga：Zn=a：b：c(a+b+c=1)的In、Ga、Zn之氧化物的組成係接近包括原子比為In：Ga：Zn=A：B：C(A+B+C=1)的In、Ga、Zn之 氧化物的組成」是指a、b、和c滿足下列關係：(a-A)2+(b-B)2+(c-C)2≦r2，r例如可以為0.05。同樣適用於其他氧化物。
適當地使用稀有氣體(典型的是氬)氣圍、氧氣圍、或稀有氣體和氧的混合氣體作為濺射氣體。在使用稀有氣體和氧之混合氣體的情況下，氧的比例最好高於稀有氣體的比例。再者，為了防止氫、水、羥基、氫化物等進入氧化物半導體膜中，最好使用充分去除如氫、水、羥基、和氫化物之雜質的高純度氣體之氣圍作為濺射氣體。
在濺射法中，可適當地使用RF電源裝置、AC電源裝置、DC電源裝置等作為用來產生電漿的電源裝置。
內部形成氧化物半導體膜的處理室之洩漏率最好低於或等於1×10-10Pa．m3/sec，藉此能減少雜質進入待透過濺射法形成的膜中。如上所述，在形成氧化物半導體膜的製程中及最好在形成氧化物絕緣膜的製程中，透過控制處理室之壓力、處理室之洩漏率等，盡可能地抑制雜質進入，藉此能減少包括氫之雜質進入氧化物半導體膜中。此外，能減少如氫之雜質從氧化物絕緣膜擴散到氧化物半導體膜。
作為氧化物半導體膜227，可使用一種c軸對準結晶的氧化物半導體(CAAC-OS)膜。
CAAC-OS膜不全然是單晶也不全然是非晶。CAAC-OS膜是一種具有結晶-非晶之混相結構的氧化物半導體膜，其中在非晶相中包括結晶部分和非晶部分。請注意在多數情況中，結晶部分符合在每邊小於100nm的立方體 中。從以透射電子顯微鏡(TEM)得到的觀察影像中，在CAAC-OS膜中的非晶部分與結晶部分之間的邊緣是不明顯的。此外，透過TEM，沒有發現在CAAC-OS膜中的晶粒邊界。因此，在CAAC-OS膜中，由於晶粒邊界能抑制電子移動率降低。
在每個包括在CAAC-OS膜中的結晶部分中，c軸是對準平行於CAAC-OS膜所形成之表面之法線向量的方向或CAAC-OS膜之表面之法線向量的方向，從垂直於a-b平面的方向看係形成三角形或六角形的排列，或當從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。請注意在結晶部分之間，一個結晶部分的a軸和b軸方向可不同於另一結晶部分的a軸和b軸方向。在本說明書中，單字「垂直」包括從85°到95°的範圍。此外，單字「平行」包括從-5°到5°的範圍。
在CAAC-OS膜中，結晶部分的分佈不必是均勻的。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜之表面端開始增長結晶之情形下，在某些例子中，在氧化物半導體膜之表面附近的結晶部分比例會高於形成氧化物半導體膜之表面附近的結晶部分比例。再者，當添加雜質到CAAC-OS膜中時，在一些例子中，雜質所添加的區域中之結晶部分會變成非晶的。
由於包括在CAAC-OS膜中之結晶部分之c軸會對準平行於CAAC-OS膜所形成之表面之法線向量的方向或CAAC-OS膜之表面之法線向量的方向，因此c軸方向可 能會依據CAAC-OS膜之形狀(CAAC-OS膜所形成之表面的剖面形狀或CAAC-OS膜之表面的剖面形狀)而彼此不同。請注意當形成CAAC-OS膜時，結晶部分之c軸方向是平行於CAAC-OS膜所形成之表面之法線向量的方向或CAAC-OS膜之表面之法線向量的方向。藉由膜形成或在膜形成之後進行如加熱處理之用來結晶化之處理來形成結晶部分。
藉由在電晶體中使用CAAC-OS膜，可降低由於可見光或紫外光輻射所造成的電晶體之電特性改變。因此，電晶體具有高可靠度。
將參考第14A至14E圖、第15A至15C圖、及第16A至16C圖來詳細說明CAAC-OS膜之結晶結構的實例。在第14A至14E圖、第15A至15C圖、及第16A至16C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於a-b平面。當只說「上半部」和「下半部」時，是指a-b平面上方的上半部和a-b平面下方的下半部(以a-b平面為邊界的上半部和下半部)。另外，在第14A至14E圖中，以圓圈圈上的O表示四配位O，而以雙重圓圈圈上的O表示三配位O。
第14A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡，包括一個金屬原子及接近其之氧原子的結構係稱為小群組。第14A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存 在於第14A圖中的上半部和下半部。在第14A圖所示之小群組中，電荷是0。
第14B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子都存在於a-b平面上。一個四配位O原子各存在於第14B圖中的上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第14B圖所示之結構。在第14B圖所示之小群組中，電荷是0。
第14C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。第14C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第14C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第14C圖所示之小群組中，電荷是0。
第14D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第14D圖中，三個四配位O原子各存在於上半部和下半部。在第14D圖所示之小群組中，電荷是+1。
第14E圖顯示包括兩個Zn原子的小群組。第14E圖的上半部和下半部各具有一個四配位O原子。在第14E圖所示之小群組中，電荷是-1。
這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
現在，將說明小群組之間之接合的規則。第14A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第14B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第14C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於靠近並在各四配位O原子下方之金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以 使疊層結構的總電荷是0。
第15A圖顯示包括在In-Sn-Zn基氧化物之疊層結構中的中群組之模型。第15B圖顯示包括三個中群組的大群組。請注意第15C圖顯示在從c軸方向觀看第15B圖之疊層結構之情形下的原子排列。
在第15A圖中，為了簡單明瞭，省略了三配位O原子，並以圓圈顯示四配位O原子；圓圈中的數字顯示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子。同樣地，在第15A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第15A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
在包括在第15A圖之In-Sn-Zn基氧化物之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子，In原子會接合在上半部靠近三個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子，In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組，且小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子 的Sn原子。接合複數個上述之中群組，便構成了大群組。
這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第14E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，如此疊層結構的總電荷會是0。
當重複第15B圖所示的大群組時，可得到In-Sn-Zn基氧化物的結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn基氧化物結晶之疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
上述規則也適用於下列氧化物：如In-Sn-Ga-Zn基氧化物的四成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu- Zn基氧化物的三成分金屬氧化物；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物等。
第16A圖顯示包括在In-Ga-Zn基氧化物之疊層結構中的中群組之模型作為實例。
在包括在第16A圖之In-Ga-Zn基氧化物之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個上述之中群組，便構成了大群組。
第16B圖顯示包括三個中群組的大群組。請注意第16C圖顯示在從c軸方向觀看第16B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、+3，因此包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了上述小群組之中群體的總電荷永遠是0。
為了形成In-Ga-Zn基氧化物之疊層結構，不只可使 用第16A圖所示之中群組也可使用不同於第16A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
在形成氧化物半導體膜227期間，將基板加熱至高於200℃且低於或等於700℃，最好是高於300℃且低於或等於500℃，更好是高於或等於400℃且低於或等於450°C之溫度，使得氧化物半導體膜227包括CAAC-OS。在以此方式加熱基板時形成氧化物半導體膜227，藉此氧化物半導體膜227可成為CAAC-OS膜。
替代地，在以上述範圍之溫度進行加熱時形成具有大於或等於一個原子層之厚度且小於或等於10nm，最好是大於或等於2nm且小於或等於5nm之薄的第一氧化物半導體膜，並接著以類似方式在進行加熱期間形成厚的第二氧化物半導體膜；於是，可堆疊第一氧化物半導體膜和第二氧化物半導體薄膜以形成為CAAC-OS膜之氧化物半導體膜227。
為了形成具有非晶結構的氧化物半導體膜227，故在形成氧化物半導體膜227期間，不加熱基板或加熱基板，使得基板溫度低於200℃，最好低於180℃。以此方式形成氧化物半導體膜227，藉此氧化物半導體膜227可具有非晶結構。
替代地，能以下列方式形成為CAAC-OS膜的氧化物半導體膜227：在以上述方式形成具有非晶結構的氧化物半導體膜之後，以高於或等於250℃且低於或等於700°C，最好是高於或等於400℃，更好是高於或等於500℃， 再更好是高於或等於550℃之溫度進行加熱處理，以結晶化至少部分之具有非晶結構的氧化物半導體膜。請注意可在惰性氣體氣圍中進行加熱處理。惰性氣體氣圍最好是含有氮或稀有氣體(例如，氦、氖或氬)作為其主要成分且不含水、氫等的氣圍。例如，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好大於或等於6N(99.9999%)，更好是大於或等於7N(99.99999%)(即，雜質濃度是低於或等於1ppm，最好是低於或等於0.1ppm)。說明在後之脫水或脫氫作用的加熱處理可作為此加熱處理。
形成氧化物半導體膜227之後，可使氧化物半導體膜227受到加熱處理(第一加熱處理)。加熱處理能進一步去除氧化物半導體膜227中包括氫原子的物質；於是，能增進氧化物半導體膜227之結構並能降低能隙中的缺陷程度。加熱處理係以高於或等於300℃且低於700℃，最好高於或等於450℃且低於600℃的溫度在惰性氣體氣圍中進行。在基板具有應變點的情況下，以低於基板之應變點的溫度進行加熱處理。惰性氣體氣圍最好是含有氮或稀有氣體(例如，氦、氖或氬)作為其主要成分且不含水、氫等的氣圍。例如，引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度是大於或等於6N(99.9999%)，最好大於或等於7N(99.99999%)(即，雜質濃度是低於或等於1ppm，最好是低於或等於0.1ppm)。
例如，能以使用抗熱元件等將半導體基板201引進電 爐中並在氮氣圍下以450℃加熱達一小時之方式來進行加熱處理。
加熱處理設備並不受限於電爐，且可以是藉由來自如加熱氣體的媒介之熱輻射或熱傳導來加熱待處理之物體的設備。例如，可使用如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱待處理之物體的設備。GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。係使用不與加熱處理待處理的物體起反應的惰性氣體(如氮或如氬之稀有氣體)來作為氣體。請注意在使用GRTA設備作為加熱處理設備的情況下，由於加熱處理的時間很短，故可在加熱至650℃到700℃之高溫的惰性氣體中加熱基板。
此外，在藉由加熱處理加熱氧化物半導體膜227之後，可引進高純度氧氣、高純度N2O氣體、或超乾空氣(在藉由孔腔內共振衰減雷射光譜(CRDS)法的露點計來進行測量下，濕氣量為低於或等於20ppm(轉成露點為-55℃)，最好是低於或等於1ppm，更好是低於或等於10ppb)到同一電爐中。尤其這些氣體中最好不含水、氫等。引進同一電爐中之氧氣或N2O氣體之純度最好為6N以上，更好為7N以上(即，氧氣或N2O氣體中之雜質濃度是1ppm以下，最好是0.1ppm以下)。透過氧氣或N2O氣體之作用，可供應為氧化物半導體之其中一種主要成分 且同時在藉由脫水或脫氫作用去除雜質之步驟中被排除掉的氧。
請注意加熱處理可稱作脫水處理、脫氫處理等，因為其具有去除氫、水或之類的有利效果。例如，可在氧化物半導體層被處理成島型之前、形成閘絕緣膜之後等時機進行加熱處理。可進行一次或複數次上述之用於脫水或脫氫作用的加熱處理。
接著，選擇性蝕刻部分之氧化物半導體膜227以形成氧化物半導體膜229。然後，藉由濺射法、CVD法等在氧化物半導體膜229上形成絕緣膜231。之後，在絕緣膜231上形成閘極233(參見第12A圖)。
絕緣膜231可由單層或使用氧化矽、氧氮化矽、氧化氮矽、氮化矽、氧化鋁、氧化鉿、氧化鎵、Ga-Zn基氧化物等之一或更多者的堆疊構成。絕緣膜231也可以是藉由加熱而去除氧的氧化物絕緣膜，如可作為絕緣膜225的膜。藉由使用透過加熱而去除氧的膜作為絕緣膜231，可藉由之後進行的加熱處理來減少氧化物半導體膜229中產生的氧空缺，並可抑制電晶體之電特性退化。
當使用如鉿矽酸鹽(HfSiOx)、添加氮的鉿矽酸鹽(HfSixOyNz)、添加氮的鉿鋁酸鹽(HfAlxOyNz)、氧化鉿、或氧化釔之高k材料形成絕緣膜231時，即便減少閘絕緣膜之厚度，仍可減少閘極洩漏電流。
絕緣膜231的厚度最好大於或等於10 nm且小於或等於300 nm，更好是大於或等於5 nm且小於或等於50 nm，再更好是大於或等於10 nm且小於或等於30 nm。
可使用選自鋁、鉻、銅、鉭、鈦、鉬、和鎢的金屬元素；包含任何這些金屬元素作為成分的合金；包含這些金屬元素之組合的合金等來形成閘極233。再者，可使用鎂和鋯之一或兩者金屬元素。另外，閘極233可具有單層結構或二或更多層的疊層結構。例如，可舉出含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、鈦膜疊在氮化鈦膜上的兩層結構、鎢膜疊在氮化鈦膜上的兩層結構、鎢膜疊在氮化鉭膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等。替代地，可使用膜、合金膜、或含有鋁和一或更多選自鈦、鉭、鎢、鉬、鉻、釹、和鈧的元素之氮化膜。
可使用如銦錫氧化物、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物、銦鋅氧化物、或添加氧化矽的銦錫氧化物之透光導電材料來形成閘極233。以使用上述透光導電材料及上述金屬元素所形成之疊層結構可被實施。
閘極233係透過印刷法或噴墨法形成。替代地，閘極233係以透過濺射法、CVD法、蒸發法等形成導電膜，並接著選擇性蝕刻部分之導電膜的方式來形成。
作為接觸絕緣膜231的材料層，最好在閘極233與絕緣膜231之間設置含有氮的In-Ga-Zn-O膜、含有氮的In-Sn-O膜、含有氮的In-Ga-O膜、含有氮的In-Zn-O膜、含有氮的Sn-O膜、含有氮的In-O膜、或金屬氮化物的膜 (如InN或ZnN)。這些膜各具有高於或等於5 eV，最好高於或等於5.5 eV之運作函數；由此，電晶體之電特性的臨界電壓會是正的。於是，能獲得所謂的常閉型切換元件。例如，在使用含有氮的In-Ga-Zn-O膜的情況下，係使用至少具有比氧化物半導體膜229高的氮濃度之In-Ga-Zn-O膜，具體來說，係使用具有高於或等於7 at.%之氮濃度的In-Ga-Zn-O膜。
加熱處理最好進行在後。透過此加熱處理，氧可從絕緣膜225和絕緣膜231擴散到氧化物半導體膜229，以修復包括在氧化物半導體膜229中的氧缺陷；藉此，能減少氧缺陷。
請注意形成絕緣膜231之後，可在惰性氣體氣圍或氧氣圍中進行加熱處理(第二加熱處理)。加熱處理溫度最好高於或等於200℃且低於或等於450℃，更好是高於或等於250℃且低於或等於350℃。藉由進行上述加熱處理，能減少電晶體之電特性變化。在接觸氧化物半導體膜229之絕緣膜231或絕緣膜225中含有氧的情況下，可供應氧至氧化物半導體膜229，並可修復氧化物半導體膜229中的氧缺陷。如上所述，加熱處理具有供應氧的效果；因此，加熱處理亦可稱為氧供應。
請注意在本實施例中，用於供應氧的加熱處理係進行在形成絕緣膜231之後；然而，用於供應氧的加熱處理之時機並不以此為限，且可適當地在形成絕緣膜231之後進行加熱處理。
如上所述，進行用於脫水或脫氫作用的加熱處理及用於供應氧的加熱處理以減少雜質並填補氧化物半導體膜229中的氧空缺，藉此能高純度化氧化物半導體膜229，以便盡可能地含有少量之不為氧化物半導體膜229之主要成分的雜質元素。
接下來，藉由使用閘極233作為遮罩來進行將摻雜物添加至氧化物半導體膜229的處理。結果，如第12B圖所示，形成了被閘極233覆蓋且不添加摻雜物的第一區域235a及含有摻雜物的一對第二區域235b和235c。因為藉由使用閘極233作為遮罩來添加摻雜物，故不添加摻雜物的第一區域235a及含有摻雜物的成對第二區域235b和235c能以自動對準方式來形成。與閘極233重疊的第一區域235a係當作通道區。含有摻雜物的成對第二區域235b和235c係當作電場鬆弛區。第一區域235a及含有摻雜物的成對第二區域235b和235c構成了氧化物半導體膜235。
氧化物半導體膜235之第一區域235a中的氫濃度最好低於5×1018 atoms/cm3，更好是低於或等於1×1018 atoms/cm3，再更好是低於或等於5×1017 atoms/cm3，又更好是低於或等於1×1016 atoms/cm3。藉由接合氧化物半導體和氫，部分所包含的氫係當作施體以產生作為載子的電子。基於此原因，藉由降低氧化物半導體膜235之第一區域235a中的氫濃度，可減少臨界電壓之負偏移。
成對第二區域235b和235c中的摻雜物之濃度係高於或等於5×1018 atoms/cm3且低於或等於1×1022 atoms/cm3，最好高於或等於5×1018 atoms/cm3且低於5×1019 atoms/cm3。
由於成對第二區域235b和235c含有摻雜物，故會增加載子密度或缺陷數量。因此，導電性會高於不含摻雜物之第一區域235a的導電性。請注意過度增加摻雜物之濃度會導致抑制摻雜物所造成的載子移動，而降低含有摻雜物之成對第二區域235b和235c的導電性。
含有摻雜物之成對第二區域235b和235c最好具有高於或等於0.1 S/cm且低於或等於1000 S/cm，最好是高於或等於10 S/cm且低於或等於1000 S/cm之導電性。
氧化物半導體膜235中存在含有摻雜物之成對第二區域235b和235c能緩和施加於當作通道區之第一區域235a的末端部分之電場。因此，能抑制電晶體之短通道效應。
可使用離子摻雜法或離子植入法來作為添加摻雜物至氧化物半導體膜229的方法。可添加硼、氮、磷、及砷之至少一者作為摻雜物。替代地，可添加氦、氖、氬、氪、及氙之至少一者作為摻雜物。另一選擇是，可添加氫作為摻雜物。或者，可添加硼、氮、磷、及砷之至少一者、氦、氖、氬、氪、及氙之至少一者、及氫之適當組合作為摻雜物。
在以絕緣膜等覆蓋氧化物半導體膜229之狀態下進行添加摻雜物至氧化物半導體膜229；替代地，可在暴露氧化物半導體膜229之狀態下進行添加摻雜物。
替代地，可藉由除了離子摻雜法、離子植入法等之外 的方法來添加摻雜物。例如，能以下列方式添加摻雜物：在含有欲添加元素之氣體的氣圍中產生電漿並對添加摻雜物之物件進行電漿處理。可使用乾式蝕刻設備、CVD設備、高密度CVD設備等來產生電漿。
之後，可進行加熱處理。一般係以高於或等於150℃且低於或等於450℃，最好是高於或等於250℃且低於或等於325℃之溫度進行加熱處理。在加熱處理中，溫度可逐漸從250℃增加至325℃。
經過加熱處理，能降低含有摻雜物之成對第二區域235b和235c的阻抗。在加熱處理中，含有摻雜物之成對第二區域235b和235c可在結晶狀態或非晶狀態中。
接著，如第12C圖所示，形成了閘極233之側表面上的側壁絕緣膜237、閘絕緣膜239、電極241a、及電極241b。
側壁絕緣膜237各可由單層或使用氧化矽、氧氮化矽、氧化氮矽、氮化矽、氧化鋁、氧氮化鋁、氧化氮鋁、氮化鋁等一或更多者的堆疊組成。側壁絕緣膜237能以與絕緣膜225類似之方式，使用透過加熱處理而從中釋放出部分氧的氧化物絕緣膜構成。
以下說明形成側壁絕緣膜237的方法。
首先，在絕緣膜231和閘極233上形成欲成為側壁絕緣膜237的絕緣膜。藉由濺射法、CVD法或之類形成絕緣膜。另外，雖然沒有特別限制絕緣膜的厚度，但仍適當地考慮關於閘極233的形狀之覆蓋範圍來選擇厚度。
然後，藉由蝕刻絕緣膜來形成側壁絕緣膜237。這裡的蝕刻為高各向異性的蝕刻，且可以透過對絕緣膜進行高各向異性的蝕刻之自動對準方式來形成側壁絕緣膜237。
用來鬆弛含有摻雜物的成對第二區域235b和235c之各者中的電場之區域寬度係依據側壁絕緣膜237之寬度而定，而側壁絕緣膜237之寬度係依據閘極233之厚度而定。因此，可決定閘極233之厚度，使得使用來鬆弛電場之區域寬度具有希望的數值。
當形成側壁絕緣膜237時，同樣藉由高各向異性的蝕刻來蝕刻絕緣膜231並部分地暴露氧化物半導體膜229，藉此形成閘絕緣膜239。
成對電極241a和241b能適當地使用與佈線223a至223c類似的材料形成。請注意成對電極241a和241b可當作佈線。
成對電極241a和241b係透過印刷法或噴墨法形成。替代地，成對電極241a和241b係以透過濺射法、CVD法、蒸發法等形成導電膜，並接著選擇性蝕刻部分之導電膜的方式來形成。
成對電極241a和241b最好形成以接觸側壁絕緣膜237之側表面及閘絕緣膜239。換言之，電晶體的成對電極241a和241b之末端部分最好位於側壁絕緣膜237上，且成對電極241a和241b最好完全覆蓋氧化物半導體膜235中含有摻雜物之成對第二區域235b和235c的暴露部分。於是，含有摻雜物之成對第二區域235b和235c中與 成對電極241a和241b相接觸的區域係當作源極區和汲極區，而含有摻雜物之成對第二區域235b和235c中與閘絕緣膜239及其中一個側壁絕緣膜237重疊的區域係當作電場鬆弛區。此外，因為電場鬆弛區之寬度可由側壁絕緣膜237之長度控制，所以不會嚴格要求高準確地對準用來形成成對電極241a和241b的遮罩。藉此，能減少複數個電晶體之間的變化。
請注意在本實施例中，側壁絕緣膜237係設置與閘極233之側表面接觸；然而，本發明並不侷限於此結構，且不一定要設置側壁絕緣膜237。雖然在本實施例中，側壁絕緣膜237係在形成成對第二區域235b和235c之後形成，但本發明並不侷限於此結構，且成對第二區域235b和235c可在形成側壁絕緣膜237之後形成。基於上述之結構，可延伸第一區域235a以部分地與側壁絕緣膜237重疊。
接著，如第13A圖所示，藉由濺射法、CVD法、旋轉塗膜法、印刷法、等形成絕緣膜243和絕緣膜245。
絕緣膜243和245各可由單層或包括氧化矽、氧氮化矽、氧化氮矽、氮化矽、氧化鋁、氧氮化鋁、氧化氮鋁、氮化鋁之類之一或更多者的堆疊構成。當使用防止氧擴散到外部的絕緣膜形成絕緣膜245時，可供應從絕緣膜243中釋放出的氧到氧化物半導體膜。防止氧擴散到外部的絕緣膜之典型例子包括氧化鋁、氧氮化鋁之類的膜。當使用防止氫擴散到外部的絕緣膜作為絕緣膜245時，可減少氫 從外部擴散到氧化物半導體膜，且可減少氧化物半導體膜中的缺陷。防止氫擴散到外部的絕緣膜之典型例子包括氮化矽、氧化氮矽、氮化鋁、氧化氮鋁之類的膜。此外，當絕緣膜243具有透過加熱處理而從中釋放出部分氧的氧化物絕緣膜、防止氧擴散到外部的絕緣膜、及氧化物絕緣膜之三層結構時，能有效地使氧擴散到氧化物半導體膜並防止氧釋放到外部；藉此，甚至在高溫及高溼度下，仍可減少電晶體特性之變化。
經過以上步驟，如第13A圖所示，能形成在氧化物半導體中形成通道形成區的電晶體121。請注意電晶體121包括具有i型(本質)或實質上i型的區域235a之氧化物半導體膜235，因而顯示極佳特性。
雖然本實施例之電晶體121具有頂部閘極結構，但本發明並不侷限於頂部閘極結構，且可採用底部閘極結構。又，在本實施例之電晶體121中，成對電極241a和241b係接觸於至少部分之成對第二區域235b和235c的上表面；然而，本發明並不侷限於此結構，且例如，成對第二區域235b和235c可接觸於至少部分之成對電極241a和241b。
然後，選擇性蝕刻部分之絕緣膜215、絕緣膜217、絕緣膜221、絕緣膜225、絕緣膜243、及絕緣膜245之各者，以便形成開口部分以暴露部分之閘極209a、電極241a、和電極241b之各者。在開口部分中形成導電膜之後，選擇性蝕刻部分之導電膜；於是，形成了接觸於電極 241a的佈線249及接觸於電極241b的佈線250。佈線249和佈線250能適當地使用與接觸栓219a至219d相同的材料來形成。
經過以上步驟，能形成電晶體121、電晶體171_A、及電晶體171_B。
如上所述，記憶體電路中的電晶體包括如氧化物半導體之寬能隙的半導體，其能充分降低電晶體121之截止電流，藉此即使於不供應電源電壓期間，仍可保持組態資料。
本實施例中的結構、方法等能彼此結合，或亦能適當地與其他實施例中的任何結構、方法等結合。
(實施例3)
在本實施例中，理論性地計算出上述在氧化物半導體中形成通道形成區的電晶體之場效移動率，且由場效移動率計算出電晶體特性。
絕緣閘極型電晶體的實際測量之場效移動率會因各種原因而比本來的移動率低；此現象不只發生在使用氧化物半導體的情況下。降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
假設半導體之原本移動率和測得之場效移動率分別是μ0和μ，且半導體中存在位能障壁(如晶粒邊界)，可以下列公式(2)來表示測得之場效移動率。
在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。當假設位能障壁是由缺陷造成時，可根據Levinson模型以下列公式(3)來表示位能障壁的高度。
在此，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。在線性區的汲極電流Id可以下列公式(4)表示。
在此，L表示通道長度且W表示通道寬度，而在本例 中的L與W各是10 μm。另外，Vd表示汲極電壓。當等式(4)的兩邊除以Vg並接著對兩邊取對數時，可得到下列公式(5)。
公式(5)的右邊是Vg的函數。由公式可知，發現到可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸之直線的斜率求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。在銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
基於如上所述那樣得到的缺陷密度等，從公式(2)及公式(3)能計算出μ0為120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是40 cm2/Vs。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
請注意即便半導體內部不存在缺陷，通道與閘絕緣體間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道與閘絕緣體間之介面距離x的位置上的移動率μ 1可由下列公式(6)表示。
在此，D表示在閘極方向上的電場，而B和l是常數。B和l可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且l是10 nm(介面散射影響到達的深度)。當增加D時(即，當增加閘極電壓時)，公式(6)的第二項便增加，所以移動率μ1降低。
第17圖顯示電晶體之移動率μ2的計算結果，其中此電晶體的通道係使用理想的氧化物半導體(半導體內部沒有缺陷)來形成。關於計算，係使用了由Synopsys公司所製造的裝置模擬軟體Sentaurus Device，並假設能隙、電子親和性、相對介電常數和氧化物半導體的厚度分別為2.8 eV、4.7 eV、15、和15 nm。這些數值係由測量以濺射法形成之薄膜來得到。
此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。假設閘絕緣體之厚度為100 nm，且假設其相對介電常數為4.1。假設通道長度和通道寬度各為10μm，且假設汲極電壓Vd為0.1V。
如第17圖所示，在稍微超過1V之閘極電壓上，移動率具有100 cm2/Vs以上的峰值，且隨著閘極電壓變高而下降，因為介面散射的影響增加了。請注意為了降低介面散射，最好在原子級上將半導體層的表面設成平坦的(原子層平坦)。
第18A至18C圖、第19A至19C圖、及第20A至20C圖顯示使用具有上述移動率的氧化物半導體所形成的 微型電晶體之特性的計算結果。第21A和21B圖顯示用於計算的電晶體的剖面結構。第21A和21B圖所示的電晶體各在氧化物半導體層中包括具有n+型導電性的第二區域1103b及第二區域1103c。第二區域1103b及1103c的電阻率為2×10-3Ωcm。
第21A圖中的電晶體係形成在基底絕緣膜1101和嵌進基底絕緣膜1101中並由氧化鋁組成的嵌入絕緣體1102上。電晶體包括第二區域1103b、第二區域1103c、置於第二區域1103b及1103c之間且當作通道形成區的本質第一區域1103a、及閘極1105。閘極1105的寬度為33 nm。
閘絕緣膜1104係形成在閘極1105和第一區域1103a之間。側壁絕緣膜1106a及側壁絕緣膜1106b係形成在閘極1105的側面上，並且絕緣體1107形成在閘極1105上以便防止閘極1105與其他佈線之間的短路。側壁絕緣膜各具有5nm的寬度。設置源極1108a和汲極1108b分別接觸於第二區域1103b及第二區域1103c。請注意此電晶體的通道寬度為40nm。
第21B圖中的電晶體與第21A圖中的電晶體的相同之處為形成在基底絕緣膜1101和由氧化鋁組成的嵌入絕緣體1102上，並且包括第二區域1103b、第二區域1103c、置於其間的本質第一區域1103a、具有寬度為33nm的閘極1105、閘絕緣膜1104、側壁絕緣膜1106a、側壁絕緣膜1106b、絕緣體1107、源極1108a和汲極1108b。
第21A圖中的電晶體與第21B圖中的電晶體的不同之 處為側壁絕緣膜1106a及1106b下的半導體區的導電型。在第21A圖的電晶體中，側壁絕緣膜1106a及1106b下的半導體區為部分具有n+型導電性的第二區域1103b及部分具有n+型導電性的第二區域1103c，而在第21B圖的電晶體中，側壁絕緣膜1106a及1106b下的半導體區為部分的本質第一區域1103a。換言之，在第21B圖的半導體層中，設有既不與第二區域1103b(第二區域1103c)重疊也不與閘極1105重疊的區域。此區域係稱為偏移區，並具有稱為偏移長度的寬度Loff。如圖所示，偏移長度與側壁絕緣膜1106a(側壁絕緣膜1106b)的寬度相同。
用於計算的其他參數為如上所述。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。第18A至18C圖顯示具有第21A圖所示之結構的電晶體的汲極電流(Id，實線)及移動率(μ，虛線)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
第18A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第18B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第18C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。閘絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，移動率μ的峰 值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了當閘極電壓為1V前後時汲極電流超過記憶體元件所需之10μA。
第19A至19C圖顯示具有第21B圖之結構及5nm之偏移長度Loff的電晶體之汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第19A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第19B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，而第19C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
第20A至20C圖顯示具有第21B圖之結構及15nm之偏移長度Loff的電晶體之汲極電流Id(實線)及移動率μ(虛線)的閘極電壓依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第20A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第20B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，而第20C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
在任一結構中，當閘絕緣層越薄，截止電流越顯著降低，但是移動率μ的峰值和導通電流沒有顯著的變化。
請注意在第18A至18C圖中的移動率μ之峰值大約 為80 cm2/Vs，在第19A至19C圖中大約為60cm2/Vs，及在第20A至20C圖中大約為40 cm2/Vs；因此，移動率μ之峰值會隨著偏移長度Loff的增加而減少。此外，也同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。另外，圖顯示了在任一結構中，當閘極電壓為1V前後時汲極電流超過記憶體元件所需之10μA。因此，當使用具有高移動率的電晶體作為以上實施例所述之記憶體電路中的電晶體時，能以高速進行寫入組態資料。
(實施例4)
在本實施例中，將特別說明在包括In、Sn和Zn作為主要成分之氧化物半導體中形成通道形成區的電晶體，作為以上實施例所述之在氧化物半導體中形成通道形成區的電晶體。
藉由在加熱基板期間沉積氧化物半導體或藉由在形成氧化物半導體膜之後進行加熱處理，在包括In、Sn和Zn作為主要成分之氧化物半導體中形成通道形成區的電晶體可具有良好的特性。請注意主要成分是指包括在5 atomic%以上之成分中的元素。
藉由在形成包括In、Sn和Zn作為主要成分的氧化物半導體膜之後刻意地加熱基板，可提高電晶體的場效移動率。另外，可使電晶體的臨界電壓往正方向偏移以使得電晶體常閉化。之後，將說明在包括In、Sn和Zn作為主要 成分之氧化物半導體中形成通道形成區的電晶體之各種測量結果。
首先，參考第22A和22B圖來說明在本實施例中用於各種測量之電晶體的結構。第22A圖係電晶體的平面圖，而第22B圖係沿著第22A圖中的虛點線A-B所得之剖面圖。
第22B圖所示之電晶體包括一基板600、一設置在基板600上的基底絕緣膜602、一設置在基底絕緣膜602上的氧化物半導體膜606、接觸氧化物半導體膜606的一對電極614、一設置在氧化物半導體膜606以及成對電極614上的閘絕緣膜608、一設置以與氧化物半導體膜606重疊的閘極610，其中有閘絕緣膜608置於之間、一設置以覆蓋閘絕緣膜608和閘極610的層間絕緣膜616、穿過閘絕緣膜608和層間絕緣膜616中形成的開口電性連接成對電極614的佈線618、及一設置以覆蓋層間絕緣膜616和佈線618的保護膜620。成對電極614係當作電晶體的源極和汲極。
可使用玻璃基板作為基板600。可使用氧化矽膜作為基底絕緣膜602。可使用In-Sn-Zn-O膜作為氧化物半導體膜606。可使用鎢膜作為成對電極614。可使用氧化矽膜作為閘絕緣膜608。閘極610具有氮化鉭膜和鎢膜的疊層結構。層間絕緣膜616具有氧氮化矽膜和聚亞醯胺膜的疊層結構。佈線618各具有依鈦膜、鋁膜、與鈦膜的順序所形成之疊層結構。可使用聚亞醯胺膜作為保護膜620。
請注意在具有第22A圖所示之結構的電晶體中，閘極610與成對電極614之其一者重疊的部分之寬度係稱作Lov。同樣地，成對電極614不與氧化物半導體膜606重疊的部分之寬度係稱作dW。
第23A至23C圖顯示第22A和22B圖之電晶體的特性，其包括具有通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm之閘絕緣層。請注意Vd係設為10V。
第23A圖顯示刻意不加熱基板藉由濺射法形成包括In、Sn、和Zn作為主要成分的氧化物半導體膜時的電晶體特性。電晶體的場效移動率為18.8cm2/Vsec。另一方面，當在刻意地加熱基板期間形成包括In、Sn、和Zn作為主要成分的氧化物半導體膜時，可以提高場效移動率。第23B圖顯示當以200℃加熱基板時形成包括In、Sn、和Zn作為主要成分的氧化物半導體膜的電晶體特性。電晶體的場效移動率為32.2cm2/Vsec。
藉由在形成包括In、Sn、和Zn作為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效移動率。第23C圖顯示在200℃下藉由濺射形成包括In、Sn、和Zn作為主要成分的氧化物半導體膜之後進行650℃的加熱處理時的電晶體特性。電晶體的場效移動率為34.5cm2/Vsec。
刻意地加熱基板預期具有降低在藉由濺射形成期間被引入到氧化物半導體膜中的水的效果。此外，在膜形成之 後進行加熱處理使氫、羥基或水分能從氧化物半導體膜中釋放並去除。以此方式，可以提高場效移動率。上述場效移動率的提高可以認為不僅是因為藉由脫水或脫氫作用而去除雜質，而且因為由於提高密度而縮短原子間距離的緣故。此外，能藉由從氧化物半導體去除雜質而使其高純度化，來結晶化氧化物半導體。在使用上述被高純度化的非單晶氧化物半導體，理想上，預期會實現超過100cm2/Vsec的場效移動率。
可以下列方式來結晶化包括In、Sn、和Zn作為主要成分的氧化物半導體：注入氧離子進氧化物半導體中、藉由加熱處理釋放包括在氧化物半導體中的氫、羥基或水分、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體。藉由上述晶化處理或再晶化處理，會得到具有良好結晶性的非單晶氧化物半導體。
在膜形成期間刻意地加熱基板及/或在膜形成後刻意地加熱基板，不僅可以提高場效移動率，而且還有助於使電晶體常閉化。在使用具有包括In、Sn、和Zn作為主要成分且不刻意加熱基板形成的氧化物半導體膜作為通道形成區之電晶體中，臨界電壓容易往負方向偏移。然而，當採用在刻意加熱基板期間所形成的氧化物半導體膜時，可以解決臨界電壓往負方向偏移的問題。亦即，臨界電壓偏移使得電晶體成為常閉型的；由第23A和23B圖的對比可以確認此傾向。
請注意也可藉由改變In、Sn、和Zn的比率來控制臨 界電壓；當In、Sn、和Zn的組成比為2：1：3時，預期會形成常閉型電晶體。另外，藉由將靶材的組成比設為In：Sn：Zn=2：1：3，可以達到具有高結晶性的氧化物半導體膜。
刻意地加熱基板溫度或加熱處理溫度係為150℃以上，最好為200℃以上，更好為400℃以上。當在高溫下進行膜形成或加熱處理時，電晶體能成為常閉型。
可在氧氣圍中進行加熱處理；替代地，可首先在氮或惰性氣體之氣圍中或在減壓下，並接著在包括氧的氣圍中進行加熱處理。在脫水或脫氫作用之後將氧供應到氧化物半導體，藉此能更提高加熱處理的效果。作為在脫水或脫氫作用之後供應氧的方法，可採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
在氧化物半導體中或在氧化物半導體與堆疊膜之間的介面容易產生由氧缺陷導致的缺陷；然而，當藉由加熱處理使氧化物半導體中含有過剩的氧時，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧主要是存在於晶格間的氧。當將氧濃度設為高於或等於1×1016/cm3且低於或等於2×1020/cm3時，能不使結晶變形地使氧化物半導體中含有過剩的氧。
當進行加熱處理使得至少部分的氧化物半導體包括結晶時，可以獲得更穩定的氧化物半導體膜。例如，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的靶材且不刻意加熱基板而進行濺射所形成的氧化物 半導體膜時，會觀察到光暈圖案。藉由對所形成的氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定加熱處理的溫度；當例如以650℃進行加熱處理時，可透過X線衍射觀察到明確的衍射峰值。
實施In-Sn-Zn-O膜的XRD分析。使用Bruker AXS公司製造的X線衍射D8 ADVANCE來實施XRD分析，並利用平面外法來進行測量。
準備樣本A及樣本B並對其進行XRD分析。以下將說明樣本A及樣本B的製造方法。
在完成了脫氫處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氣圍下使用具有100W(DC)之功率的濺射設備來形成In-Sn-Zn-O膜。使用原子比為In：Sn：Zn=1：1：1的In-Sn-Zn-O靶材作為靶材。請注意將膜形成時的基板加熱溫度設定為200℃。使用以此方式製造的樣本作為樣本A。
接著，對以與樣本A相同的方法製造的樣本以650℃進行加熱處理。作為加熱處理，首先在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。使用以此方式製造的樣本作為樣本B。
第24圖顯示樣本A及樣本B的XRD波譜。在樣本A中沒有觀測到起因於結晶的峰值，但是在樣本B中當2θ為35°附近及37°至38°時觀察到起因於結晶的峰值。
如上所述，藉由在沉積包括In、Sn、和Zn作為主要 成分之氧化物半導體期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高電晶體的特性。
這些基板加熱和加熱處理具有不使膜中含有對於氧化物半導體膜來說是惡性雜質的氫和羥基的效果，或者從膜中去除氫和羥基的效果。亦即，藉由從氧化物半導體去除充作施體雜質的氫，能高純度化氧化物半導體，藉此可得到常閉型的電晶體。氧化物半導體的高純度能使電晶體的截止電流為1aA/μm或更小。在此，截止電流的單位表示每微米通道寬度的電流值。
第25圖顯示電晶體的截止電流與測量時的基板溫度(絕對溫度)之倒數之間的關係。在此，為了方便起見，水平軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
具體來說，如第25圖所示，當基板溫度分別為125℃與85℃時，截止電流會是0.1aA/μm(1×10-19A/μm)或更小和10zA/μm(1×10-20A/μm)或更小。截止電流的對數與溫度的倒數之間的比例關係建議室溫(27℃)下的截止電流為0.1zA/μm(1×10-22A/μm)或更小。因此，分別在125℃、85℃和室溫下的截止電流會是1aA/μm(1×10-18A/μm)或更小、100zA/μm(1×10-19A/μm)或更小、和1zA/μm(1×10-21A/μm)或更小。
請注意為了防止形成氧化物半導體膜期間氫和水分進入膜中，最好藉由充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來提高濺射氣體的純度。例如，為了防 止水分被包括在膜中，最好使用露點為-70℃以下的氣體作為濺射氣體。另外，最好使用被高純度化以不包括如氫或水分之雜質的靶材。雖然可能藉由加熱處理去除包括In、Sn、Zn作為主要成分的氧化物半導體之膜中的水分，但因為從包括In、Sn、Zn作為主要成分的氧化物半導體中釋放水的溫度比從包括In、Ga、Zn作為主要成分的氧化物半導體中釋放水的溫度高，所以最好形成原本就不包括水分的膜。
在形成氧化物半導體膜之後進行650℃的加熱處理的樣本B的電晶體中，評估基板溫度與電特性之間的關係。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，一側的Lov為3μm(總Lov為6μm)，及dW為0μm。請注意Vds係設為10V。請注意基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃。在此，在電晶體中，閘極與一對電極之其一者重疊的部分的寬度係稱為Lov，並且成對電極不與氧化物半導體膜重疊的部分的寬度係稱為dW。
第26圖顯示Ids(實線)及場效移動率(虛線)的Vgs依賴性。第27A圖顯示基板溫度與臨界電壓的關係，而第27B圖顯示基板溫度與場效移動率的關係。
根據第27A圖可知基板溫度越高臨界電壓越低。請注意臨界電壓在-40℃至150℃的範圍內從1.09V降至-0.23V。
根據第27B圖可知基板溫度越高場效移動率越低。請注意場效移動率在-40℃至150℃的範圍內從36cm2/Vs降 至32cm2/Vs。由此，可知在上述溫度範圍內電特性的變動很小。
在使用上述包括含有In、Sn、Zn為主要成分的氧化物半導體作為通道形成區的電晶體中，在將截止電流保持為1aA/μm以下可得到30cm2/Vsec以上，最好是40cm2/Vsec以上，更好是60cm2/Vsec以上的場效移動率，而達到LSI所需的導通電流值。例如，在L/W為33nm/40nm的FET中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過12μA以上的導通電流。
於是，使用具有小截止電流之電晶體作為任何上述實施例所述之記憶體電路中的電晶體，藉此即便不供應電源電壓，仍可保持組態資料。因此，能省略在供應電源之後寫入組態資料，使得算術電路的啟動時間會很短。由此，能提供藉由常閉驅動來降低功率耗損的可程式化邏輯元件。
於是，當使用具有高移動率之電晶體作為任何上述實施例所述之記憶體電路中的電晶體時，能以高速進行寫入組態資料。基於這種特性，即便在使用Si半導體形成的積體電路中亦設置包括氧化物半導體的電晶體，仍可提供不會降低運作速度的可程式化邏輯元件。
順帶一提，磁性隧道接合元件(MTJ)係稱為非揮發性記憶體元件。當設置在絕緣膜上方和下方的鐵磁膜之磁化方向是平行時，MTJ元件便在低阻抗狀態下儲存資料，而當鐵磁膜之磁化方向不是平行時，便在高阻抗狀態下儲存資料。因此，MTJ元件之原理完全與在本實施例中包括 氧化物半導體的記憶體元件之原理不同。表格2顯示MTJ元件與本實施例之記憶體元件之間的比較。
MTJ元件的不利之處在於當因為使用磁性材料而使溫度為居里溫度或更高時，會失去磁性。此外，由於採用電流驅動，故MTJ元件會與矽雙極裝置相容。然而，矽雙極裝置不適用於高度整合。再者，MTJ元件的問題在於，僅管MTJ元件在資料寫入期間耗費極少的電流量，但功率耗 損仍會隨著記憶體容量的增加而增加。
原則上，MTJ元件對於磁場具有低阻抗，以致於當MTJ元件暴露於高磁場時，很可能改變磁化方向。另外，由於將用於MTJ元件的磁體奈米化，因此必須控制磁波動。
另外，對MTJ元件使用稀土元素；於是，在形成矽半導體的過程中需要特別關注整合形成MTJ元件的過程以避免重金屬污染。另外，MTJ元件每位元的材料成本是昂貴的。
另一方面，在本實施例中包括氧化物半導體的記憶體元件具有類似於矽MOSFET的元件結構及操作原理，除了形成通道的區域包括金屬氧化物以外。再者，包括氧化物半導體的記憶體元件不會受到磁場的影響，且不會造成軟性誤差。這顯示出記憶體元件與矽積體電路係高度相容的。
本申請書係基於2011/5/31向日本專利局申請的日本專利申請書第2011-121441號，特此須合併參考其全部內容。
100‧‧‧可程式化邏輯元件
101‧‧‧算術狀態控制電路
102‧‧‧狀態記憶體電路
103‧‧‧組態改變電路
104‧‧‧電源控制電路
105‧‧‧算術電路部
106‧‧‧命令解碼電路
107‧‧‧電源電路
108‧‧‧資料輸入/輸出匯流排
109‧‧‧算術電路
110‧‧‧組態資料匯流排
111‧‧‧電源電壓匯流排
112‧‧‧記憶體電路
113‧‧‧開關算術電路
112_1‧‧‧記憶體電路
112_2‧‧‧記憶體電路
113_1‧‧‧開關算術電路
113_2‧‧‧開關算術電路
121‧‧‧電晶體
122‧‧‧邏輯電路
123‧‧‧開關電晶體
131‧‧‧輸入/輸出部
132‧‧‧控制電路部
133‧‧‧計時電路
134‧‧‧讀取/寫入控制電路
141‧‧‧輸入/輸出部
142_1-142_N‧‧‧記憶體電路
143‧‧‧區域
144‧‧‧區域
145‧‧‧區域
146‧‧‧區域
151‧‧‧輸入/輸出部
152‧‧‧組態資料寫入控制電路
153‧‧‧組態資料記憶體電路
154‧‧‧記憶體區域
161‧‧‧輸入/輸出部
162‧‧‧電源開關電路
123_1‧‧‧選擇電路
123_2‧‧‧選擇電路
123_3‧‧‧選擇電路
123_4‧‧‧選擇電路
D0‧‧‧組態資料
D1‧‧‧組態資料
D2‧‧‧組態資料
DB0‧‧‧組態資料
DB1‧‧‧組態資料
DB2‧‧‧組態資料
GSE‧‧‧閘極選擇控制信號
171_1‧‧‧類比開關
171_2‧‧‧類比開關
IN1‧‧‧輸入端
IN2‧‧‧輸入端
OUT‧‧‧輸出端
122_1‧‧‧邏輯電路
122_2‧‧‧邏輯電路
122_3‧‧‧邏輯電路
122_4‧‧‧邏輯電路
170‧‧‧反向器電路
A‧‧‧輸入端
B‧‧‧輸入端
Y‧‧‧輸出端
171_A‧‧‧電晶體
171_B‧‧‧電晶體
172‧‧‧節點
201‧‧‧n型半導體基板
203‧‧‧元件隔離區
205‧‧‧p阱區
207a‧‧‧閘絕緣膜
207b‧‧‧閘絕緣膜
209a‧‧‧閘極
209b‧‧‧閘極
211a‧‧‧n型雜質區
211b‧‧‧n型雜質區
213a‧‧‧p型雜質區
213b‧‧‧p型雜質區
215‧‧‧絕緣膜
217‧‧‧絕緣膜
219a‧‧‧接觸栓
219b‧‧‧接觸栓
219c‧‧‧接觸栓
219d‧‧‧接觸栓
221‧‧‧絕緣膜
223a‧‧‧佈線
223b‧‧‧佈線
223c‧‧‧佈線
225‧‧‧絕緣膜
227‧‧‧氧化物半導體膜
229‧‧‧氧化物半導體膜
231‧‧‧絕緣膜
233‧‧‧閘極
235‧‧‧氧化物半導體膜
235a‧‧‧第一區域
235b‧‧‧第二區域
235c‧‧‧第二區域
237‧‧‧側壁絕緣膜
239‧‧‧閘絕緣膜
241a‧‧‧電極
241b‧‧‧電極
243‧‧‧絕緣膜
245‧‧‧絕緣膜
249‧‧‧佈線
250‧‧‧佈線
1101‧‧‧基底絕緣膜
1102‧‧‧嵌入絕緣體
1103a‧‧‧第一區域
1103b‧‧‧第二區域
1103c‧‧‧第二區域
1104‧‧‧閘絕緣膜
1105‧‧‧閘極
1106a‧‧‧側壁絕緣膜
1106b‧‧‧側壁絕緣膜
1107‧‧‧絕緣體
1108a‧‧‧源極
1108b‧‧‧汲極
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘絕緣膜
610‧‧‧閘極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
在附圖中：第1A和1B圖各係一記憶體電路之方塊圖；第2圖係一算術狀態控制電路之方塊圖；第3圖係一狀態記憶體電路之方塊圖；第4圖係一組態改變電路之方塊圖；第5圖係一電源控制電路之方塊圖； 第6A至6C圖繪示一記憶體電路的電路結構；第7圖係一說明可程式化邏輯元件之運作的流程圖；第8圖係一說明可程式化邏輯元件之運作的流程圖；第9圖係一說明可程式化邏輯元件之運作的流程圖；第10A至10D圖繪示可程式化邏輯元件之製造步驟；第11A和11B圖繪示可程式化邏輯元件之製造步驟；第12A至12C圖繪示可程式化邏輯元件之製造步驟；第13A和13B圖繪示可程式化邏輯元件之製造步驟；第14A至14E圖各繪示根據本發明之實施例的氧化物材料之結構；第15A至15C圖繪示根據本發明之實施例的氧化物材料之結構；第16A至16C圖繪示根據本發明之實施例的氧化物材料之結構；第17圖係顯示由計算求得之移動率的閘極電壓依賴性之圖；第18A至18C圖係顯示由計算求得之汲極電流和移動率的閘極電壓依賴性之圖；第19A至19C圖係顯示由計算求得之汲極電流和移動率的閘極電壓依賴性之圖；第20A至20C圖係顯示由計算求得之汲極電流和移動率的閘極電壓依賴性之圖；第21A和21B圖繪示用於計算之電晶體的剖面結構；第22A和22B圖繪示用於測量之電晶體的上視圖和剖 面結構；第23A至23C圖係各顯示包括氧化物半導體膜之電晶體之特性的圖；第24圖顯示樣本A和樣本B的XRD波譜；第25圖係顯示電晶體之測量中之截止電流與基板溫度之間的關係圖。
第26圖顯示Ids和場效移動率的Vgs依賴性；及第27A圖係顯示基板溫度和臨界電壓之間的關係圖，且第27B圖係顯示基板溫度和場效移動率之間的關係圖。
100‧‧‧可程式化邏輯元件
101‧‧‧算術狀態控制電路
102‧‧‧狀態記憶體電路
103‧‧‧組態改變電路
104‧‧‧電源控制電路
105‧‧‧算術電路部
106‧‧‧命令解碼電路
107‧‧‧電源電路
108‧‧‧資料輸入/輸出匯流排
109‧‧‧算術電路
110‧‧‧組態資料匯流排
111‧‧‧電源電壓匯流排
112‧‧‧記憶體電路
113‧‧‧開關算術電路

Claims (21)

  1. 一種半導體裝置，包含：一算術電路，包含：一第一邏輯電路；一第二邏輯電路；一第一電晶體；及一記憶體電路；及一電源控制電路，其中該算術電路係配置以依照儲存在該記憶體電路中的組態資料來操作，其中該第一電晶體係配置以依照該組態資料來改變該第一邏輯電路與該第二邏輯電路之間的電連接，其中該電源控制電路係配置以控制供應一電源電壓至該算術電路，且其中該記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該算術電路時，保持該組態資料。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該記憶體電路包含一第二電晶體，其包含一形成在氧化物半導體層中的通道形成區，其中該第二電晶體的第一端係電性連接該第一電晶體的閘極，且其中當該電源控制電路停止供應該電源電壓至該算術電路時，將對應於該組態資料的電壓保持在該第一電晶體的閘極上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該電源控制電路係配置以依照關於該算術電路之使用頻率的資料來控制供應該電源電壓至該算術電路。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該電源控制電路係配置以依照關於該算術電路之最近使用的資料來控制供應該電源電壓至該算術電路。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該電源控制電路係配置以依照關於該算術電路之使用頻率的資料以及關於該算術電路之最近使用的資料來控制供應該電源電壓至該算術電路。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該電源控制電路係配置以根據該組態資料是否為第一組態資料來控制供應該電源電壓至該算術電路。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係為一可程式化邏輯元件。
  8. 一種半導體裝置，包含：一第一算術電路，包含一第一記憶體電路；一第二算術電路，包含一第二記憶體電路；及一電源控制電路；其中該第一算術電路係配置以依照儲存在該第一記憶體電路中的第一組態資料來操作，其中該第二算術電路係配置以依照儲存在該第二記憶體電路中的第二組態資料來操作，其中該電源控制電路係配置以控制供應一電源電壓至 該第一算術電路以及該第二算術電路，其中該第一記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該第一算術電路時，保持該第一組態資料，其中該第二記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該第二算術電路時，保持該第二組態資料，且其中該電源控制電路係配置以當該第一組態資料為第三組態資料時，重新啟動供應該電源電壓至該第一算術電路。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該電源控制電路係配置以當該第一組態資料不為該第三組態資料且該第二組態資料為該第三組態資料時，重新啟動供應該電源電壓至該第二算術電路。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該電源控制電路係配置以當該第一組態資料不為該第三組態資料且該第二組態資料不為該第三組態資料時，重新啟動供應該電源電壓至該第二算術電路，且其中該第二記憶體電路係配置以在重新啟動供應該電源電壓至該第二算術電路之後儲存該第三組態資料。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該第一算術電路包含一第一電晶體，其中該第一記憶體電路包含一第二電晶體，其包含一形成在氧化物半導體層中的通道形成區， 其中該第二電晶體的第一端係電性連接該第一電晶體的閘極，且其中當該電源控制電路停止供應該電源電壓至該第一算術電路時，將對應於該第一組態資料的電壓保持在該第一電晶體的閘極上。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該第二算術電路的使用頻率低於該第一算術電路的使用頻率。
  13. 如申請專利範圍第10項所述之半導體裝置，其中自該第二算術電路之最近使用後經過的時間比自該第一算術電路之最近使用後經過的時間長。
  14. 如申請專利範圍第10項所述之半導體裝置，其中該第二算術電路的使用頻率低於該第一算術電路的使用頻率，且自該第二算術電路之最近使用後經過的時間比自該第一算術電路之最近使用後經過的時間長。
  15. 如申請專利範圍第10項所述之半導體裝置，其中該半導體裝置係為一可程式化邏輯元件。
  16. 一種半導體裝置，包含：一第一算術電路，包含一第一記憶體電路；一第二算術電路，包含一第二記憶體電路；一第三算術電路，包含一第三記憶體電路；及一電源控制電路；其中該第一算術電路係配置以依照儲存在該第一記憶體電路中的第一組態資料來操作， 其中該第二算術電路係配置以依照儲存在該第二記憶體電路中的第二組態資料來操作，其中該第三算術電路係配置以依照儲存在該第三記憶體電路中的第三組態資料來操作，其中該電源控制電路係配置以控制供應一電源電壓至該第一算術電路、該第二算術電路以及該第三算術電路，其中該第一記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該第一算術電路時，保持該第一組態資料，其中該第二記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該第二算術電路時，保持該第二組態資料，其中該第三記憶體電路係配置以當該電源控制電路停止供應該電源電壓至該第三算術電路時，保持該第三組態資料，且其中該第二記憶體電路係配置以當在該第一算術電路中重覆相同的算術處理時，儲存該第一組態資料。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第一算術電路包含一第一電晶體，其中該第一記憶體電路包含一第二電晶體，其包含一形成在氧化物半導體層中的通道形成區，其中該第二電晶體的第一端係電性連接該第一電晶體的閘極，且其中當該電源控制電路停止供應該電源電壓至該第一 算術電路時，將對應於該第一組態資料的電壓保持在該第一電晶體的閘極上。
  18. 如申請專利範圍第16項所述之半導體裝置，其中該第二算術電路的使用頻率低於該第三算術電路的使用頻率。
  19. 如申請專利範圍第16項所述之半導體裝置，其中自該第二算術電路之最近使用後經過的時間比自該第三算術電路之最近使用後經過的時間長。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該第二算術電路的使用頻率低於該第三算術電路的使用頻率，且自該第二算術電路之最近使用後經過的時間比自該第三算術電路之最近使用後經過的時間長。
  21. 如申請專利範圍第16項所述之半導體裝置，其中該半導體裝置係為一可程式化邏輯元件。
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