JP3022659B2 - Ｌｓｉテスト装置 - Google Patents
Ｌｓｉテスト装置Info
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- JP3022659B2 JP3022659B2 JP3307877A JP30787791A JP3022659B2 JP 3022659 B2 JP3022659 B2 JP 3022659B2 JP 3307877 A JP3307877 A JP 3307877A JP 30787791 A JP30787791 A JP 30787791A JP 3022659 B2 JP3022659 B2 JP 3022659B2
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- lsi
- test
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩテスト装置に関
する。
する。
【０００２】
【従来の技術】従来、ＬＳＩをテストする方式として、
次の２つの方式が採用されている。
次の２つの方式が採用されている。
【０００３】その１つは、専用テスターによりＬＳＩ
へテストパターンを印加し、その結果出力される信号値
を期待値と照合する方式。
へテストパターンを印加し、その結果出力される信号値
を期待値と照合する方式。
【０００４】他の１つは、ＬＳＩ内部に自己テスト
（Build In Self Test）回路を作り込み、ＬＳＩ自身で
テストパターンの発生と印加、出力される信号値の圧縮
を行ない、作成されたシグネチャをテスターで期待値シ
グネチャと照合する方式。
（Build In Self Test）回路を作り込み、ＬＳＩ自身で
テストパターンの発生と印加、出力される信号値の圧縮
を行ない、作成されたシグネチャをテスターで期待値シ
グネチャと照合する方式。
【０００５】
【発明が解決しようとする課題】従来ののＬＳＩテス
ト方式では、テストパターン作成にテスターの性能や機
能から物理的な制約を受ける。このため、高度に熟練さ
れた技術を必要とするという欠点がある また、従来ののＬＳＩテスト方式では、回路のオーバ
ーヘッドが大きく、本来実現したい論理回路の集積度が
低下してしまう欠点がある したがって、本発明の目的は、テストを容易化する為に
要するゲート量を無くして、被試験ＬＳＩの論理集積度
を高めることができるＬＳＩテスト装置を提供すること
にある。
ト方式では、テストパターン作成にテスターの性能や機
能から物理的な制約を受ける。このため、高度に熟練さ
れた技術を必要とするという欠点がある また、従来ののＬＳＩテスト方式では、回路のオーバ
ーヘッドが大きく、本来実現したい論理回路の集積度が
低下してしまう欠点がある したがって、本発明の目的は、テストを容易化する為に
要するゲート量を無くして、被試験ＬＳＩの論理集積度
を高めることができるＬＳＩテスト装置を提供すること
にある。
【０００６】本発明の他の目的は、自己テスト（ＢＩＳ
Ｔ）方式が元来備えていた利点であるテストパターン作
成の複雑困難な作業からの解放と、ＬＳＩの動作速度で
の高速テストの実現、及びシグネチャ生成によるテスタ
ー・メモリの小容量化を享受できるＬＳＩテスト装置を
提供することにある。
Ｔ）方式が元来備えていた利点であるテストパターン作
成の複雑困難な作業からの解放と、ＬＳＩの動作速度で
の高速テストの実現、及びシグネチャ生成によるテスタ
ー・メモリの小容量化を享受できるＬＳＩテスト装置を
提供することにある。
【０００７】
【課題を解決するための手段】本発明のＬＳＩテスト装
置は、ＬＳＩパッケージ種別に用意されたソケットの全
ピンが、フィールド・プログラマブル・ゲート・アレイ
と接続している治具と、前記フィールド・プログラマブ
ル・ゲート・アレイ内にテスト対象とするＬＳＩ用の自
己テスト機構を実現させる実現回路と、から成る。
置は、ＬＳＩパッケージ種別に用意されたソケットの全
ピンが、フィールド・プログラマブル・ゲート・アレイ
と接続している治具と、前記フィールド・プログラマブ
ル・ゲート・アレイ内にテスト対象とするＬＳＩ用の自
己テスト機構を実現させる実現回路と、から成る。
【０００８】上記実現回路は読出し専用メモリであるの
か好ましい。
か好ましい。
【０００９】また、上記自己テスト機構は、前記ソケッ
トに接続された被試験ＬＳＩへ擬似乱数を供給する擬似
乱数発生器と、前記被試験ＬＳＩからの動作結果の信号
値からシグネチャを生成するデータ圧縮器とを含むのが
望ましい。
トに接続された被試験ＬＳＩへ擬似乱数を供給する擬似
乱数発生器と、前記被試験ＬＳＩからの動作結果の信号
値からシグネチャを生成するデータ圧縮器とを含むのが
望ましい。
【００１０】さらに、シグネチャ期待値を記憶するテス
ター・メモリと、前記データ圧縮器から生成されたシグ
ネチャと前記テスター・メモリに記憶されたシグネチャ
期待値とを照合することにより前記被試験ＬＳＩの良否
を判定する手段とを含んでも良い。
ター・メモリと、前記データ圧縮器から生成されたシグ
ネチャと前記テスター・メモリに記憶されたシグネチャ
期待値とを照合することにより前記被試験ＬＳＩの良否
を判定する手段とを含んでも良い。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１２】図１を参照すると、本発明の一実施例によ
るＬＳＩテスト装置は、被試験ＬＳＩ４のパッケージに
整合するＬＳＩソケット１の全ピンが、ＦＰＧＡ（Fiel
d Programable Gate Array）２のどれかのピンと接続さ
れた構造をもつＬＳＩテスト治具を有する。ＦＰＧＡ２
には読出し専用メモリ（ＲＯＭ）３が接続されている。
るＬＳＩテスト装置は、被試験ＬＳＩ４のパッケージに
整合するＬＳＩソケット１の全ピンが、ＦＰＧＡ（Fiel
d Programable Gate Array）２のどれかのピンと接続さ
れた構造をもつＬＳＩテスト治具を有する。ＦＰＧＡ２
には読出し専用メモリ（ＲＯＭ）３が接続されている。
【００１３】このＲＯＭ３には、ＦＰＧＡ２内部に擬似
乱数発生器２１とシグネチャを生成するためのデータ圧
縮器２２とからなる自己テスト（Build In Self Test）
回路を実現するバイナリ情報が記憶されている。このバ
イナリ情報は、テスタ−（図示せず）と本ＬＳＩテスト
治具とこの治具に装着された被試験ＬＳＩ４への通電時
に、ＦＰＧＡ２へ転送される。
乱数発生器２１とシグネチャを生成するためのデータ圧
縮器２２とからなる自己テスト（Build In Self Test）
回路を実現するバイナリ情報が記憶されている。このバ
イナリ情報は、テスタ−（図示せず）と本ＬＳＩテスト
治具とこの治具に装着された被試験ＬＳＩ４への通電時
に、ＦＰＧＡ２へ転送される。
【００１４】また、このバイナリ情報には、ＦＰＧＡ２
のそれぞれのピンに対する入出力の外部バッファ構成を
設定する情報も含まれている。このため、同一ＬＳＩパ
ッケージを使用する別種のＬＳＩのテスト治具とするに
は、被試験ＬＳＩ４のピン属性に整合されたバイナリ情
報をＲＯＭ３に再記憶するだけで済む。
のそれぞれのピンに対する入出力の外部バッファ構成を
設定する情報も含まれている。このため、同一ＬＳＩパ
ッケージを使用する別種のＬＳＩのテスト治具とするに
は、被試験ＬＳＩ４のピン属性に整合されたバイナリ情
報をＲＯＭ３に再記憶するだけで済む。
【００１５】ＦＰＧＡ２内部に構成された擬似乱数発生
器２１は、通常、ＬＦＳＲ（LinearFeedback Shift Reg
ister）で構成されている。擬似乱数発生器２１は、被
試験ＬＳＩ４の入力ピン数に等価な擬似乱数を当時並列
に発生し、ＬＳＩソケット１を介して被試験ＬＳＩ４に
印加する。
器２１は、通常、ＬＦＳＲ（LinearFeedback Shift Reg
ister）で構成されている。擬似乱数発生器２１は、被
試験ＬＳＩ４の入力ピン数に等価な擬似乱数を当時並列
に発生し、ＬＳＩソケット１を介して被試験ＬＳＩ４に
印加する。
【００１６】被試験ＬＳＩ４は、印加された擬似乱数に
より論理動作を行ない、出力ピンから動作結果の信号値
を排出する。この排出された信号値の数は、被試験ＬＳ
Ｉ４の出力ピン数に等価である。データ圧縮器２２は、
排出された信号値からシグネチャを生成する。この生成
されたシグネチャは、テスタ−で、期待値シグネチャと
の照合による良否判定に使用される。
より論理動作を行ない、出力ピンから動作結果の信号値
を排出する。この排出された信号値の数は、被試験ＬＳ
Ｉ４の出力ピン数に等価である。データ圧縮器２２は、
排出された信号値からシグネチャを生成する。この生成
されたシグネチャは、テスタ−で、期待値シグネチャと
の照合による良否判定に使用される。
【００１７】自己テスト回路は、このように擬似乱数発
生器とデータ圧縮器とから構成される。この自己テスト
回路を、従来のように、ＬＳＩ内部に作り込むと、非常
に大きなオーバヘッドとなり、ＬＳＩの論理集積度を低
下させてしまう。
生器とデータ圧縮器とから構成される。この自己テスト
回路を、従来のように、ＬＳＩ内部に作り込むと、非常
に大きなオーバヘッドとなり、ＬＳＩの論理集積度を低
下させてしまう。
【００１８】これに対して、本発明のＬＳＩテスト方式
（Build OutSelf Test ）では、自己テスト回路をＬＳ
Ｉの外部にＦＰＧＡ２を使って実現する。このような構
成により、テストを容易化する為に要するゲート量を無
くしてＬＳＩの論理集積度を高めるばかりか、自己テス
ト（ＢＩＳＴ）方式が元来備えていた利点であるテスト
パターン作成の複雑困難な作業からの解放と、ＬＳＩの
動作速度での高速テストの実現、及びシグネチャ生成に
よるテスタ−・メモリ５の小容量化を享受できる。
（Build OutSelf Test ）では、自己テスト回路をＬＳ
Ｉの外部にＦＰＧＡ２を使って実現する。このような構
成により、テストを容易化する為に要するゲート量を無
くしてＬＳＩの論理集積度を高めるばかりか、自己テス
ト（ＢＩＳＴ）方式が元来備えていた利点であるテスト
パターン作成の複雑困難な作業からの解放と、ＬＳＩの
動作速度での高速テストの実現、及びシグネチャ生成に
よるテスタ−・メモリ５の小容量化を享受できる。
【００１９】
【発明の効果】以上説明したように本発明は、ＬＳＩパ
ッケージ種別に用意されたソケットの全ピンが、ＦＰＧ
Ａ（Field Programable Gate Array）のどれかのピンと
接続している治具と、そのＦＰＧＡ内にテスト対象とす
るＬＳＩ用の自己テスト（Build In Self Test）機構を
実現させる実現回路とを有することにより、従来ＬＳＩ
内部に作り込んだ自己テスト（ＢＩＳＴ）回路を、ＬＳ
Ｉの外部にＦＰＧＡを使って実現することができるの
で、テスト容易化に要するゲート量を無くして、ＬＳＩ
の論理集積度を高めることができるという効果がある。
ッケージ種別に用意されたソケットの全ピンが、ＦＰＧ
Ａ（Field Programable Gate Array）のどれかのピンと
接続している治具と、そのＦＰＧＡ内にテスト対象とす
るＬＳＩ用の自己テスト（Build In Self Test）機構を
実現させる実現回路とを有することにより、従来ＬＳＩ
内部に作り込んだ自己テスト（ＢＩＳＴ）回路を、ＬＳ
Ｉの外部にＦＰＧＡを使って実現することができるの
で、テスト容易化に要するゲート量を無くして、ＬＳＩ
の論理集積度を高めることができるという効果がある。
【００２０】また、自己テスト（ＢＩＳＴ）方式が元来
備えていた利点であるテストパターン作成の複雑困難な
作業からの解放と、ＬＳＩの動作速度での高速テストの
実現、及びシグネチャ生成によるテスター・メモリの小
容量化を享受できるという利点もある。
備えていた利点であるテストパターン作成の複雑困難な
作業からの解放と、ＬＳＩの動作速度での高速テストの
実現、及びシグネチャ生成によるテスター・メモリの小
容量化を享受できるという利点もある。
【図１】本発明の一実施例によるＬＳＩテスト装置の構
成を示す模式図である。
成を示す模式図である。
１ ＬＳＩソケット ２ ＦＰＧＡ（Field Programable Gate Array） ３ 読出し専用メモリ（ＲＯＭ） ４ 被試験ＬＳＩ ５ テスター・メモリ
Claims (4)
- 【請求項１】 ＬＳＩパッケージ種別に用意されたソケ
ットの全ピンが、フィールド・プログラマブル・ゲート
・アレイと接続している治具と、 前記フィールド・プログラマブル・ゲート・アレイ内に
テスト対象とするＬＳＩ用の自己テスト機構を実現させ
る実現回路とから成るＬＳＩテスト装置。 - 【請求項２】 前記実現回路が読出し専用メモリである
請求項１記載のＬＳＩテスト装置。 - 【請求項３】 前記自己テスト機構が、前記ソケットに
接続された被試験ＬＳＩへ擬似乱数を供給する擬似乱数
発生器と、前記被試験ＬＳＩからの動作結果の信号値か
らシグネチャを生成するデータ圧縮器とを含む請求項１
記載のＬＳＩテスト装置。 - 【請求項４】 シグネチャ期待値を記憶するテスター・
メモリと、前記データ圧縮器から生成されたシグネチャ
と前記テスター・メモリに記憶されたシグネチャ期待値
とを照合することにより前記被試験ＬＳＩの良否を判定
する手段とを含む請求項３記載のＬＳＩテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307877A JP3022659B2 (ja) | 1991-11-22 | 1991-11-22 | Ｌｓｉテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307877A JP3022659B2 (ja) | 1991-11-22 | 1991-11-22 | Ｌｓｉテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142297A JPH05142297A (ja) | 1993-06-08 |
| JP3022659B2 true JP3022659B2 (ja) | 2000-03-21 |
Family
ID=17974244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3307877A Expired - Fee Related JP3022659B2 (ja) | 1991-11-22 | 1991-11-22 | Ｌｓｉテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022659B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515656B2 (en) | 2013-11-01 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Reconfigurable circuit, storage device, and electronic device including storage device |
| JP6478562B2 (ja) | 2013-11-07 | 2019-03-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6393590B2 (ja) | 2013-11-22 | 2018-09-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6444723B2 (ja) | 2014-01-09 | 2018-12-26 | 株式会社半導体エネルギー研究所 | 装置 |
| US9379713B2 (en) | 2014-01-17 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and driving method thereof |
| JP2015165226A (ja) | 2014-02-07 | 2015-09-17 | 株式会社半導体エネルギー研究所 | 装置 |
| US9869716B2 (en) | 2014-02-07 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Device comprising programmable logic element |
| DE112015000705T5 (de) | 2014-02-07 | 2016-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Vorrichtung |
-
1991
- 1991-11-22 JP JP3307877A patent/JP3022659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05142297A (ja) | 1993-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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