WO2022064316A1 - 半導体装置 - Google Patents

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WO2022064316A1
WO2022064316A1 PCT/IB2021/058289 IB2021058289W WO2022064316A1 WO 2022064316 A1 WO2022064316 A1 WO 2022064316A1 IB 2021058289 W IB2021058289 W IB 2021058289W WO 2022064316 A1 WO2022064316 A1 WO 2022064316A1
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insulator
oxide
conductor
transistor
semiconductor device
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PCT/IB2021/058289
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山崎舜平
岡本佑樹
上妻宗広
石川信
Original Assignee
株式会社半導体エネルギー研究所
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    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • a semiconductor device, a display device, a light emitting device, a power storage device, a storage device, an electronic device, a lighting device, a driving method thereof, or a manufacturing method thereof can be mentioned as an example.
  • the semiconductor device refers to a device in general that utilizes semiconductor characteristics.
  • a semiconductor circuit, an arithmetic unit, and a storage device, including a semiconductor element such as a transistor, are one aspect of a semiconductor device.
  • an integrated circuit, a chip equipped with an integrated circuit, an electronic component in which the chip is housed in a package, and the like are examples of semiconductor devices.
  • Display devices liquid crystal display devices, light emission display devices, etc.
  • projection devices projection devices
  • lighting devices electro-optic devices
  • power storage devices storage devices
  • semiconductor circuits image pickup devices, electronic devices, etc.
  • image pickup devices electronic devices, etc.
  • electronic devices may be semiconductor devices themselves. Also, it may have a semiconductor device.
  • Transistors are used in LSIs, CPUs (Central Processing Units), memories, and the like possessed by computers. Silicon-based semiconductors, oxide semiconductors, and the like are known as semiconductors applicable to transistors.
  • Patent Document 1 discloses a configuration in which a transistor having an oxide semiconductor is used in an arithmetic unit having a CPU and a GPU (Graphics Processing Unit).
  • One aspect of the present invention is to provide a semiconductor device having extremely low power consumption.
  • One of the problems of one aspect of the present invention is to provide a semiconductor device having high processing capacity and capable of high-speed operation.
  • One aspect of the present invention is to provide a highly reliable semiconductor device.
  • One aspect of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention is a semiconductor device having a central processing unit (CPU), a graphic arithmetic unit (GPU), and a first storage device.
  • the CPU has a second storage device.
  • the GPU has a third storage device. At least one of the first storage device, the second storage device, and the third storage device has a ferroelectric memory having a ferroelectric layer.
  • the semiconductor device according to one aspect of the present invention may have only one of a CPU and a GPU.
  • At least one of the first storage device, the second storage device, and the third storage device is a capacitive element having a strong dielectric layer, a capacitive element, and an electric device. It has a transistor to connect to.
  • At least one of the first storage device, the second storage device, and the third storage device has a transistor having a ferroelectric layer.
  • At least one of the first storage device, the second storage device, and the third storage device has a tunnel junction element having a ferroelectric layer.
  • the first storage device preferably has a ferroelectric memory having a ferroelectric layer.
  • the first storage device preferably includes a capacitive element having a ferroelectric layer and a transistor electrically connected to the capacitive element.
  • the first storage device preferably has a transistor having a ferroelectric layer.
  • the first storage device preferably has a tunnel junction element having a ferroelectric layer.
  • the second storage device preferably has a ferroelectric memory having a ferroelectric layer.
  • the second storage device preferably includes a capacitive element having a ferroelectric layer and a transistor electrically connected to the capacitive element.
  • the second storage device preferably has a transistor having a ferroelectric layer.
  • the second storage device preferably has a tunnel junction element having a ferroelectric layer.
  • the third storage device preferably has a ferroelectric memory having a ferroelectric layer.
  • the third storage device preferably includes a capacitive element having a ferroelectric layer and a transistor electrically connected to the capacitive element.
  • the third storage device preferably has a transistor having a ferroelectric layer.
  • the third storage device preferably has a tunnel junction element having a ferroelectric layer.
  • the ferroelectric layer preferably has an oxide containing one or both of hafnium and zirconium.
  • the concentration of at least one of hydrogen, hydrocarbon, and carbon contained in the ferroelectric layer is preferably 5 ⁇ 10 20 atoms / cm 3 or less in secondary ion mass spectrometry (SIMS analysis), and is 1 ⁇ . It is more preferably 10 20 atoms / cm 3 or less.
  • the CPU preferably has at least one power domain capable of power gating.
  • the GPU preferably has at least one power domain capable of power gating.
  • the transistor preferably has silicon in the channel forming region.
  • the transistor preferably has an oxide semiconductor in the channel forming region.
  • a semiconductor device having extremely low power consumption According to one aspect of the present invention, it is possible to provide a semiconductor device having high processing capacity and capable of high-speed operation. According to one aspect of the present invention, a highly reliable semiconductor device can be provided. According to one aspect of the present invention, a novel semiconductor device can be provided.
  • FIG. 1A to 1D are block diagrams showing an example of a semiconductor device.
  • 2A to 2C are diagrams showing an example of a computer.
  • FIG. 3 is a block diagram showing an example of a semiconductor device.
  • FIG. 4 is a block diagram showing an example of a CPU.
  • FIG. 5 is a block diagram showing an example of a CPU.
  • FIG. 6 is a block diagram showing an example of GPU.
  • FIG. 7A is a block diagram showing an example of a storage device.
  • FIG. 7B is a perspective view showing an example of a storage device.
  • FIG. 8A is a circuit diagram showing an example of a memory cell.
  • FIG. 8B is a graph showing an example of the hysteresis characteristics of the ferroelectric layer.
  • FIG. 8A is a circuit diagram showing an example of a memory cell.
  • FIG. 8B is a graph showing an example of the hysteresis characteristics of the ferroelectric layer.
  • FIG. 9 is a timing chart showing an example of a memory cell driving method.
  • 10A1, FIG. 10B1, and FIG. 10C1 are circuit diagrams showing an example of a ferroelectric memory.
  • 10A2, 10B2, and 10C1 to 10C4 are cross-sectional views showing an example of a ferroelectric memory.
  • 11A to 11C are cross-sectional views showing an example of a method for manufacturing a capacitive element.
  • FIG. 12 is a model diagram illustrating the crystal structure of hafnium oxide.
  • FIG. 13 is a diagram showing an example of a film formation sequence of a metal oxide film.
  • FIG. 14A is a cross-sectional view showing an example of a metal oxide film manufacturing apparatus.
  • FIG. 14B is a model diagram of the crystal structure of HfZrOX .
  • FIG. 15A is a top view showing an example of a semiconductor device.
  • 15B to 15D are cross-sectional views showing an example of a semiconductor device.
  • 16A and 16B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 17A is a diagram illustrating the classification of the crystal structure of IGZO.
  • FIG. 17B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 17C is a diagram illustrating a microelectron diffraction pattern of a CAAC-IGZO film.
  • FIG. 18A is a top view showing an example of a semiconductor device.
  • FIG. 18A is a top view showing an example of a semiconductor device.
  • FIG. 18B is a cross-sectional view showing an example of a semiconductor device.
  • FIG. 19 is a cross-sectional view showing an example of a storage device.
  • FIG. 20 is a cross-sectional view showing an example of a storage device.
  • 21A and 21B are sectional views showing an example of a storage device.
  • 22A to 22C are cross-sectional views showing an example of a semiconductor device.
  • membrane and the word “layer” can be interchanged with each other in some cases or depending on the situation.
  • conductive layer can be changed to the term “conductive film”.
  • insulating film can be changed to the term “insulating layer”.
  • the semiconductor device of one aspect of the present invention includes a CPU (Central Processing Unit, Central Processing Unit), a GPU (Graphics Processing Unit), and a first storage device (also referred to as a memory device).
  • the CPU has a second storage device.
  • the GPU has a third storage device. At least one of the first storage device, the second storage device, and the third storage device has a ferroelectric memory.
  • the semiconductor device according to one aspect of the present invention may have only one of a CPU and a GPU.
  • Ferroelectric memory has an element configuration consisting of a small number of elements, so it is possible to increase the density. By miniaturizing and increasing the density of the ferroelectric memory, it is possible to realize a storage device having a large storage capacity.
  • Ferroelectric memory is non-volatile and can hold data for a long period of time. As a result, the frequency of refreshing (rewriting data to the memory) can be reduced, so that the power consumption of the semiconductor device according to one aspect of the present invention can be reduced.
  • the ferroelectric memory included in the semiconductor device of one aspect of the present invention includes, for example, a capacitive element having a ferroelectric layer and a transistor electrically connected to the capacitive element.
  • FeRAM Feoelectric Random Access Memory
  • FeRAM Feoelectric Random Access Memory
  • a capacitive element ferroelectric capacitor
  • FeRAM has features such as miniaturization, high-speed operation, and high rewrite resistance.
  • the FeRAM has a 1-transistor, 1-capacitor type element configuration, and can have a high density. By miniaturizing and increasing the density of FeRAM, it is possible to realize a storage device having a large storage capacity.
  • the ferroelectric memory included in the semiconductor device of one aspect of the present invention includes, for example, a transistor having a ferroelectric layer.
  • a ferroelectric field effect transistor which is a non-volatile storage element (ferroelectric memory), uses a ferroelectric layer for at least a part (for example, a gate insulating layer) of the insulating layer of the transistor. Transistor) can be produced.
  • FeFET has features such as low power consumption, high-speed operation, and non-destructive readout. Further, the FeFET has a one-transistor type element configuration, and high density can be achieved. This makes it possible to realize a storage device having a large storage capacity.
  • the ferroelectric memory included in the semiconductor device of one aspect of the present invention includes, for example, a capacitive element having a ferroelectric layer and a diode electrically connected to the capacitive element.
  • a ferroelectric tunnel junction (FTJ: Ferroelectric Tunnel Junction) memory which is a non-volatile storage element (ferroelectric memory) that uses a tunnel junction using a capacitive element (ferroelectric capacitor) having a ferroelectric layer.
  • the FTJ memory has features such as a small occupied area, high-speed operation, and non-destructive reading. Further, the FTJ memory utilizes a tunnel junction and has an element configuration having a function as a capacitance and a function as a diode, and can be increased in density. This makes it possible to realize a storage device having a large storage capacity. It can be said that the FTJ memory has a tunnel junction element having a ferroelectric layer.
  • the ferroelectric layer of the ferroelectric memory preferably has an oxide having one or both of hafnium and zirconium.
  • the concentration of at least one of hydrogen, hydrocarbon, and carbon contained in the ferroelectric layer is preferably 5 ⁇ 10 20 atoms / cm 3 or less in SIMS analysis, and is preferably 1 ⁇ 10 20 atoms / cm 3 or less. Is more preferable.
  • the ferroelectric layer it is preferable to use a chlorine-based material that does not contain hydrocarbons as a precursor. This makes it possible to reduce the concentrations of hydrogen, hydrocarbons, and carbon contained in the ferroelectric layer, respectively. Further, the ferroelectric layer may contain chlorine.
  • a transistor having an oxide semiconductor in the channel forming region can be used. Since the OS transistor has a high withstand voltage, a high voltage can be applied even if the transistor is miniaturized.
  • a transistor (Si transistor) having silicon in the channel forming region can be used. Since the Si transistor has a small variation in electrical characteristics, it is possible to realize a storage device having high reliability and a small variation in electrical characteristics between cells.
  • the semiconductor device of one aspect of the present invention can stop a circuit that does not need to be operated by power gating. This makes it possible to reduce the power consumption of the semiconductor device. In power gating, since the power supply is stopped, the effect of eliminating the power during standby is achieved. Specifically, power gating is possible on one or both of the CPU and the GPU.
  • ferroelectric memory an example in which FeRAM is mainly used as the ferroelectric memory is shown, but other ferroelectric memories may be used.
  • the semiconductor device of one aspect of the present invention can have at least one of FeRAM, FeFET, and FTJ memory. By using such a ferroelectric memory, it is possible to realize a semiconductor device having low power consumption.
  • the semiconductor device of the present embodiment preferably has a ferroelectric memory as a non-volatile storage element. Power consumption can be reduced by using a ferroelectric memory as at least a part of the non-volatile storage element of the semiconductor device.
  • the semiconductor device of this embodiment may have another non-volatile storage element.
  • a memory composed of a volatile storage element such as a DRAM (Dynamic Random Access Memory) or a cache memory, which has been conventionally used may be replaced with a ferroelectric memory.
  • a ferroelectric memory preferable. Power consumption can be reduced by using a ferroelectric memory as at least a part of the storage element of the semiconductor device.
  • the semiconductor device of the present embodiment may have a volatile storage element.
  • the semiconductor device of one aspect of the present invention has low power consumption, it is possible to reduce the power consumption of the computing system using the semiconductor device.
  • the power-saving computing system generates less heat, so that the power consumption of the cooling equipment can be reduced. Furthermore, it is possible to reduce the cooling equipment itself. This makes it possible to reduce the size and density of the computing system.
  • FIG. 1A to 1D show configuration examples of the semiconductor device according to one aspect of the present invention.
  • the semiconductor device 10A shown in FIG. 1A has a CPU 11, a GPU 12, and a FeRAM 15A.
  • the FeRAM 15A shown in FIG. 1A corresponds to a memory device.
  • the memory device may be configured only with FeRAM 15A, or may be configured by combining another storage element and FeRAM.
  • the FeRAM 15A shown in FIG. 1A may be a storage element included in the semiconductor device 10A and having a circuit different from the CPU 11 and the GPU 12.
  • FeRAM Femitter-based RAM
  • data can be retained for a long period of time, and the power consumption of the semiconductor device according to one aspect of the present invention can be reduced.
  • the semiconductor device 10B shown in FIG. 1B has a CPU 11, a GPU 12, and a memory device 13.
  • the CPU 11 has a FeRAM 15B.
  • the CPU can be provided with a power gating function. By having the power gating function, it is possible to stop the power supply to the circuit that does not need to be operated and reduce the power during standby. Thereby, the power consumption of the semiconductor device according to one aspect of the present invention can be further reduced.
  • the semiconductor device 10C shown in FIG. 1C has a CPU 11, a GPU 12, and a memory device 13.
  • the GPU 12 has a FeRAM 15C.
  • the GPU can be provided with a power gating function. By having the power gating function, it is possible to stop the power supply to the circuit that does not need to be operated and reduce the power during standby. Thereby, the power consumption of the semiconductor device according to one aspect of the present invention can be further reduced.
  • the semiconductor devices 10A to 10C according to one aspect of the present invention show an example in which FeRAM is provided in any one of the CPU 11, the GPU 12, and the memory device 13, respectively.
  • the present invention is not limited to this.
  • the semiconductor device of one aspect of the present invention can be configured to have a ferroelectric memory in at least one of the CPU 11, the GPU 12, and the memory device 13. Thereby, the power consumption of the semiconductor device of one aspect of the present invention can be reduced.
  • the semiconductor device 10D shown in FIG. 1D includes a CPU 11, a GPU 12, and a memory device 13.
  • the CPU 11 has a FeRAM 15B.
  • the GPU 12 has a FeRAM 15C.
  • the memory device 13 has a FeRAM 15A.
  • the semiconductor device 10D according to one aspect of the present invention has FeRAM in all of the CPU 11, the GPU 12, and the memory device 13. Thereby, the power consumption of the semiconductor device of one aspect of the present invention can be reduced.
  • the semiconductor device of one aspect of the present invention has a configuration in which power consumption is extremely low by using FeRAM.
  • the plurality of components of the semiconductor device of one aspect of the present invention is provided on one chip (die). Alternatively, they may be provided on different chips (dies). For example, as in the system-on-chip, the CPU 11 and the GPU 12 may be grouped together on the same chip. Alternatively, the semiconductor device of one aspect of the present invention may be configured by the chip provided with the CPU 11 and the chip provided with the GPU 12.
  • the computer 5600 shown in FIG. 2A is an example of a large computer.
  • the computer 5600 can also be called a supercomputer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 2B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 2C is an example of a processing board including a CPU, a GPU, a memory device, and the like.
  • the PC card 5621 may have, for example, a configuration having any one of the semiconductor devices shown in FIGS. 1A to 1D.
  • the PC card 5621 has a board 5622. Further, the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629. Note that FIG. 2C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as interfaces for supplying power to the PC card 5621, inputting signals, and the like, respectively. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the standard includes HDMI (registered trademark) and the like.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include FPGA, GPU, CPU and the like.
  • the semiconductor device 5626 is a memory device 13 (memory chip)
  • the semiconductor device 5627 is a CPU 11 (CPU chip)
  • the semiconductor device 5628 is a GPU 12 (GPU chip). Can be provided.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning and inference of artificial intelligence (AI).
  • the computer 5600 can also function as a large-scale computer mainly used for science and technology calculation. In the calculation related to AI and the science and technology calculation, it is necessary to process a huge amount of calculations at high speed, so that the power consumption is high and the heat generation of the chip is large.
  • a supercomputer having low power consumption can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced. This can increase the reliability of the computer.
  • the computer 5600 may be used, for example, as a computer (server) for providing services, a large general-purpose computer (mainframe), or the like.
  • server for providing services
  • mainframe large general-purpose computer
  • the semiconductor device of one aspect of the present invention it is possible to reduce the size, speed, and power consumption of the computer.
  • the power consumption is low and the heat generation is small, the reliability of the computer can be improved.
  • the power consumption of cooling equipment such as a cooling fan can be reduced.
  • the number of cooling equipment itself can be reduced.
  • FIG. 3 shows a configuration example of the semiconductor device according to one aspect of the present invention.
  • the semiconductor device 10E shown in FIG. 3 includes a CPU 11, a GPU 12, a memory device 13, a PMU 14 as a power management device, a bus 19, a control unit 16, and an interface unit 18.
  • each element shown in FIG. 3 can be provided on one die. That is, the semiconductor device 10E can be configured as a system-on-chip. Alternatively, the semiconductor device 10E may be composed of a plurality of dies.
  • the semiconductor device 10E can be provided on the PC card 5621 shown in FIG. 2C.
  • each unit such as the CPU 11 and the GPU 12 is configured to be able to exchange data with each other via a bus 19.
  • the semiconductor device 10E an example in which FeRAM is provided in all of the CPU 11, the GPU 12, and the memory device 13 is shown.
  • the semiconductor device according to one aspect of the present invention is not limited to this, and may have, for example, a configuration in which at least one of the CPU 11, the GPU 12, and the memory device 13 has a ferroelectric memory.
  • FIG. 4 shows a configuration example of the CPU 11.
  • the CPU 11 includes a CPU core 20, an L1 cache memory device 22, an L2 cache memory device 23, a bus interface unit 25, a power switch 26, 27, 28, and a level shifter 29 (also referred to as LS).
  • the CPU core 20 has a flip-flop FF.
  • the L1 cache memory device 22 can also be referred to as a level 1 cache memory device.
  • the L2 cache memory device 23 can also be referred to as a level 2 cache memory device.
  • the CPU core 20, the L1 cache memory device 22, and the L2 cache memory device 23 are electrically connected to each other by the bus interface unit 25.
  • the PMU 14 generates a clock signal GCLK1 and various power gating control signals (also referred to as PG control signals and PG control signals) in response to signals such as an interrupt signal input from the outside and a signal SLEEP1 supplied from the CPU 11. I do.
  • the clock signal GCLK1 and the PG control signal are input to the CPU 11.
  • the PG control signal controls the power switches 26, 27, 28, and the flip-flop FF.
  • the power switches 26 and 27 control the supply of the voltage VDDD and the voltage VDD1 to the virtual voltage line V_ achievement, respectively.
  • the power switch 28 controls the supply of the voltage VDH to the virtual voltage line V_VDH.
  • the voltage VSSS is input to the CPU 11 and the PMU 14 without going through the power switch.
  • the voltage VDDD is input to the PMU 14 without going through the power switch.
  • FIG. 5 shows an example in which both the L1 cache memory device 22 and the L2 cache memory device 23 have FeRAM 15B which is a ferroelectric memory.
  • the configurations of the L1 cache memory device 22 and the L2 cache memory device 23 may be different.
  • FeRAM may be used for the L1 cache memory device 22, and FeFET may be used for the L2 cache memory device 23.
  • FeFET may be used for the L1 cache memory device 22, and FeRAM may be used for the L2 cache memory device 23.
  • the L1 cache memory device 22, the L2 cache memory device 23, and the bus interface unit 25 each have at least one power gating capable power domain.
  • a power domain capable of power gating is provided with one or more power switches. These power switches are controlled by PG control signals.
  • the flip-flop FF is used for the register.
  • the flip-flop FF is provided with a scan flip-flop and a backup circuit.
  • the backup circuit preferably has a ferroelectric memory. As a result, the power consumption of the CPU 11 can be reduced.
  • the low power consumption state of the CPU core 20 for example, one or a plurality of clock gating state, power gating state, and hibernation state can be set.
  • the PMU 14 selects the low power consumption mode of the CPU core 20 based on the interrupt signal, the signal SLEEP1, and the like. For example, when shifting from the normal operating state to the clock gating state, the PMU 14 stops generating the clock signal GCLK1.
  • the PMU 14 scales one or both of the voltage and frequency. For example, when performing voltage scaling, the PMU 14 turns off the power switch 26 and turns on the power switch 27 in order to input the voltage VDD1 to the CPU core 20.
  • the voltage VDD1 is a voltage that does not cause the scan flip-flop data to be lost.
  • frequency scaling is performed, the PMU 14 lowers the frequency of the clock signal GCLK1.
  • the CPU core 20 may have a plurality of power domains capable of power gating.
  • the plurality of power domains are provided with one or more power switches for controlling the voltage input. Further, the CPU core 20 may have one or a plurality of power domains in which power gating is not performed.
  • the application of the flip-flop FF is not limited to the CPU 11.
  • the flip-flop FF can be applied to a register provided in a power domain capable of power gating.
  • the semiconductor device of this embodiment may have a multi-core CPU having a plurality of cores.
  • FIG. 5 shows an example of a multi-core CPU.
  • the CPU 11 shown in FIG. 5 has a plurality of CPU cores 20, a plurality of L1 cache memory devices 22, an L2 cache memory device 23, and a bus interface unit 25.
  • the CPU 11 shown in FIG. 5 has a power gating mechanism similar to that of the CPU 11 shown in FIG.
  • the L1 cache memory device 22 is provided for each CPU core 20, and the L2 cache memory device 23 is shared by a plurality of CPU cores 20.
  • the L1 cache memory device 22 is provided for each CPU core 20, and the L2 cache memory device 23 is shared by a plurality of CPU cores 20.
  • at least one CPU core 20 may have a different architecture.
  • each of the plurality of L1 cache memory devices 22 has a ferroelectric memory. As a result, the power consumption of the CPU 11 can be reduced.
  • FIG. 6 shows an example in which each of the plurality of L1 cache memory devices 22 has FeRAM 15B which is a ferroelectric memory.
  • the GPU 12 is a parallel arithmetic unit capable of executing a large amount of calculations in parallel.
  • the GPU 12 can function as an accelerator or a coprocessor of the CPU 11.
  • FIG. 6 shows a configuration example of the GPU 12.
  • the GPU 12 includes a control circuit 31, a plurality of arithmetic cores 32, a plurality of L1 cache memory devices 33, an L2 cache memory device 34, and an interface unit 35.
  • the GPU 12 shown in FIG. 6 can be said to be an example of a multi-core GPU having a plurality of cores.
  • the number of arithmetic cores 32 may be 1.
  • An L1 cache memory device 33 is provided for each calculation core 32, and the plurality of calculation cores 32 share the L2 cache memory device 34.
  • FIG. 6 shows an example in which both the L1 cache memory device 33 and the L2 cache memory device 34 have FeRAM 15C which is a ferroelectric memory.
  • the GPU 12 is capable of power gating.
  • the control circuit 31, the L1 cache memory device 33, the L2 cache memory device 34, and the interface unit 35 each have at least one power gating capable power domain.
  • a power domain capable of power gating is provided with one or more power switches. These power switches are controlled by PG control signals.
  • the control circuit 31 comprehensively controls the GPU 12. For example, the control circuit 31 schedules a plurality of arithmetic cores 32.
  • the GPU 12 generates a signal SLEEP3 for controlling power gating and outputs it to the PMU 14.
  • the PMU 14 generates a PG control signal for the GPU 12, a clock signal GCLK3, and a clock signal GCLK4 based on the signal SLEEP1, the signal SLEEP3, and the external interrupt signal.
  • the clock signal GCLK3 is a signal for a digital circuit
  • the clock signal GCLK4 is a signal for an analog circuit.
  • the GPU 12 may be configured not to generate the signal SLEEP3. In this case, the CPU 11 generates a signal for setting the low power consumption state of the GPU 12, and outputs the signal to the PMU 14.
  • the GPU 12 is capable of massively parallel calculation using analog calculation, and is suitable for artificial intelligence (AI) calculation and science and technology calculation.
  • the artificial intelligence calculation is, for example, a calculation based on a mathematical model related to AI such as machine learning and a neural network.
  • the MAC unit 38 can function as a fully coupled neural network (FCNN) circuit.
  • the arithmetic core 32 may be provided with a plurality of MAC units 38 having different configurations. Alternatively, a digital arithmetic unit such as a floating-point arithmetic unit may be provided.
  • the memory device 13 is provided so that one or both of the CPU 11 and the GPU 12 can be accessed.
  • the time and energy required for data transfer can be reduced as compared with the case of accessing the external memory device.
  • the memory device 13 preferably has a ferroelectric memory.
  • FIG. 3 shows an example in which the memory device 13 has the FeRAM 15A.
  • the PMU 14 manages the clock signal and the power supply voltage. For example, the PMU 14 controls clock gating and power gating in one or both of the CPU 11 and the GPU 12.
  • the CPU 11 and the GPU 12 each have a FeRAM, the data can be continuously held in the FeRAM even when the power supply is turned off. As a result, the electric power of the semiconductor device 10E can be saved.
  • the control unit 16 has a memory control unit 17.
  • the memory control unit 17 is provided with a ferroelectric memory controller (here, a FeRAM controller).
  • the control unit 16 may also have one or more of an audio processing unit, a video processing unit, a display control unit, and the like.
  • the audio processing unit processes audio data and the like.
  • the video processing unit is provided with a video decoder, a video encoder, an image processing circuit for a camera, and the like.
  • the display control unit is provided with a display controller and a multi-monitor controller.
  • various interface circuits are provided in the interface unit 18 according to the peripheral devices.
  • the input / output module and the communication module can be provided.
  • the input / output modules include ePCI (Peripheral Component Interface Express), I2C (I-squared-C, Inter Integrated Circuit), MIPI (Mobile Industry Process), and MPI (Mobile Industry Processor) Peripheral Interface), HDMI (registered trademark) / DP (High-Definition Multimedia Interface / DisplayPort), eDP (embedded DisplayPort), DSI (Display) compatible circuit standard, etc.
  • the communication module can communicate via the antenna.
  • the Internet For example, the Internet, the intranet, the extranet, the PAN (Personal Area Network), the LAN (Local Area Network), the CAN (Campus Area Network), the CAN (Campus Area Network), and the MAN (Motoropolitan), which are the foundations of the World Wide Web (WWW).
  • Each device can be connected to a computer network such as Internet) or GAN (Global Area Network) to perform communication.
  • a computer network such as Internet
  • GAN Global Area Network
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolution
  • CDMA2000 Code Division Multiple Access 2000
  • W-CDMA registered trademark
  • Wi-Fi registered trademark
  • Bluetooth registered trademark
  • ZigBee registered trademark
  • the semiconductor device of the present embodiment may further include an analog arithmetic unit.
  • the analog calculation unit preferably includes an analog calculation circuit and a memory device.
  • the analog calculation circuit preferably includes an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum calculation circuit.
  • the product-sum calculation circuit preferably has a ferroelectric memory, for example, preferably has a FeFET. As a result, the product-sum operation can be executed with low power consumption.
  • the memory device preferably has a ferroelectric memory, for example, a FeRAM.
  • the power consumption of the analog calculation unit can be reduced.
  • the GPU 12 may also serve as an analog calculation unit. That is, the GPU 12 may be provided with an analog arithmetic circuit. Specifically, the GPU 12 may have a product-sum calculation circuit having a FeFET.
  • the semiconductor device of the present embodiment since the semiconductor device of the present embodiment has a ferroelectric memory, high-efficiency power gating is possible.
  • Using the semiconductor device of the present embodiment it is possible to construct a computing system that performs large-scale parallel computation such as a large-scale parallel computer, a supercomputer, and a server. Since the semiconductor device of the present embodiment has low power consumption and low heat generation, it is possible to reduce the power consumption of the cooling equipment of the computing system.
  • FIG. 7A shows an example of the configuration of the storage device.
  • the storage device 1400 has a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a bit line driver circuit, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell.
  • the wiring is the wiring connected to the memory cell of the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 has, for example, a row decoder, a word line driver circuit, and the like, and the row to be accessed can be selected.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes the control signals (CE, WE, RE) input from the outside to generate the control signal of the row decoder and the control signal of the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in a matrix and a plurality of wirings.
  • the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cell MC, the number of memory cell MCs in one row, and the like.
  • FIG. 7A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • the memory cell array 1470 may be provided so as to overlap a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap under the memory cell array 1470.
  • the configurations of the peripheral circuit 1411, the memory cell array 1470, and the like shown in the present embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wiring, circuit elements, etc. connected to the circuits may be changed, deleted, or added as necessary.
  • the storage device of one aspect of the present invention has a high operating speed and can retain data for a long period of time. Further, the storage device of one aspect of the present invention has high rewrite resistance.
  • FIG. 8A shows a configuration example of the above-mentioned memory cell MC.
  • the memory cell MC has a transistor Tr and a capacitance Fe. Further, FIG. 8A also shows a sense amplifier circuit SA.
  • the semiconductor device having the transistor 200 and the capacitive element 100 shown in the fifth embodiment can be used as the memory cell MC.
  • the transistor Tr corresponds to the transistor 200
  • the capacitance Fe corresponds to the capacitance element 100.
  • the transistor Tr may or may not have a back gate in addition to the gate.
  • the transistor Tr is an n-channel type transistor in FIG. 8A, it may be a p-channel type transistor.
  • the description will be made assuming that the transistor Tr or the like is an n-channel type transistor, but the following description can be referred to even if the transistor Tr or the like is a p-channel type by appropriately reversing the magnitude relationship of the potentials.
  • One of the source and drain of the transistor Tr is electrically connected to one electrode of the capacitance Fe.
  • the other of the source or drain of the transistor Tr is electrically connected to the wiring BL.
  • the gate of the transistor Tr is electrically connected to the wiring WL.
  • the other electrode of the capacitance Fe is electrically connected to the wiring PL.
  • the wiring BL is electrically connected to the sense amplifier circuit SA.
  • the wiring WL has a function as a word line, and the on / off of the transistor Tr can be controlled by controlling the potential of the wiring WL. For example, by setting the potential of the wiring WL to a high potential, the transistor Tr can be turned on, and by setting the potential of the wiring WL to a low potential, the transistor Tr can be turned off.
  • the wiring WL is electrically connected to the word line driver circuit included in the row circuit 1420, and the potential of the wiring WL can be controlled by the word line driver circuit.
  • the wiring BL has a function as a bit line, data is written to the memory cell MC via the wiring BL, and data held in the memory cell MC is read out via the wiring BL.
  • the sense amplifier circuit SA is provided in the bit line driver circuit of the column circuit 1430.
  • the potential Vref can be supplied to the sense amplifier circuit SA, and the signal EN can be supplied.
  • the sense amplifier circuit SA has a function of amplifying data read from, for example, a memory cell MC. For example, it has a function of amplifying data read from the memory cell MC based on the difference between the potential of the wiring BL and Vref.
  • the signal EN can be an enable signal that controls whether or not to activate the sense amplifier circuit SA.
  • the signal EN can be, for example, a binary digital signal. For example, when the potential of the signal EN is high, the sense amplifier circuit SA can be in the activated state, and when the potential of the signal EN is low, the sense amplifier circuit SA can be in the deactivated state. can do. When the sense amplifier circuit SA is in the activated state, for example, the data read from the memory cell MC is amplified. On the other hand, when the sense amplifier circuit SA is in the deactivated state, the amplification is not performed.
  • the wiring PL has a function as a plate wire, and the potential of the wiring PL can be the potential of the other electrode of the capacitance Fe.
  • the wiring PL is electrically connected to the plate wire driver circuit, and the potential of the wiring PL can be controlled by the plate wire driver circuit.
  • the plate wire driver circuit may be provided in the row circuit 1420 or the column circuit 1430.
  • the transistor Tr it is preferable to apply a transistor (OS transistor) having an oxide semiconductor in the channel forming region.
  • the OS transistor has a characteristic of having a high withstand voltage. Therefore, by using the transistor Tr as an OS transistor, a high voltage can be applied to the transistor Tr even if the transistor Tr is miniaturized.
  • the occupied area of the memory cell MC can be reduced.
  • the occupied area per memory cell MC shown in FIG. 8A can be 1/3 to 1/6 of the occupied area per SRAM cell. Therefore, the memory cells MC can be arranged at a high density.
  • the storage device according to one aspect of the present invention can be a storage device having a large storage capacity.
  • the transistor Tr it is preferable to apply a transistor (Si transistor) having silicon in the channel forming region.
  • a transistor Si transistor
  • the Si transistor has characteristics such as small variation in electrical characteristics, stable electrical characteristics, high field effect mobility, and easy miniaturization. Therefore, by using the transistor Tr as a Si transistor, it is possible to realize a memory cell MC that is extremely fine, highly reliable, and has little variation in electrical characteristics between cells. Further, by miniaturizing the Si transistor, the field effect mobility can be further increased, so that the read speed per memory cell MC can be increased.
  • the capacitive Fe can be a ferroelectric capacitor having an MFM (Metal-Ferroelectric-Metal) structure in which a ferroelectric layer is sandwiched between a pair of electrodes.
  • the ferroelectric layer has a material that can have ferroelectricity.
  • the material capable of having ferroelectricity is an insulator, and has a property that polarization is generated inside by applying an electric field from the outside, and polarization remains even if the electric field is set to zero. Therefore, a non-volatile storage element can be formed by using a capacitive element (ferroelectric capacitor) using the material as a dielectric.
  • a non-volatile storage element using a ferroelectric capacitor may be referred to as a FeRAM (Ferroelectric Random Access Memory), a ferroelectric memory, or the like.
  • a ferroelectric memory may have a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor may be electrically connected to one terminal of the ferroelectric capacitor.
  • hafnium oxide As a material capable of having ferroelectricity, for example, hafnium oxide, or a material having hafnium oxide and zirconium oxide can be used.
  • a material having hafnium oxide or hafnium oxide and zirconium oxide is preferable because it can have ferroelectricity even when processed into a thin film of several nm.
  • By forming a ferroelectric layer that can be made into a thin film it is possible to make a storage device combined with a miniaturized transistor.
  • Other materials that may have ferroelectricity will be described in detail in Embodiment 4.
  • FeRAM having a ferroelectric capacitor and a transistor is applied to the memory cell MC shown in FIG. 8A.
  • the memory cell MC shown in FIG. 8A has at least a capacitive element and a transistor for controlling charge / discharge of the capacitive element.
  • ferroelectric memory can also be used for the memory cell MC.
  • the semiconductor device of one aspect of the present invention can be manufactured, for example, by using one or more of the various ferroelectric memories described in the third embodiment.
  • the circuit symbol of the capacitance (for example, the capacitance Fe) having a material capable of having ferroelectricity as a dielectric is assumed to be a diagonal line added to the circuit symbol of the capacitance as shown in FIG. 8A. ..
  • the dielectric of the capacitance Fe has a hysteresis characteristic.
  • FIG. 8B is a graph showing an example of the hysteresis characteristic.
  • the horizontal axis represents the voltage applied to the dielectric.
  • the voltage can be, for example, the difference between the potential of one electrode of the capacitance Fe and the potential of the other electrode of the capacitance Fe.
  • the vertical axis indicates the polarization of the dielectric, and when the value is positive, the negative charge is biased to one electrode side of the capacitance Fe, and the positive charge is biased to the other electrode side of the capacitance Fe. Is shown. On the other hand, when the polarization has a negative value, it indicates that the negative charge is biased toward the other electrode side of the capacitance Fe and the positive charge is biased toward one electrode side of the capacitance Fe.
  • the voltage shown on the horizontal axis of the graph of FIG. 8B may be the difference between the potential of the other electrode of the capacitance Fe and the potential of one electrode of the capacitance Fe.
  • the polarization shown on the vertical axis of the graph of FIG. 8B is set as a positive value when the negative charge is biased to the other electrode side of the capacitance Fe and the positive charge is biased to the one electrode side of the capacitance Fe, and the negative charge is set. May be biased toward one electrode side of the capacitance Fe, and may be a negative value when the positive charge is biased toward the other electrode side of the capacitance Fe.
  • the hysteresis characteristic of the dielectric can be represented by the curve 51 and the curve 52.
  • the voltage at the intersection of the curve 51 and the curve 52 be VSP and ⁇ VSP.
  • VSP and ⁇ VSP can be said to be saturated polarization voltages.
  • Vc the voltage applied to the dielectric when the polarization of the dielectric changes according to the curve 51 and the polarization of the dielectric is 0
  • ⁇ Vc the voltage applied to the dielectric
  • Vc and -Vc can be said to be withstand voltage. It can be said that the value of Vc and the value of -Vc are values between -VSP and VSS.
  • the voltage applied to the dielectric of the capacitance Fe can be expressed by the difference between the potential of one electrode of the capacitance Fe and the potential of the other electrode of the capacitance Fe. Further, as described above, the other electrode of the capacitance Fe is electrically connected to the wiring PL. Therefore, by controlling the potential of the wiring PL, it is possible to control the voltage applied to the dielectric material of the capacitance Fe.
  • the memory cell MC can hold binary data whose value can be represented by, for example, "0" or "1".
  • the data held in the memory cell MC can be determined, for example, by the polarization of the dielectric contained in the capacitance Fe.
  • the polarization of the dielectric contained in the capacitance Fe is a positive value, it can be assumed that the memory cell MC holds data having a value of “1”.
  • the polarization of the dielectric contained in the capacitance Fe is a negative value, it can be assumed that the data having a value of "0" is held in the memory cell MC.
  • the voltage applied to the dielectric of the capacitance Fe indicates the difference between the potential of one electrode of the capacitance Fe and the potential of the other electrode (wiring PL) of the capacitance Fe.
  • the data written in the memory cell MC and read out from the memory cell MC is binary data whose value can be represented by "0" or "1".
  • the transistor Tr is an n-channel type transistor.
  • FIG. 9 is a timing chart showing an example of the driving method of the memory cell MC shown in FIG. 8A.
  • “H” indicates a high potential and “L” indicates a low potential.
  • the time T01 to the time T36 are shown as the period during which the memory cell MC is driven.
  • the data having a value of "0" is read from the memory cell MC.
  • the data having a value "1” is written to the memory cell MC.
  • the data is written back to the memory cell MC.
  • the data having a value "0” is written to the memory cell MC.
  • GND can be, for example, a ground potential.
  • the GND does not necessarily have to be the ground potential as long as the memory cell MC or the like can be driven so as to satisfy the gist of one aspect of the present invention.
  • the potential of the wiring WL is set to a high potential.
  • the transistor Tr is turned on, so that one electrode of the capacitance Fe and the wiring BL are conducted.
  • the potential of the wiring PL is Vw.
  • Vw is VSP or higher.
  • the potential of the wiring BL is held in the polarization of the dielectric of the capacitance Fe at the start time of time T02, that is, in the memory cell MC by the capacitive coupling via the capacitance Fe. It rises according to the data.
  • Vw is a potential having a height higher than VSS and GND is a ground potential. Further, the potentials supplied to the wiring PL and the wiring BL will be described with Vw as a high potential and GND as a low potential. Further, Vref is described as a potential between Vw and GND.
  • the data held in the memory cell MC can be read out and input to the sense amplifier circuit SA via the wiring BL.
  • the potential of the signal EN is set to a high potential.
  • the sense amplifier circuit SA is activated, and the data read from the memory cell MC is amplified based on the difference between the potential of the wiring BL and Vref.
  • the potential of the wiring BL is lower than Vref. Therefore, the potential of the wiring BL becomes GND, which is a low potential, and the data whose value is “0” read from the memory cell MC is amplified.
  • the transistor Tr since the transistor Tr is in the ON state at the time T03 to the time T04, the voltage applied to the dielectric of the capacitance Fe becomes ⁇ Vw. Therefore, as shown in FIG. 8B, the polarization of the dielectric of the capacitance Fe remains negative, and the data having a value of “0” is continuously held in the memory cell MC.
  • the potential of the wiring PL is set to GND.
  • the transistor Tr is in the ON state and the potential of the wiring BL is GND, so that the potential applied to the dielectric of the capacitance Fe is 0V. Since the polarization of the dielectric of the capacitance Fe changes along the curve 51 shown in FIG. 8B, the polarization of the dielectric of the capacitance Fe remains negative even if the potential applied to the dielectric of the capacitance Fe is 0V. .. Therefore, the data having a value of "0" is continuously held in the memory cell MC.
  • the potential of the signal EN is set to a low potential.
  • the sense amplifier circuit SA becomes inactive.
  • the potential of the wiring WL is set to a low potential. As a result, the transistor Tr is turned off.
  • the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN at time T11 to time T21 may be the same as the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN at time T01 to time T11. can.
  • the potential of the wiring BL becomes GND, which is a low potential, and the data read from the memory cell MC and having a value of "0" is amplified.
  • the potential of the wiring BL is set to Vw. Since the transistor Tr is in the ON state, the potential of one electrode of the capacitance Fe is Vw.
  • the potential of the signal EN By setting the potential of the signal EN to a low potential at time T15 to time T16, the potential of the wiring BL becomes GND, which is a low potential.
  • the transistor Tr is in the ON state and the potential of the wiring PL is GND, so that the potential applied to the dielectric of the capacitance Fe is 0V. Since the polarization of the dielectric of the capacitance Fe changes along the curve 52 shown in FIG. 8B, the polarization of the dielectric of the capacitance Fe remains positive even if the potential applied to the dielectric of the capacitance Fe is 0V. .. Therefore, the data whose value is "1" is held in the memory cell MC.
  • the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN at the time T21 to the time T31 shall be the same as the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN at the time T11 to the time T21 and the like. Can be done.
  • the sense amplifier circuit SA is activated, and the data read from the memory cell MC is amplified based on the difference between the potential of the wiring BL and Vref.
  • the potential of the wiring BL is higher than Vref. Therefore, the potential of the wiring BL becomes Vw, which is a high potential, and the data with the value “1” read from the memory cell MC is amplified.
  • the potential of the signal EN By setting the potential of the signal EN to a low potential at time T25 to time T26, the potential of the wiring BL becomes GND, which is a low potential. As a result, the potential applied to the dielectric of the capacitance Fe becomes 0 V, but the polarization inversion does not occur, and the data having a value of “1” is continuously held in the memory cell MC.
  • the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN after the time T31 to the time T36 are the same as the potential of the wiring WL, the potential of the wiring PL, and the potential of the signal EN at the time T21 to the time T31 and the like. be able to.
  • the potential of the wiring BL becomes Vw, which is a high potential, and the data with the value “1” read from the memory cell MC is amplified.
  • the potential of the wiring BL is set to GND. Since the transistor Tr is in the ON state, the potential of one electrode of the capacitance Fe is GND. The potential of the wiring PL is Vw. From the above, the voltage applied to the dielectric of the capacitance Fe becomes ⁇ Vw. As a result, as shown in FIG. 8B, the polarization of the dielectric of the capacitive Fe becomes negative. Therefore, data having a value of "0" is written in the memory cell MC.
  • the above is an example of a driving method for a memory cell MC or the like.
  • FIG. 10A1, FIG. 10B1, and FIG. 10C1 show circuit diagrams of the ferroelectric memory.
  • white circles represent terminals.
  • FIG. 10A1 shows a circuit diagram of FeRAM.
  • the circuit diagram shown in FIG. 10A1 has one transistor (also referred to as a field effect transistor or FET) and one capacitive element, and the capacitive element includes a material capable of having ferroelectricity.
  • the second embodiment and the fourth embodiment can be referred to.
  • FIG. 10B1 shows a circuit diagram of FeFET.
  • the circuit diagram shown in FIG. 10B1 has one transistor and includes a material capable of having ferroelectricity in the gate insulating film of the transistor.
  • FIG. 10C1 shows a circuit diagram of the FTJ memory.
  • the circuit diagram shown in FIG. 10C1 has one capacitive element and one diode, and the capacitive element includes a material capable of having ferroelectricity.
  • FIG. 10C1 one capacitive element and one diode are described separately, but the present invention is not limited to this.
  • one element has both the functions of one capacitive element and one diode, it is not necessary to separate the respective functions.
  • a configuration corresponding to the circuit diagram shown in FIG. 10C1 an element configuration in which an insulator is provided between a pair of electrodes and a tunnel junction is used between the insulator and the electrodes can be used. ..
  • the circuit diagram shown in FIG. 10C1 can be regarded as an element configuration of one capacitor using a tunnel junction.
  • FIG. 10A2 is a cross-sectional view corresponding to the capacitive element of the FeRAM shown in FIG. 10A1.
  • FIG. 10A2 has a conductor 110, an insulator 130 on the conductor 110, and a conductor 120 on the insulator 130.
  • the conductor 110 functions as a lower electrode.
  • the conductor 120 functions as an upper electrode.
  • the insulator 130 preferably uses a material that can have ferroelectricity.
  • the insulator 130 may be read as a dielectric or a ferroelectric substance.
  • the conductor 120 may be configured to be connected to the source or drain of the transistor.
  • 10B2 is a cross-sectional view corresponding to the FeFET shown in FIG. 10B1.
  • FIG. 10B2 has an oxide 230, an insulator 130 on the oxide 230, and a conductor 120 on the insulator 130.
  • Oxide 230 contains a channel forming region.
  • the oxide 230 may be replaced with a semiconductor such as silicon. That is, the FeFET may have an oxide semiconductor or silicon in the channel forming region.
  • the insulator 130 preferably uses a material that can have ferroelectricity. Further, the laminated structure shown in FIG. 10B2 can be said to be different from the structure in which the oxide 230 and the insulator 130, that is, a material having a ferroelectricity, are in contact with each other.
  • 10C2, 10C3, and 10C4 are cross-sectional views corresponding to the FTJ memory shown in FIG. 10C1, respectively.
  • FIG. 10C2 has a conductor 110, an insulator 115a on the conductor 110, an insulator 130 on the insulator 115a, and a conductor 120 on the insulator 130. It can be said that FIG. 10C2 has a structure having an insulator 115a between the conductor 110 of FIG. 10A2 and the insulator 130.
  • FIG. 10C3 has a conductor 110, an insulator 130 on the conductor 110, an insulator 115b on the insulator 130, and a conductor 120 on the insulator 115b.
  • FIG. 10C4 shows the conductor 110, the insulator 115a on the conductor 110, the insulator 130 on the insulator 115a, the insulator 115b on the insulator 130, and the conductor 120 on the insulator 115b. , Have.
  • the insulator 115a and the insulator 115b may have different configurations in at least one of the film type, the film quality, and the film thickness.
  • the insulator 115a and the insulator 115b may be of normal dielectric materials, respectively, and for example, silicon oxide, silicon nitride, silicon nitride, silicon nitride, aluminum oxide, aluminum nitride, aluminum nitride, and the like may be used. can. In particular, as the insulators 115a and 115b, silicon nitride films are preferable. Further, the insulator 115a and the insulator 115b can be formed by using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like, respectively.
  • the insulator 115a and the insulator 115b it is preferable to form a film by using the PEALD method.
  • a precursor containing halogens such as fluorine, chlorine, bromine and iodine.
  • plasma treatment is performed in an atmosphere in which a nitride such as N 2 , N 2 O, NH 3 , NO, NO 2 , and N 2 O 2 is introduced to obtain a high-quality silicon nitride film. Can be formed.
  • a ferroelectric device using a material that may have ferroelectricity.
  • a capacitive element using a material that may have ferroelectricity.
  • a transistor using a material that may have ferroelectricity.
  • a capacitive element and a diode using a material capable of having ferroelectricity.
  • the capacitive element of the present embodiment has a material capable of having ferroelectricity as a dielectric layer.
  • the capacitive element of the present embodiment can be used for the storage device exemplified in the second embodiment. Specifically, the capacitive element of this embodiment can be used as the capacitive Fe shown in FIG. 8A.
  • the conductor 110 is formed on a substrate (not shown).
  • the film formation of the conductor 110 is performed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, and an atomic layer deposition (PLD) method. It can be carried out by using a deposition (ALD: Atomic Layer Deposition) method or the like.
  • ALD Atomic Layer Deposition
  • the conductor 110 by using the ALD method, it may be possible to relatively easily form a conductive film having good flatness.
  • titanium nitride may be formed by using the thermal ALD method.
  • the conductor 110 may be appropriately patterned by using a lithography method or the like.
  • the insulator 130 is formed on the conductor 110.
  • the film formation of the insulator 130 can be performed by using a sputtering method, a CVD method, an ALD method, or the like.
  • the insulator 130 can be formed on the conductor 110 with good coverage. As a result, it is possible to suppress the generation of a leak current between the upper electrode and the lower electrode of the capacitive element 100.
  • a material capable of having ferroelectricity for the insulator 130.
  • Materials having strong dielectric property include hafnium oxide, yttrium oxide, hafnium oxide, and a material having zirconium oxide (HfZrOX) ( X is a real number larger than 0), hafnium oxide and element J1 (here).
  • the element J1 is added with one or more selected from zirconium (Zr), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr) and the like.
  • the element J2 (the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr)).
  • a material to which one or more) selected from the above is added, and the like can be mentioned.
  • materials capable of having strong dielectric property PbTIO X , barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO).
  • BST barium titanate strontium
  • PZT barium titanate
  • PZT barium titanate
  • SBT strontium bismuthate tantanate
  • BFO bismuth ferrite
  • Barium titanate, and the like, and a piezoelectric ceramic having a perovskite structure may be used.
  • the material capable of having ferroelectricity for example, a mixture or a compound containing a plurality of materials selected from the materials listed above can be used.
  • the insulator 130 may have a laminated structure composed of a plurality of materials selected from the materials listed above.
  • hafnium oxide, zirconium oxide, HfZrOX , a material in which the element J1 is added to hafnium oxide, a material in which the element J2 is added to zirconium oxide, etc. have a crystal structure (characteristics) not only depending on the film forming conditions but also by various processes. In the present specification and the like, only the material exhibiting ferroelectricity is not referred to as a ferroelectric substance, but these materials are referred to as a material capable of having ferroelectricity. I'm calling.
  • the film thickness of the insulator 130 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less).
  • the capacitive element 100 can be combined with the miniaturized transistor 200 to form a semiconductor device.
  • a layered material capable of having ferroelectricity may be referred to as a ferroelectric layer or a metal oxide film.
  • FIG. 12 is a model diagram illustrating the crystal structure of hafnium oxide (HfO 2 in this embodiment).
  • Hafnium oxide is known to have various crystal structures, for example, cubic (cubic, space group: Fm-3m), tetragonal system (tetragonal, space group: P42 2 / nmc) shown in FIG. ), Orthorhombic, space group: Pbc2 2 ), and monoclinic, space group: P2 1 / c.
  • each of the above-mentioned crystal structures can undergo a phase change. For example, by using a composite material in which hafnium oxide is doped with zirconium, the crystal structure of monoclinic hafnium oxide can be changed to an orthorhombic crystal structure.
  • the composite material When hafnium oxide and zirconium oxide are alternately formed into a 1: 1 composition by using the ALD method as the above-mentioned composite material, the composite material has an orthorhombic crystal structure. Alternatively, the composite material has an amorphous structure. Then, by applying heat treatment or the like to the composite material, the amorphous structure can be made into an orthorhombic crystal structure. The crystal structure of the orthorhombic system may change to the crystal structure of the monoclinic system. When imparting strong dielectric property to the above-mentioned composite material, an orthorhombic crystal structure is preferable to a monoclinic crystal structure.
  • the crystal structure of the insulator 130 is not particularly limited.
  • the crystal structure of the insulator 130 may be one or more selected from a cubic system, a tetragonal system, an orthorhombic system, and a monoclinic system.
  • the insulator 130 may have an amorphous structure.
  • the insulator 130 may have a composite structure having an amorphous structure and a crystal structure.
  • HfZrOX hafnium oxide and zirconium oxide
  • the insulator 130 when the insulator 130 is formed into a film by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (hydrocarbon, also referred to as HC) as a precursor. If the insulator 130 contains one or both of hydrogen and carbon, it may inhibit the crystallization of the insulator 130. Therefore, as described above, it is preferable to reduce the concentration of either one or both of hydrogen and carbon in the insulator 130 by using a precursor containing no hydrocarbon.
  • the precursor containing no hydrocarbon include chlorine-based materials.
  • HfZrOX hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 can be used as the precursor.
  • H2O or O3 can be used as the oxidizing agent.
  • the oxidizing agent of the thermal ALD method it is preferable to use O3 rather than H2O because the hydrogen concentration in the membrane can be reduced.
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • any one or a plurality selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 can be used.
  • the conductor 120 is formed on the insulator 130.
  • the conductor 120 is arranged apart from the conductor 110 via the insulator 130.
  • the conductor 120 may have a laminated structure of a conductor 120a provided in contact with the insulator 130 and a conductor 120b provided in contact with the conductor 120a.
  • the conductor 120a is provided with a thin conductive film having a good covering property on the insulator 130.
  • the conductor 120b may be arranged so as to embed an opening on the conductor 120a.
  • the conductor 120a can be formed into a film by using an ALD method, a CVD method, or the like.
  • titanium nitride may be formed by using the thermal ALD method.
  • the film forming method of the conductor 120a is preferably a method of forming a film while heating the substrate, as in the thermal ALD method.
  • the film may be formed by setting the substrate temperature to room temperature or higher, preferably 300 ° C. or higher, more preferably 325 ° C. or higher, and further preferably 350 ° C. or higher.
  • the film may be formed by setting the substrate temperature to 500 ° C. or lower, preferably 450 ° C. or lower.
  • the film may be formed by setting the substrate temperature to about 400 ° C.
  • the conductor 120a By forming the conductor 120a in the temperature range as described above, insulation is performed without performing a high-temperature baking treatment (for example, a baking treatment having a heat treatment temperature of 400 ° C. or higher or 500 ° C. or higher) after the conductor 120a is formed.
  • the ferroelectricity can be imparted to the body 130, or the ferroelectricity of the insulator 130 can be enhanced. This makes it possible to easily manufacture a ferroelectric capacitor and improve the productivity of the semiconductor device.
  • the conductor 120a by using the ALD method, which causes relatively little damage to the substrate as described above, it is possible to prevent the crystal structure of the insulator 130 from being excessively destroyed, and the insulator 130 can be prevented from being excessively destroyed. Ferroelectricity can be increased.
  • the conductor 120a when the conductor 120a is formed by a sputtering method or the like, damage may enter the base film, here, the insulator 130.
  • a material having hafnium oxide and zirconium oxide (HfZrO X ) is used as the insulator 130 and the conductor 120a is formed by the sputtering method, the underlying film HfZrO X is damaged by the sputtering method, and the crystals of HfZrOX X are formed.
  • the structure typically a crystal structure such as an orthorhombic system
  • damage to the crystal structure of HfZrOX may be recovered by performing a heat treatment after forming the conductor 120a by a sputtering method.
  • the dangling bond (for example, O * ) in HfZrOX and the hydrogen contained in HfZrOX may bond with each other, and the damage in the crystal structure of HfZrOX may not be recovered.
  • the dangling bond in HfZrOX is formed by, for example, the conductor 120a being damaged under film formation by a sputtering method.
  • the insulator 130 here HfZrOX , it is preferable to use a material that does not contain hydrogen or has an extremely low hydrogen content.
  • the concentration of hydrogen contained in the insulator 130 is preferably 5 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the insulator 130 may become a film that does not contain hydrocarbons as a main component or has an extremely low content of hydrocarbons.
  • the concentration of the hydrocarbon contained in the insulator 130 is preferably 5 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the insulator 130 may be a film containing no carbon as a main component or having an extremely low carbon content.
  • the concentration of carbon contained in the insulator 130 is preferably 5 ⁇ 10 20 atoms / cm 3 or less, more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the insulator 130 it is preferable to use a material having an extremely low content of at least one of hydrogen, hydrocarbon, and carbon, but it is particularly important to extremely reduce the content of hydrogen and carbon. be. Hydrocarbons and carbon are heavier molecules or atoms than hydrogen and are difficult to remove in later steps. Therefore, it is preferable to thoroughly eliminate hydrocarbons and carbon when forming the insulator 130.
  • the insulator 130 is made of a material that does not contain at least one of hydrogen, hydrocarbon, and carbon, or has an extremely low content of at least one of hydrogen, hydrocarbon, and carbon. It is possible to improve the crystallinity of 130, and it is possible to form a structure having high strong dielectric property.
  • a film having high purity and intrinsic ferroelectricity by thoroughly removing at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film of the insulator 130, here. It is possible to form a high-purity intrinsic capacitive element. It should be noted that the consistency of the manufacturing process between the capacitive element having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later is very high. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • a hydrocarbon-free precursor typically a chlorine-based precursor
  • an oxidizing agent typically, using the thermal ALD method
  • an oxidizing agent typically
  • Uses O 3 and to form a ferroelectric material.
  • the conductor 120b can be formed into a film by using a sputtering method, an ALD method, a CVD method, or the like.
  • tungsten may be formed by using a metal CVD method.
  • the capacitive element 100 having the insulator 130 between the conductor 110 and the conductor 120 shown in FIG. 11C can be manufactured.
  • the capacitive element 100 according to the present embodiment can enhance the ferroelectricity of the insulator 130 without performing a high-temperature baking treatment after the conductor 120a is formed. As a result, the process of manufacturing the ferroelectric capacitor can be reduced, so that the productivity of the ferroelectric capacitor and the semiconductor device including the ferroelectric capacitor can be improved.
  • the ALD method utilizes the self-regulating properties of atoms and allows atoms to be deposited layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature.
  • the ALD method is carried out by alternately introducing a first raw material gas (also called a precursor) and a second raw material gas (also called an oxidizing gas) for the reaction into the chamber and repeating the introduction of these raw material gases. Make a membrane. Further, when introducing the precursor or the oxidizing gas, N2 , Ar or the like may be introduced into the reaction chamber together with the precursor or the oxidizing gas as a carrier purge gas. By using the carrier purge gas, it is possible to suppress the adsorption of the precursor or oxidizing gas to the inside of the pipe and the inside of the valve, and to introduce the precursor or oxidizing gas into the reaction chamber (also called carrier gas). ..
  • the precursor or oxidizing gas remaining in the reaction chamber can be quickly exhausted (also referred to as purge gas). Since it has two roles of introduction (carrier) and exhaust (purge) in this way, it is sometimes called a carrier purge gas. Further, it is preferable to use the carrier purge gas because the uniformity of the formed film is improved.
  • FIG. 13 shows a film formation sequence of a film of a material having a ferroelectricity (hereinafter referred to as a ferroelectric layer) using the ALD method.
  • a ferroelectric layer a film formation sequence of a film of a material having a ferroelectricity (hereinafter referred to as a ferroelectric layer) using the ALD method.
  • the insulator 130 a film formation of a ferroelectric layer having hafnium oxide and zirconium oxide will be shown as an example.
  • a precursor containing hafnium and further containing one or more selected from chlorine, fluorine, bromine, iodine, and hydrogen can be used.
  • a precursor containing zirconium and further containing one or more selected from chlorine, fluorine, bromine, iodine, and hydrogen can be used.
  • HfCl 4 is used as the precursor 401 containing hafnium
  • ZrCl 4 is used as the precursor 402 containing zirconium.
  • the precursor 401 and the precursor 402 are formed by heating and gasifying a liquid raw material or a solid raw material.
  • the precursor 401 is formed from a solid raw material of HfCl 4
  • the precursor 402 is formed from a solid raw material of ZrCl 4 .
  • Impurities are preferably reduced in the precursor 401 and the precursor 402, and it is preferable that these solid raw materials also have reduced impurities.
  • examples of the impurities include Ba, Cd, Co, Cr, Cu, Fe, Ga, Li, Mg, Mn, Na, Ni, Sr, V, Zn and the like.
  • the above impurities are preferably less than 1000 wppb.
  • wppb is a unit in which the concentration of impurities converted by mass is expressed in parts per billion.
  • any one or a plurality selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 can be used.
  • a gas containing H2O is used as the oxidizing gas 403.
  • the carrier purge gas 404 any one or a plurality selected from N2 , He, Ar, Kr, and Xe can be used.
  • N 2 is used as the carrier purge gas 404.
  • the carrier purge gas 404 is introduced into the reaction chamber.
  • the carrier purge gas 404 is always introduced during steps S01 to S08.
  • the oxidizing gas 403 is introduced into the reaction chamber (step S01).
  • the introduction of the oxidizing gas 403 is stopped, only the carrier purge gas 404 is used, and the oxidizing gas 403 remaining in the reaction chamber is purged (step S02).
  • the precursor 401 is introduced into the reaction chamber to keep the pressure in the reaction chamber constant (step S03). In this way, the precursor 401 is adsorbed on the surface to be formed.
  • the introduction of the precursor 401 is stopped, only the carrier purge gas 404 is used, and the precursor 401 remaining in the reaction chamber is purged (step S04).
  • the oxidizing gas 403 is introduced into the reaction chamber.
  • the precursor 401 is oxidized to form hafnium oxide (step S05).
  • the introduction of the oxidizing gas 403 is stopped, only the carrier purge gas 404 is used, and the oxidizing gas 403 remaining in the reaction chamber is purged (step S06).
  • the precursor 402 is introduced into the reaction chamber to keep the pressure in the reaction chamber constant (step S07). In this way, the precursor 402 is adsorbed on the oxygen layer of hafnium oxide.
  • the introduction of the precursor 402 is stopped, only the carrier purge gas 404 is used, and the precursor 402 remaining in the reaction chamber is purged (step S08).
  • the oxidizing gas 403 is introduced into the reaction chamber. By introducing the oxidizing gas 403, the precursor 402 is oxidized and zirconium oxide is formed on hafnium oxide.
  • steps S01 to S08 are set as one cycle, and the cycle is repeated until a desired film thickness is reached. It is preferable that steps S01 to S08 are performed in a temperature range of 250 ° C. or higher and 450 ° C. or lower, and more preferably in a temperature range of 350 ° C. or higher and 400 ° C. or lower.
  • the insulator 130 by forming a film using the ALD method, it is possible to form a layered crystal structure in which a hafnium layer, an oxygen layer, a zirconium layer, and an oxygen layer are repeated. Further, as described above, by forming a film using a precursor having reduced impurities, it is possible to prevent impurities from being mixed in during the film formation and hindering the formation of the layered crystal structure. As described above, by forming the insulator 130 into a layered crystal structure having high crystallinity, the insulator 130 can be given high ferroelectricity.
  • the insulator 130 does not necessarily exhibit ferroelectricity immediately after film formation. As described above, the insulator 130 may exhibit ferroelectricity not immediately after film formation but after forming the conductor 120 on the insulator 130.
  • FIG. 14A is a schematic view of the manufacturing apparatus 900 by the ALD method.
  • the manufacturing apparatus 900 has a reaction chamber 901, a gas introduction port 903, a reaction chamber inlet 904, an exhaust port 905, a wafer stage 907, and a shaft 908.
  • the wafer 950 is arranged on the wafer stage 907.
  • the reaction chamber 901 may be provided with a heater system for heating the inside of the reaction chamber 901, the precursor 401, the precursor 402, the oxidizing gas 403, and the carrier purge gas 404.
  • the wafer stage 907 may be provided with a heater system for heating the wafer 950.
  • the wafer stage 907 may be provided with a rotation mechanism that rotates horizontally with the shaft 908 as a rotation axis.
  • the precursor 401, the precursor 402, the oxidizing gas 403, and the carrier purge gas 404 are introduced into the gas inlet 903 at an appropriate timing and at an appropriate flow rate in front of the gas inlet.
  • Gas supply system is installed.
  • an exhaust system having a vacuum pump is installed at the end of the exhaust port 905.
  • the manufacturing apparatus 900 shown in FIG. 14A is an ALD apparatus called a cross-flow system.
  • the flow of the precursor 401, the precursor 402, the oxidizing gas 403, and the carrier purge gas 404 in the cross-flow method will be described below.
  • the precursor 401, the precursor 402, the oxidizing gas 403, and the carrier purge gas 404 flow from the gas inlet 903 to the reaction chamber 901 via the reaction chamber inlet 904, reach the wafer 950, and are exhausted through the exhaust port 905. .
  • the arrow shown in FIG. 14A schematically indicates the direction in which the gas flows.
  • step S05 for introducing the oxidizing gas 403 into the reaction chamber 901 shown in FIG. 13 the precursor 401 adsorbed on the wafer 950 is oxidized by the oxidizing gas 403 to form hafnium oxide. Due to the structure of the manufacturing apparatus 900 of the cross-flow method, the oxidizing gas 403 reaches the wafer 950 after being in contact with the heated reaction chamber member for a long time. Therefore, for example , when O3 is used as the oxidizing gas 403, the oxidizing gas 403 is decomposed by the reaction between the high temperature solid surface and the oxidizing gas 403 by the time it reaches the state, and the oxidizing power is lowered.
  • the film formation rate of hafnium oxide depends on the reach of the oxidizing gas from the reaction chamber inlet 904 to the wafer 950.
  • the peripheral portion of the wafer 950 reaches the oxidizing gas 403 first, so that the film thickness of hafnium oxide becomes thicker toward the peripheral portion of the wafer 950 and the central portion. Is thinner than the peripheral part.
  • the oxidation of the precursor 401 has been described as an example, but the same applies to the oxidation of the precursor 402.
  • hafnium oxide having excellent film thickness uniformity in the substrate surface can be formed.
  • the uniformity in the substrate surface is preferably ⁇ 1.5% or less, more preferably ⁇ 1.0% or less.
  • RANGE maximum film thickness in the substrate surface-the minimum film thickness in the substrate surface
  • ⁇ PNU Percent Non Uniformity
  • ⁇ PNU (%) (RANGE ⁇ 100) / (2 ⁇ average value of film thickness in the substrate surface).
  • the oxidizing gas 403 forms a layer of oxygen having excellent uniformity, so that a more regular layered crystal structure can be formed.
  • the insulator 130 by forming the insulator 130 into a highly regular, layered crystal structure, the insulator 130 can be given high ferroelectricity.
  • an insulator 130 made of a material capable of having ferroelectricity can be formed.
  • the capacitive element 100 can be made into a ferroelectric capacitor.
  • FIG. 14B is a model diagram of the crystal structure of HfZrO X , here Hf 0.5 Zr 0.5 O 2 . Further, in FIG. 14B, the directions of the a-axis, the b-axis, and the c-axis are also shown.
  • FIG. 14B is a structure in which Zr is arranged in layers with respect to the optimized structure including the cell by the first-principles calculation regarding the orthorhombic structure (Pca2 1 ) of HfO 2 .
  • hafnium and zirconium are bonded to each other via oxygen. This can be formed by alternately depositing hafnium and zirconium by the ALD method as in the film formation sequence shown in FIG.
  • the metal oxide of one aspect of the present invention can produce a crystal structure as shown in FIG. 14B by using the film forming sequence shown in FIG. 13 and the manufacturing apparatus shown in FIG. 14A.
  • the capacitive element containing a material that may have ferroelectricity.
  • the capacitive element can be provided with good productivity.
  • FIG. 15A to 15D are a top view and a cross-sectional view of a semiconductor device having a transistor 200 and a capacitive element 100.
  • FIG. 15A is a top view of the semiconductor device.
  • 15B to 15D are cross-sectional views of the semiconductor device.
  • FIG. 15B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 15A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 15C is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG.
  • FIG. 15A is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 15D is a cross-sectional view of a portion shown by a dotted chain line of A5-A6 in FIG. 15A.
  • FIG. 15A some elements are omitted for the purpose of clarifying the figure.
  • the semiconductor device of one aspect of the present invention includes an insulator 212 on a substrate (not shown), an insulator 214 on the insulator 212, a transistor 200 on the insulator 214, and an insulator provided on the transistor 200.
  • the insulator 212, the insulator 214, the insulator 216, the insulator 275, the insulator 280, the insulator 282, the insulator 283, the insulator 285, and the insulator 274 function as an interlayer film.
  • the insulator 283 is in contact with a part of the upper surface of the insulator 214, the side surface of the insulator 216, the side surface of the insulator 222, the side surface of the insulator 275, the side surface of the insulator 280, and the side surface and the upper surface of the insulator 282. ..
  • the transistor 200 has a semiconductor layer, a first gate, a second gate, a source, and a drain.
  • the other of the source and drain of the transistor 200 is above the semiconductor layer and in contact with one of the electrodes of the capacitive element 100.
  • Insulator 271 (insulator 271a and insulator 271b) is provided in contact with the source and drain of the transistor 200.
  • the capacitive element 100 is provided in an opening reaching one of the source and drain of the transistor 200 formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the capacitive element 100 is arranged on the conductor 110 which is in contact with the upper surface of one of the source and drain of the transistor 200 at the opening, the insulator 130 which is arranged on the conductor 110 and the insulator 285, and the insulator 130. It has a conductor 120 (conductor 120a and a conductor 120b) to be formed.
  • the conductor 110 is arranged along the side surface and the bottom surface of the opening.
  • the insulator 245 is provided between the conductor 110 and the insulator 280.
  • the insulator 245 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.).
  • the insulator 245 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the insulator 245 is preferably less permeable to one or both of oxygen and hydrogen than the insulator 280.
  • the transistor 200 includes an insulator 216 on the insulator 214 and a conductor 205 (conductor 205a and conductivity) arranged so as to be embedded in the insulator 214 and / or the insulator 216.
  • Body 205b insulator 222 on insulator 216 and insulator 205, insulator 224 on insulator 222, oxide 230a on insulator 224, and oxide 230b on oxide 230a.
  • the insulator 252 includes an upper surface of the insulator 222, a side surface of the insulator 224, a side surface of the oxide 230a, a side surface and an upper surface of the oxide 230b, and a side surface of the conductor 242. It is in contact with the side surface of the insulator 271, the side surface of the insulator 275, the side surface of the insulator 280, and the lower surface of the insulator 250. Further, the upper surface of the conductor 260 is arranged so that the height substantially coincides with the uppermost portion of the insulator 254, the uppermost portion of the insulator 250, the uppermost portion of the insulator 252, and the upper surface of the insulator 280. Further, the insulator 282 is in contact with at least a part of the upper surface of each of the conductor 260, the insulator 252, the insulator 250, the insulator 254, and the insulator 280.
  • the oxide 230a and the oxide 230b may be collectively referred to as the oxide 230.
  • the conductor 242a and the conductor 242b may be collectively referred to as a conductor 242.
  • the insulator 271a and the insulator 271b may be collectively referred to as an insulator 271.
  • the insulator 280 and the insulator 275 are provided with an opening reaching the oxide 230b.
  • An insulator 252, an insulator 250, an insulator 254, and a conductor 260 are arranged in the opening.
  • a conductor 260, an insulator 252, an insulator 250, and an insulator 254 are provided between the insulator 271a and the conductor 242a and the insulator 271b and the conductor 242b.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the oxide 230 preferably has an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a.
  • the oxide 230a By having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b.
  • the transistor 200 shows a configuration in which the oxide 230 is laminated with two layers of the oxide 230a and the oxide 230b, but the present invention is not limited to this.
  • a single layer of the oxide 230b or a laminated structure of three or more layers may be provided, or each of the oxide 230a and the oxide 230b may have a laminated structure.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 252, the insulator 250, and the insulator 254 function as the first gate insulator, and the insulator 222 and the insulator 224 function as the second gate insulator.
  • the gate insulator may also be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 242a functions as one of the source or the drain, and the conductor 242b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 260 of the oxide 230 functions as a channel forming region.
  • FIG. 16A an enlarged view of the vicinity of the channel formation region in FIG. 15B is shown in FIG. 16A.
  • the oxide 230b is provided so as to sandwich the region 230bc that functions as the channel forming region of the transistor 200, and the region 230ba and the region 230bb that function as the source region or the drain region, respectively. And have. At least a part of the region 230bc overlaps with the conductor 260.
  • the region 230bc is provided in the region between the conductor 242a and the conductor 242b.
  • the region 230ba is provided so as to be superimposed on the conductor 242a
  • the region 230bb is provided so as to be superimposed on the conductor 242b.
  • the region 230bc that functions as a channel forming region is a high resistance region having a low carrier concentration because it has less oxygen deficiency or a lower impurity concentration than the regions 230ba and 230bb. Therefore, it can be said that the region 230bc is i-type (intrinsic) or substantially i-type.
  • the regions 230ba and 230bb which function as source regions or drain regions, respectively, are regions where the carrier concentration is increased due to a large amount of oxygen deficiency or the concentration of impurities such as hydrogen, nitrogen, and metal elements is high, and the resistance is lowered.
  • the region 230ba and the region 230bb are n-type regions having a high carrier concentration and low resistance as compared with the region 230bc.
  • the carrier concentration of the region 230 bc that functions as the channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration in the region 230 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 230 ba and the region 230 bb, and is equal to or lower than the carrier concentration of the region 230 bc.
  • regions may be formed. That is, the region functions as a junction region between the region 230 bc and the region 230 ba or the region 230 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration of the region 230ba and the region 230bb, and may be equal to or higher than the hydrogen concentration of the region 230bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the region 230ba and the region 230bb, and may be equal to or greater than the oxygen deficiency of the region 230bc.
  • FIG. 16A shows an example in which the region 230ba, the region 230bb, and the region 230bc are formed on the oxide 230b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 230b but also with the oxide 230a.
  • concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, it suffices that the concentration of the metal element and the concentration of the impurity element such as hydrogen and nitrogen decreases as the region is closer to the channel formation region.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 230 (oxide 230a and oxide 230b) containing a channel forming region.
  • the metal oxide functioning as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 230.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230a under the oxide 230b By arranging the oxide 230a under the oxide 230b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 230a to the oxide 230b. ..
  • the oxide 230a and the oxide 230b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Since the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.).
  • the metal By heat-treating at a temperature at which the oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure.
  • a temperature at which the oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • CAAC-OS By increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiency are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, hydrogen in the vicinity of the oxygen deficiency may form a defect in which hydrogen is contained in the oxygen deficiency (hereinafter, may be referred to as VOH) to generate an electron as a carrier. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • the oxide semiconductor is removed from the insulator.
  • Oxygen can be supplied to reduce oxygen deficiency and VOH.
  • the on-current of the transistor 200 may decrease or the field effect mobility may decrease.
  • the oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 230bc that functions as a channel forming region preferably has a reduced carrier concentration and is i-type or substantially i-type, but the region 230ba that functions as a source region or a drain region and
  • the region 230bb has a high carrier concentration and is preferably n-type. That is, it is preferable to reduce oxygen deficiency and VOH in the region 230bc of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the region 230ba and the region 230bb.
  • microwave treatment is performed in an atmosphere containing oxygen to reduce oxygen deficiency and VOH in the region 230bc .
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act.
  • the region 230bc can be irradiated with a high frequency such as microwaves or RF.
  • the VO H of the region 230 bc can be divided, the hydrogen H can be removed from the region 230 bc, and the oxygen -deficient VO can be supplemented with oxygen. That is, in the region 230bc , the reaction “VOH ⁇ H + VO” occurs, and the hydrogen concentration in the region 230bc can be reduced. Therefore, oxygen deficiency and VOH in the region 230bc can be reduced, and the carrier concentration can be lowered.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 242a and 242b and does not reach the regions 230ba and 230bb. .. Further, the action of the oxygen plasma can be reduced by the insulator 271 and the insulator 280 provided overlying the oxide 230b and the conductor 242. This makes it possible to prevent a decrease in VOH and an excessive amount of oxygen supply in the regions 230ba and 230bb during microwave treatment, so that a decrease in carrier concentration can be prevented.
  • microwave treatment in an atmosphere containing oxygen after forming the insulating film to be the insulator 252 or after forming the insulating film to be the insulator 250.
  • microwave treatment in an atmosphere containing oxygen through the insulator 252 or the insulator 250 in this way, oxygen can be efficiently injected into the region 230 bc.
  • the insulator 252 so as to be in contact with the side surface of the conductor 242 and the surface of the region 230 bc, the injection of more oxygen than necessary into the region 230 bc is suppressed, and the oxidation of the side surface of the conductor 242 is suppressed. can do.
  • oxidation of the side surface of the conductor 242 can be suppressed when the insulating film to be the insulator 250 is formed.
  • oxygen injected into the region 230bc has various forms such as oxygen atoms, oxygen molecules, and oxygen radicals (also referred to as O radicals, atoms or molecules having unpaired electrons, or ions).
  • the oxygen injected into the region 230bc may be any one or more of the above-mentioned forms, and it is particularly preferable that it is an oxygen radical.
  • the film quality of the insulator 252 and the insulator 250 can be improved, the reliability of the transistor 200 is improved.
  • oxygen deficiency and VOH can be selectively removed in the region 230 bc of the oxide semiconductor to make the region 230 bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 230ba and the region 230bb that function as the source region or the drain region, and maintain the n-type. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and suppress variations in the electrical characteristics of the transistor 200 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 230a and the oxide 230b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b.
  • the oxide 230a and the oxide 230b have a common element other than oxygen as a main component, a mixed layer having a low defect level density can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxide 230a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 230 and the insulator 252 and its vicinity thereof can be provided.
  • Indium contained in the oxide 230 may be unevenly distributed.
  • the vicinity of the surface of the oxide 230 has an atomic number ratio close to that of indium oxide or an atomic number ratio close to that of In—Zn oxide.
  • the atomic number ratio of indium in the vicinity of the surface of the oxide 230, particularly the oxide 230b, is increased, so that the field effect mobility of the transistor 200 can be improved.
  • the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 has impurities such as water and hydrogen from the substrate side or the transistor 200. It is preferable to function as a barrier insulating film that suppresses diffusion from above the transistor 200 to the transistor 200. Therefore, at least one of insulator 212, insulator 214, insulator 271, insulator 275, insulator 282, insulator 283, and insulator 285 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, and a nitrogen molecule.
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate).
  • impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms
  • an insulating material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are insulators having a function of suppressing impurities such as water and hydrogen, and diffusion of oxygen.
  • the insulator 214 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 212 and the insulator 214. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 200 side from the interlayer insulating film or the like arranged outside the insulator 285. Alternatively, it is possible to prevent oxygen contained in the insulator 224 or the like from diffusing toward the substrate side via the insulator 212 and the insulator 214.
  • the transistor 200 has an insulator 212, an insulator 214, an insulator 271, an insulator 275, an insulator 282, an insulator 283, and an insulator 212 having a function of suppressing the diffusion of impurities such as water and hydrogen and oxygen. It is preferable to have a structure surrounded by an insulator 285.
  • an oxide having an amorphous structure as the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, hydrogen contained in the transistor 200 or hydrogen existing around the transistor 200 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 200.
  • a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, it is possible to manufacture the transistor 200 and the semiconductor device having good characteristics and high reliability.
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 preferably have an amorphous structure, but some regions have a polycrystal structure. It may be formed. Further, the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystal structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285. Can be reduced.
  • the film forming method is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may be appropriately used.
  • the resistivity of the insulator 212, the insulator 275, and the insulator 283 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 274, the insulator 280, and the insulator 285 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260.
  • the conductor 205 is embedded in the opening formed in the insulator 216. Further, a part of the conductor 205 may be embedded in the insulator 214.
  • the opening also includes, for example, a groove, a slit and the like. Further, the area where the opening is formed may be referred to as an opening.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 205b is provided so as to be embedded in the recess formed in the conductor 205a.
  • the height of the upper surface of the conductor 205b substantially coincides with the height of the upper surface of the conductor 205a and the height of the upper surface of the insulator 216.
  • the conductor 205a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • a conductive material having a function of reducing the diffusion of hydrogen in the conductor 205a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 205a, impurities such as hydrogen contained in the conductor 205b are prevented from diffusing into the oxide 230 via the insulator 224 and the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, titanium, titanium nitride, tantalum, tantalum nitride, tungsten nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material can be made into a single layer or a laminated material.
  • titanium nitride may be used for the conductor 205a.
  • the conductor 205a can be a laminate of a conductor having a function of suppressing the diffusion of oxygen and a tantalum, tungsten, titanium, molybdenum, aluminum, copper, or molybdenum tungsten alloy.
  • tantalum, tungsten, titanium, molybdenum, aluminum, copper, molybdenum-tungsten alloy or the like for the conductor 205b.
  • tungsten may be used for the conductor 205b.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • Vth threshold voltage
  • by applying a negative potential to the conductor 205 it is possible to increase the Vth of the transistor 200 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.
  • the electrical resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electrical resistivity.
  • the film thickness of the insulator 216 is substantially the same as that of the conductor 205.
  • the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that the impurities can be reduced from diffusing into the oxide 230. ..
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 is also stretched in a region outside the ends of the oxides 230a and 230b in the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel forming region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 that functions as the first gate electrode and the electric field of the conductor 205 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having the S-channel structure represents the structure of the transistor that electrically surrounds the channel forming region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 205 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 shows a configuration in which the conductor 205a and the conductor 205b are laminated, but the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, it is preferable that the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • an oxide containing hafnium and zirconium for example, hafnium zirconium oxide.
  • the insulator 222 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 200, and the generation of oxygen deficiency in the oxide 230 can be suppressed. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide may be used in a single layer or in a laminated state.
  • a high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • the insulator 224 in contact with the oxide 230 for example, silicon oxide, silicon oxynitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 230 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 230 can be repaired by the supplied oxygen, in other words, the reaction of "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 230 reacts, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 230 from being recombined with the oxygen deficiency to form VOH.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 224 may be formed in an island shape by superimposing on the oxide 230a. In this case, the insulator 275 is in contact with the side surface of the insulator 224 and the upper surface of the insulator 222.
  • the conductor 242a and the conductor 242b are provided in contact with the upper surface of the oxide 230b.
  • the conductor 242a and the conductor 242b each function as a source electrode or a drain electrode of the transistor 200.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, a nitride containing tantalum and aluminum, and titanium. It is preferable to use a nitride containing aluminum and the like. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • Hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like is likely to diffuse into the conductor 242a or the conductor 242b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like may be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 it is preferable that no curved surface is formed between the side surface of the conductor 242 and the upper surface of the conductor 242.
  • the cross-sectional area of the conductor 242 in the cross section in the channel width direction as shown in FIG. 15D can be increased.
  • the conductivity of the conductor 242 can be increased and the on-current of the transistor 200 can be increased.
  • the insulator 271a is provided in contact with the upper surface of the conductor 242a, and the insulator 271b is provided in contact with the upper surface of the conductor 242b.
  • the insulator 271 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 271 has a function of suppressing the diffusion of oxygen.
  • the insulator 271 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • an insulator such as aluminum oxide or magnesium oxide may be used.
  • the insulator 275 is provided so as to cover the insulator 224, the oxide 230a, the oxide 230b, the conductor 242, and the insulator 271. It is preferable that the insulator 275 has a function of capturing hydrogen and fixing hydrogen. In that case, the insulator 275 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 275, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 242 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 224 and the insulator 280 from diffusing into the conductor 242. As a result, it is possible to prevent the conductor 242 from being directly oxidized by the oxygen contained in the insulator 224 and the insulator 280 to increase the resistivity and reduce the on-current.
  • the insulator 252 functions as part of the gate insulator. As the insulator 252, it is preferable to use a barrier insulating film against oxygen. As the insulator 252, an insulator that can be used for the above-mentioned insulator 282 may be used. As the insulator 252, an insulator containing an oxide of one or both of aluminum and hafnium may be used. As the insulator, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used. In this embodiment, aluminum oxide is used as the insulator 252. In this case, the insulator 252 is an insulator having at least oxygen and aluminum.
  • the insulator 252 is provided in contact with the upper surface and the side surface of the oxide 230b, the side surface of the oxide 230a, the side surface of the insulator 224, and the upper surface of the insulator 222. That is, the region of the oxide 230a, the oxide 230b, and the insulator 224 overlapping with the conductor 260 is covered with the insulator 252 in the cross section in the channel width direction. Thereby, when the heat treatment or the like is performed, the desorption of oxygen by the oxide 230a and the oxide 230b can be blocked by the insulator 252 having a barrier property against oxygen.
  • the insulator 280 and the insulator 250 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 230a and the oxide 230b. Therefore, it is possible to prevent the region 230ba and the region 230bb from being excessively oxidized through the region 230bc to cause a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 is provided in contact with the side surfaces of the conductor 242, the insulator 271, the insulator 275, and the insulator 280. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 242 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 254, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 252 is thin.
  • the film thickness of the insulator 252 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 252 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 252 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 252 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the insulator 252 In order to form the insulator 252 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor.
  • a thermal ALD Thermal ALD
  • PEALD Laser ALD
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 252 can be formed on the side surface of the opening formed in the insulator 280 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • impurities such as carbon as compared with the film provided by other film forming methods.
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • AES Auger electron spectroscopy
  • the insulator 250 functions as part of the gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the insulator 252.
  • the insulator 250 includes silicon oxide, silicon nitriding, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are stable against heat.
  • the insulator 250 is an insulator having at least oxygen and silicon.
  • the insulator 250 preferably has a reduced concentration of impurities such as water and hydrogen in the insulator 250.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, and more preferably 0.5 nm or more and 15.0 nm or less. In this case, the insulator 250 may have, at least in part, a region having the above-mentioned film thickness.
  • FIGS. 15A to 15D show a configuration in which the insulator 250 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 250 may have a two-layer laminated structure of the insulator 250a and the insulator 250b on the insulator 250a.
  • the lower insulator 250a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 250b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 250a can be suppressed from diffusing into the conductor 260. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230. Further, it is possible to suppress the oxidation of the conductor 260 by the oxygen contained in the insulator 250a.
  • the insulator 250a may be provided by using a material that can be used for the above-mentioned insulator 250, and the insulator 250b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 250b.
  • the insulator 250b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 250b is 0.5 nm or more and 5.0 nm or less, preferably 1.0 nm or more and 5.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 250b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 250b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 250a and the insulator 250b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 250 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 254 functions as part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 254.
  • the insulator 254 is an insulator having at least nitrogen and silicon.
  • the insulator 254 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 250 can be suppressed from diffusing into the conductor 260.
  • the insulator 254 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 252, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 254 is thin.
  • the film thickness of the insulator 254 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 254 may have, at least in part, a region having the above-mentioned film thickness.
  • the film thickness of the insulator 254 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 254 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the conductor 260 functions as a first gate electrode of the transistor 200.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 substantially coincides with the upper surface of the insulator 250.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 15B and 15C, it may be a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 260b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the conductor 260 is self-aligned so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the height is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 can be applied to the channel forming region of the oxide 230b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 275, and an opening is formed in a region where the insulator 250 and the conductor 260 are provided. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon nitride nitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 282 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 282 is an insulator having at least oxygen and aluminum.
  • the insulator 282 which has a function of capturing impurities such as hydrogen in contact with the insulator 280 in the region sandwiched between the insulator 212 and the insulator 283, hydrogen contained in the insulator 280 and the like can be obtained. Impurities can be captured and the amount of hydrogen in the region can be kept constant. In particular, it is preferable to use aluminum oxide having an amorphous structure as the insulator 282 because hydrogen may be captured or fixed more effectively. This makes it possible to manufacture a transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 283 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above.
  • the insulator 283 is placed on top of the insulator 282.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 283.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • Capacitive element 100 The capacitive element 100 is arranged in an opening formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285, and is in contact with the upper surface of the conductor 242b. And an insulator 130 on the conductor 110 and the insulator 283, and a conductor 120 on the insulator 130.
  • the conductor 120 has a laminated structure of the conductor 120a on the insulator 130 and the conductor 120b on the conductor 120a.
  • the conductor 110 functions as a lower electrode of the capacitive element 100
  • the conductor 120 functions as an upper electrode of the capacitive element 100
  • the insulator 130 functions as a dielectric of the capacitive element 100.
  • the upper electrode and the lower electrode are dielectrics not only on the bottom surface but also on the side surface at the openings of the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285. It is configured to face each other with a., And the capacitance per unit area can be increased. Therefore, the deeper the depth of the opening, the larger the capacitance of the capacitive element 100 can be. By increasing the capacitance per unit area of the capacitive element 100 in this way, it is possible to promote miniaturization or high integration of the semiconductor device.
  • the shape of the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285 as viewed from the upper surface may be a quadrangle or a polygonal shape other than the quadrangle. It may be a polygonal shape with curved corners, or a circular shape including an ellipse.
  • it is preferable that the area where the opening and the transistor 200 overlap is large in the top view.
  • the length of the conductor 110 in the channel width direction is smaller than the length of the conductor 242b in the channel width direction.
  • the occupied area of the semiconductor device having the capacitive element 100 and the transistor 200 can be reduced.
  • the present invention is not limited to this, and the length of the conductor 110 in the channel width direction may be larger than the length of the conductor 242b in the channel width direction.
  • the conductor 110 is arranged along the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the side surface and the bottom surface of the opening have a shape joined by a curved surface. With such a configuration, the conductor 110 can be formed into a film with good coverage at the opening.
  • the height of a part of the upper surface of the conductor 110 substantially coincides with the height of the upper surface of the insulator 285. Further, the upper surface of the conductor 242b is in contact with the lower surface of the conductor 110.
  • the conductor 110 is preferably formed into a film by using an ALD method, a CVD method, or the like, and a conductor that can be used for the conductor 205 may be used. For example, as the conductor 110, titanium nitride formed by using the thermal ALD method can be used.
  • the insulator 130 is arranged so as to cover a part of the conductor 110, the insulator 245, and the insulator 285.
  • the height of the upper surface of the region that overlaps with the insulator 130 may be higher than the height of the upper surface of the region that does not overlap with the insulator 130.
  • the insulator 130 is preferably formed into a film by using an ALD method, a CVD method, or the like. It is preferable to use a material capable of having ferroelectricity for the insulator 130.
  • Materials that can have strong dielectric properties include hafnium oxide, zirconium oxide, HfZrOX ( X is a real number larger than 0), hafnium oxide and element J1 (the element J1 here is zirconium (Zr), silicon).
  • Element J2 (here) to zirconium oxide, a material to which (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc., selected from one or more) is added.
  • the element J2 in is one or more selected from hafnium (Hf), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) Examples include materials to which the above is added. Further, as materials capable of having strong dielectric property, PbTIO X , barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO). , Barium titanate, and the like, and a piezoelectric ceramic having a perovskite structure may be used.
  • the material capable of having ferroelectricity for example, a mixture or a compound containing a plurality of materials selected from the materials listed above can be used.
  • the insulator 130 may have a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the film thickness of the insulator 130 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and further preferably 10 nm or less.
  • the insulator 130 may have a laminated structure of the above-mentioned material capable of having ferroelectricity and a material having a large dielectric strength.
  • Materials with high dielectric strength include silicon oxide, silicon nitride, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and oxidation with pores. There is silicon or resin.
  • the conductor 120 is arranged so as to fill the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the conductor 120 has a region overlapping with the insulator 285 via the insulator 130.
  • the conductor 120 can be insulated from the conductor 110 via the insulator 130.
  • the portion of the conductor 120 above the insulator 283 may be routed and formed in a wiring shape.
  • the conductor 120 preferably has a conductor 120a and a conductor 120b on the conductor 120a.
  • the conductor 120a is provided with a thin conductive film having a good covering property on the insulator 130.
  • the conductor 120b may be arranged so as to embed an opening on the conductor 120a.
  • the conductor 120a is preferably formed into a film by using an ALD method, a CVD method, or the like, and a conductor that can be used for the conductor 205 can be used.
  • the conductor 120a titanium nitride formed by the ALD method can be used.
  • the conductor 120b is preferably formed into a film by using an ALD method, a CVD method, a sputtering method, or the like, and a conductor that can be used for the conductor 205 can be used.
  • a conductor that can be used for the conductor 205 can be used.
  • tungsten formed by a sputtering method can be used.
  • the conductor 120 is not limited to the two-layer structure, and may be a single-layer structure or a laminated structure having three or more layers.
  • a conductor that is in contact with the upper surface of the conductor 120 and functions as wiring may be arranged.
  • the conductor it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, and may be, for example, a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 245 is arranged in contact with the side surfaces of the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the conductor 110 is provided in contact with the inner side surface of the insulator 245, the insulator 130 is provided in contact with the inner side surface of the conductor 110, and the conductor 120 is provided in contact with the inner side surface of the insulator 130. ..
  • a barrier insulating film that can be used for the insulator 275 or the like can be used.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride can be used. Since the insulator 245 is provided in contact with the insulator 283, the insulator 282, the insulator 275, and the insulator 271, impurities such as water and hydrogen contained in the insulator 280 or the insulator 285 are contained in the conductor 110. It can be suppressed from being mixed in the oxide 230 through.
  • silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 110.
  • the first insulator in contact with the inner wall of the opening such as the insulator 280 and the second insulator inside thereof are a barrier insulating film against oxygen.
  • a barrier insulating film against hydrogen it is preferable to use a barrier insulating film against hydrogen in combination.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • the insulator 2445 the configuration in which the first insulator and the second conductor are laminated is shown, but the present invention is not limited to this.
  • the insulator 245 may be provided as a single layer or a laminated structure having three or more layers.
  • an insulator substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the substrate having a metal nitride there are a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those on which an element is provided may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Insulator examples include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low relative permittivity include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the transistor using the metal oxide can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide, and metal nitrides such as aluminum nitride, silicon nitride, and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the oxide 230 can be compensated by having the structure in which silicon oxide or silicon oxide having a region containing oxygen desorbed by heating is in contact with the oxide 230.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined is used for the conductor functioning as a gate electrode.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • the conductor that functions as the gate electrode it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • a metal oxide oxide semiconductor
  • the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the metal oxide is an In—M—Zn oxide having indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Elements applicable to the other element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 17A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 17A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 17B may be simply referred to as an XRD spectrum in the present specification.
  • the thickness of the CAAC-IGZO film shown in FIG. 17B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 17C.
  • FIG. 17C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 17A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between the atoms changes due to the replacement of metal atoms. it is conceivable that.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS or amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as selected area electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region containing indium oxide, indium zinc oxide, or the like as a main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on -current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ . It is 10 11 cm -3 or less, more preferably 1 ⁇ 10 10 cm -3 or less, and 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel forming region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel forming region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a simple substance element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer material, a two-dimensional material, etc.) that functions as a semiconductor, and the like as a semiconductor material.
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via bonds that are weaker than covalent or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • oxide 230 for example, it is preferable to use a transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenate (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten disulfide typically WS 2
  • Tungsten disulfide typically WSe 2
  • Tungsten tellurium typically WTe 2
  • Hafnium sulfide typically HfS 2
  • Hafnium serene typically typically
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • the insulating material for forming an insulator, the conductive material for forming a conductor, or the semiconductor material for forming a semiconductor is a sputtering method, a CVD method, an MBE method, or a PLD method.
  • the ALD method or the like can be appropriately used to form a film.
  • the sputtering method includes an RF sputtering method using a high frequency power supply as a power supply for sputtering, a DC sputtering method using a DC power supply, and a pulse DC sputtering method in which the voltage applied to the electrodes in a pulsed manner is changed.
  • the RF sputtering method is mainly used when forming an insulating film
  • the DC sputtering method is mainly used when forming a metal conductive film.
  • the pulse DC sputtering method is mainly used when a compound such as an oxide, a nitride, or a carbide is formed into a film by the reactive sputtering method.
  • the CVD method can be classified into a plasma CVD (PECVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (PhotoCVD) method using light, and the like. Further, it can be divided into a metal CVD (MCVD: Metall CVD) method and an organic metal CVD (MOCVD: Metalorganic CVD) method depending on the raw material gas used.
  • PECVD plasma CVD
  • TCVD Thermal CVD
  • PhotoCVD PhotoCVD
  • MCVD Metal CVD
  • MOCVD Metalorganic CVD
  • the plasma CVD method can obtain a high quality film at a relatively low temperature. Further, since the thermal CVD method does not use plasma, it is a film forming method capable of reducing plasma damage to the object to be processed. For example, wiring, electrodes, elements (transistors, capacitive elements, etc.) included in a semiconductor device may be charged up by receiving electric charges from plasma. At this time, the accumulated electric charge may destroy the wiring, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of the thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of the semiconductor device can be increased. Further, in the thermal CVD method, plasma damage during film formation does not occur, so that a film having few defects can be obtained.
  • thermal ALD Thermal ALD
  • PEALD plasma-excited reactor
  • the CVD method and the ALD method are different from the sputtering method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be treated and has good step coverage.
  • the ALD method has excellent step covering property and excellent thickness uniformity, and is therefore suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film forming speed, it may be preferable to use it in combination with another film forming method such as a CVD method having a high film forming speed.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the raw material gas.
  • a film having a continuously changed composition can be formed by changing the flow rate ratio of the raw material gas while forming the film.
  • the time required for film formation is shortened because it does not require time for transport or pressure adjustment as compared with the case of forming a film using multiple film forming chambers. can do. Therefore, it may be possible to increase the productivity of the semiconductor device.
  • a film having an arbitrary composition can be formed by simultaneously introducing a plurality of different types of precursors or by controlling the number of cycles of each of a plurality of different types of precursors.
  • a wet etching method, a dry etching method, a lithography method, or the like can be appropriately used when processing a film.
  • a capacitively coupled plasma (CCP: Capacitively Coupled Plasma) etching apparatus having parallel plate type electrodes can be used.
  • the capacitive coupling type plasma etching apparatus having a parallel plate type electrode may be configured to apply a high frequency voltage to one of the parallel plate type electrodes. Alternatively, a plurality of different high frequency voltages may be applied to one of the parallel plate type electrodes. Alternatively, a high frequency voltage having the same frequency may be applied to each of the parallel plate type electrodes. Alternatively, a high frequency voltage having a different frequency may be applied to each of the parallel plate type electrodes.
  • a dry etching apparatus having a high-density plasma source can be used. As the dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP: Inductively Coupled Plasma) etching apparatus or the like can be used.
  • ICP Inductively Coupled Plasma
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. Further, a hard mask made of an insulator or a conductor may be used under the resist mask.
  • FIG. 18A shows a top view of the semiconductor device.
  • FIG. 18B is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A1-A2 shown in FIG. 18A.
  • FIG. 18A shows a top view of the semiconductor device.
  • FIG. 18B is a cross-sectional view corresponding to the portion indicated by the alternate long and short dash line of A1-A2 shown in FIG. 18A.
  • some elements are omitted for the sake of clarity of the figure.
  • the same reference numerals are given to the structures having the same functions as the structures constituting the semiconductor devices shown in ⁇ Semiconductor device configuration example>.
  • the materials described in detail in ⁇ Semiconductor device configuration example> can be used as the constituent materials of the semiconductor device.
  • the semiconductor device shown in FIGS. 18A and 18B is a modification of the semiconductor device shown in FIGS. 15A to 15D.
  • the semiconductor device shown in FIGS. 18A and 18B is different from the semiconductor device shown in FIGS. 15A to 15D in that the conductor 240 and the conductor 246 are provided.
  • the conductor 240 functions as a plug electrically connected to one of the source and the drain of the transistor 200
  • the conductor 246 functions as a wiring connected to the plug.
  • the conductor 240 is provided so as to embed the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the lower surface of the conductor 240 is in contact with the upper surface of the conductor 242a.
  • the conductor 240 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240 may have a laminated structure of a first conductor having a thin film thickness provided along the side surface and the bottom surface of the opening and the second conductor on the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen is used for the first conductor arranged in the vicinity of the insulator 285 and the insulator 280.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen is used for the first conductor arranged in the vicinity of the insulator 285 and the insulator 280.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner.
  • impurities such as water and hydrogen contained in the layer above the insulator 283 can be suppressed from being mixed into the oxide 230 through the conductor 240.
  • the above-mentioned conductive material containing tungsten, copper, or aluminum as a main component may be used.
  • the conductor 240 shown in FIG. 18B shows a configuration in which the first conductor and the second conductor are laminated, but the present invention is not limited to this.
  • the conductor 240 may be provided as a single layer or a laminated structure having three or more layers.
  • the conductor 246 may be arranged in contact with the upper surface of the conductor 240.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 246 may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the height of the upper surface of the region that overlaps with the conductor 246 may be higher than the height of the upper surface of the region that does not overlap with the conductor 246.
  • the conductor 246 may be formed so as to be embedded in an opening provided in the insulator.
  • an insulator 241 functioning as a barrier insulating film is provided between the conductor 240 and the insulator 280.
  • the insulator 245 is preferably arranged in contact with the side surfaces of the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the insulator 241 preferably has the same structure as the above-mentioned insulator 245.
  • the insulator 286 is provided so as to cover the conductor 246 and the insulator 285.
  • the insulator 286 may be formed by using an insulating material that can be used for the insulator 285.
  • This modification is a configuration in which the capacitive element 100 is formed after the conductor 240 and the conductor 246 are formed. Therefore, unlike the semiconductor devices shown in FIGS. 15A to 15D, a part of the lower surface of the insulator 130 and a part of the side surface of the insulator 245 are in contact with the insulator 286. That is, the opening in which the capacitive element 100 is embedded is deepened corresponding to the thickness of the insulator 286. As a result, the capacitance of the capacitive element 100 can be increased without increasing the occupied area of the semiconductor device.
  • a novel transistor can be provided.
  • one aspect of the present invention can provide a semiconductor device having good electrical characteristics.
  • one aspect of the present invention can provide a semiconductor device with good reliability.
  • one aspect of the present invention can provide a semiconductor device having a large on-current.
  • one aspect of the present invention can provide a semiconductor device having good frequency characteristics.
  • a semiconductor device capable of miniaturization or high integration Alternatively, according to one aspect of the present invention, a semiconductor device having low power consumption can be provided.
  • a capacitive element containing a material capable of having ferroelectricity it is possible to provide a capacitive element containing a material capable of having ferroelectricity.
  • the capacitive element can be provided with good productivity.
  • the semiconductor device capable of miniaturization or high integration can be provided.
  • FIG. 19 shows an example of a semiconductor device (storage device) according to one aspect of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitive element 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 200 the transistor 200 described in the previous embodiment can be used.
  • the capacitive element 100 the capacitive element 100 described in the previous embodiment can be used.
  • FIG. 19 shows an example in which the capacitive element 100 and the transistor 200 shown in FIG. 18 are used, but the present invention is not limited to this, and the capacitive element and the transistor can be appropriately selected.
  • the capacitive element 100 is made of a material capable of having a ferroelectricity, which has a property that polarization is generated inside by applying an electric field from the outside and the polarization remains even when the electric field is set to zero. This makes it possible to form a non-volatile storage element using the capacitive element 100. That is, a 1-transistor 1-capacitor type ferroelectric memory can be formed by using the capacitive element 100 that functions as a ferroelectric capacitor and the transistor 200.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer having an oxide semiconductor.
  • the transistor 200 has a characteristic of having a high withstand voltage. Therefore, by using an oxide semiconductor for the transistor 200, a high voltage can be applied to the transistor 200 even if the transistor 200 is miniaturized. By miniaturizing the transistor 200, the occupied area of the semiconductor device can be reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300. Further, the wiring 1003 is electrically connected to one of the source and drain of the transistor 200, the wiring 1004 is electrically connected to one of the first gates of the transistor 200, and the wiring 1005 is electrically connected to one of the electrodes of the capacitive element 100. The wiring 1006 is electrically connected to the second gate of the transistor 200, and the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the storage devices shown in FIG. 19 can form a memory cell array by arranging them in a matrix.
  • the transistor 300 is provided on the substrate 311 and serves as a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a source region or a drain region, respectively. It has a functioning low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the substrate 311 for example, a silicon substrate can be used.
  • the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 shown in FIG. 19 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration or the driving method.
  • a wiring layer provided with an interlayer film, wiring, a plug, etc. may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated on the transistor 300 in this order as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 100, a conductor 328 electrically connected to the transistor 200, a conductor 330, and the like. The conductor 328 and the conductor 330 function as a plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or wiring.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) constituting the transistor 200, and the like.
  • the conductor 218 has a function as a plug or wiring for electrically connecting to the capacitive element 100 or the transistor 300.
  • the insulator 217 is provided in contact with the side surface of the conductor 218 that functions as a plug.
  • the insulator 217 is provided in contact with the inner wall of the opening formed in the insulator 210, the insulator 212, the insulator 214, and the insulator 216. That is, the insulator 217 is provided between the conductor 218 and the insulator 210, the insulator 212, the insulator 214, and the insulator 216. Since the conductor 205 can be formed in parallel with the conductor 218, the insulator 217 may be formed in contact with the side surface of the conductor 205.
  • an insulator such as silicon nitride, aluminum oxide, or silicon nitride may be used. Since the insulator 217 is provided in contact with the insulator 210, the insulator 212, the insulator 214, and the insulator 222, impurities such as water or hydrogen from the insulator 210 or the insulator 216 or the like are oxidized through the conductor 218. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 210 or the insulator 216 from being absorbed by the conductor 218.
  • the insulator 217 can be formed in the same manner as the insulator 241.
  • silicon nitride may be formed into a film by using the PEALD method, and an opening reaching the conductor 356 may be formed by anisotropic etching.
  • the conductor 112 is provided on the insulator 285 and the conductor 240.
  • the conductor 112 has a function as a plug or wiring for electrically connecting to the transistor 200 or the transistor 300.
  • An insulator 286 is provided so as to cover the insulator 285 and the conductor 112.
  • An insulator 150 is provided so as to cover the insulator 286 and the capacitive element 100.
  • the insulator 285 and the conductor 112 may be covered with a barrier insulating film against hydrogen.
  • a barrier insulating film against hydrogen it is preferable to provide an insulator 152a that covers the insulator 285 and the conductor 112, and an insulator 152b on the insulator 152a.
  • a barrier insulating film that can be used for the above-mentioned insulator 283 or the like may be used.
  • the film of the insulator 152a may be formed by using a sputtering method.
  • a sputtering method silicon nitride formed by a sputtering method can be used. Since the sputtering method does not require the use of molecules containing hydrogen in the film-forming gas, the hydrogen concentration of the insulator 152a can be reduced. By reducing the hydrogen concentration of the insulator 152a in contact with the conductor 112 and the insulator 285 in this way, it is possible to suppress the diffusion of hydrogen from the insulator 152a to the conductor 112 and the insulator 285.
  • the film of the insulator 152b is preferably formed by using the ALD method, particularly the PEALD method.
  • the insulator 152b silicon nitride formed by the PEALD method can be used.
  • the insulator 152b can be formed into a film with good coverage. Therefore, even if pinholes or step breaks are formed in the insulator 152a due to the unevenness of the base, hydrogen can be formed by covering them with the insulator 152b. Can be reduced from diffusing into the conductor 112 and the insulator 285.
  • the film forming method of the insulator 152a and the insulator 152b is not limited to the sputtering method and the ALD method, and a CVD method, an MBE method, a PLD method and the like can be appropriately used.
  • the two-layer structure of the insulator 152a and the insulator 152b is shown above, the present invention is not limited to this, and a single-layer structure or a laminated structure of three or more layers may be used.
  • the insulator 283 and the insulator 212 may also be a barrier insulating film having a laminated structure, similarly to the insulator 152a and the insulator 152b.
  • the insulator 286 and the capacitive element 100 may be covered with a barrier insulating film against hydrogen.
  • a barrier insulating film against hydrogen it is preferable to provide an insulator 154a that covers the insulator 286 and the capacitive element 100, and an insulator 154b on the insulator 154a.
  • the insulator 154a can use the same barrier insulating film as the insulator 152a, and the insulator 154b can use the same barrier insulating film as the insulator 152b.
  • Examples of the insulator that can be used as the interlayer film include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides.
  • the material may be selected according to the function of the insulator.
  • the insulator 150, the insulator 210, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity.
  • the insulator preferably has silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, or a resin.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, silicon oxide with carbon and nitrogen, or silicon oxide with pores.
  • silicon oxide and silicon oxide nitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • the transistor using the oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, for the insulator 214, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, tantalum, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, and a silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 218, the conductor 112, and the like include a metal material, an alloy material, a metal nitride material, a metal oxide material, and the like formed of the above materials.
  • a metal material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • the capacitive element 100 is insulated by forming the conductor 120a by a method involving substrate heating such as a thermal ALD method, so that the conductor 120a is not baked at a high temperature after formation.
  • the ferroelectricity of the body 130 can be increased. Therefore, since the semiconductor device can be manufactured without baking at a high temperature, a low resistance conductive material such as copper having a low melting point can be used.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 between the insulator 224 and the insulator 280 having excess oxygen and the conductor 240.
  • the insulator 241 is provided in contact with the insulator 222, the insulator 282, and the insulator 283, so that the insulator 224 and the transistor 200 are sealed by an insulator having a barrier property. Can be done.
  • the insulator 241 it is possible to prevent the excess oxygen contained in the insulator 224 and the insulator 280 from being absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can be used.
  • the transistor 200 may be configured to be sealed with an insulator 212, an insulator 214, an insulator 282, and an insulator 283. With such a configuration, it is possible to reduce the mixing of hydrogen contained in the insulator 274, the insulator 285, the insulator 150 and the like into the insulator 280 and the like.
  • the conductor 240 penetrates the insulator 283 and the insulator 282, and the conductor 218 penetrates the insulator 214 and the insulator 212.
  • the insulator 241 is provided in contact with the conductor 240.
  • the insulator 217 is provided in contact with the conductor 218.
  • the transistor 200 is sealed with the insulator 212, the insulator 214, the insulator 282, the insulator 283, the insulator 241 and the insulator 217, and impurities such as hydrogen contained in the insulator 274 and the like are outside. It is possible to reduce contamination from.
  • one transistor 200 is shown in the region sealed with the insulator 212, the insulator 283, and the like, but the present invention is not limited to this, and the sealed region is not limited to this.
  • a plurality of transistors 200 can be provided.
  • a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in the form of chips by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line it is preferable to design so that the region where the insulator 283 and the insulator 214 are in contact overlap with the dicing line. That is, in the vicinity of the region serving as the dicing line provided on the outer edge of the memory cell having the plurality of transistors 200, the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, and the insulator 216 are opened.
  • the insulator 214 and the insulator 283 come into contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, and the insulator 216.
  • openings may be provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, the insulator 216, and the insulator 214.
  • the insulator 212 and the insulator are provided in the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, the insulator 216, and the insulator 214. It comes in contact with 283.
  • the insulator 212 and the insulator 283 may be formed by using the same material and the same method. By providing the insulator 212 and the insulator 283 with the same material and the same method, the adhesion can be enhanced. For example, it is preferable to use silicon nitride.
  • the transistor 200 can be wrapped by the insulator 212, the insulator 214, the insulator 282, and the insulator 283. Since at least one of the insulator 212, the insulator 214, the insulator 282, and the insulator 283 has a function of suppressing the diffusion of oxygen, hydrogen, and water, the semiconductor element shown in the present embodiment is used. By dividing the substrate for each circuit region formed, even if it is processed into a plurality of chips, impurities such as hydrogen or water are prevented from being mixed in from the side surface direction of the divided substrate and diffused to the transistor 200. be able to.
  • the structure can prevent the excess oxygen of the insulator 280 and the insulator 224 from diffusing to the outside. Therefore, the excess oxygen of the insulator 280 and the insulator 224 is efficiently supplied to the oxide in which the channel is formed in the transistor 200.
  • the oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 200.
  • the oxide in which the channel is formed in the transistor 200 can be made into an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and improve reliability.
  • the capacitive element 100 is formed so as to be embedded in the insulator 285, the insulator 280, or the like, but the present invention is not limited to this. As shown in FIG. 20, the planar type capacitive element 100 may be provided on the insulator 285.
  • the capacitive element 100 includes a conductor 110, an insulator 130 that covers the conductor 110, and a conductor 120 (conductor 120a and conductor 120b) that covers the insulator 130.
  • the insulator 130 covers the upper surface and the side surface of the conductor 110 to separate the conductor 110 from the conductor 120.
  • the conductor 110, the insulator 130, and the conductor 120 [constituent example of the storage device] and the description of the previous embodiment can be referred to.
  • the conductor 110 is formed in the same layer as the conductor 112 and is in contact with the upper surface of the conductor 240.
  • the conductor 110 is electrically connected to one of the source and drain of the transistor 200 via the conductor 240.
  • the insulator 155 is provided so as to cover the conductor 120, the insulator 130, and the conductor 112.
  • the insulator 155 it is preferable to use an insulator having a function of capturing and fixing hydrogen, which can be used for the insulator 214, the insulator 282, or the like.
  • aluminum oxide or the like it is preferable to use aluminum oxide or the like.
  • the insulator 152a and the insulator 152b which function as a barrier insulating film against hydrogen, on the conductor 112 and the conductor 120.
  • the insulator 152a and the insulator 152b are provided on the insulator 155.
  • an insulator 287 that functions as a barrier insulating film against hydrogen on the insulator 285.
  • a conductor 112, a conductor 110, and an insulator 155 are provided in contact with the insulator 287.
  • the insulator 287 the same barrier insulating film as the insulator 283 can be used.
  • the insulator 155 and the insulator 287 are in contact with each other in a region that does not overlap with the capacitive element 100. That is, the capacitive element 100 is sealed by the insulator 155, the insulator 152a, the insulator 152b, and the insulator 287.
  • the insulator 155 is not used, the insulator 287 and the insulator 152a are in contact with each other in a region that does not overlap with the capacitance element 100, and the insulator 152a, the insulator 152b, and the insulator 287 make the capacitance element 100. Is sealed.
  • the ferroelectricity of the insulator 130 can be enhanced.
  • the transistor 200 is also sealed with an insulator 283, an insulator 214, and an insulator 212, which function as a barrier insulating film against hydrogen.
  • an insulator 283, an insulator 214, and an insulator 212 which function as a barrier insulating film against hydrogen.
  • the transistor 200 and the capacitive element 100 are individually sealed by a barrier insulating film against hydrogen, but the present invention is not limited to this.
  • the transistor 200 and the capacitive element 100 may be collectively sealed by a barrier insulating film against hydrogen.
  • a capacitive element 100 is provided on the transistor 200, but the present invention is not limited to this.
  • the capacitance element 100 may be provided on the same layer as the transistor 200.
  • the storage device shown in FIG. 20 has a configuration in which a transistor 200 is provided on a transistor 300 and a capacitive element 100 is connected to the transistor 200, but the present invention is not limited to this. As shown in FIG. 21A, the capacitive element 100 may be connected to the transistor 300 without providing the transistor 200.
  • the insulator 320, the insulator 322, and the insulator 287 are formed with an opening reaching the low resistance region 314a of the transistor 300, and the conductor 357 is formed so as to embed the opening.
  • the conductor 357 the same conductor as the conductor 328 can be used.
  • the upper surface of the conductor 357 is in contact with the lower surface of the conductor 110 of the capacitive element 100.
  • the conductor 110 that functions as the lower electrode of the capacitive element 100 and the low resistance region 314a that functions as one of the source and drain of the transistor 300 are connected via the conductor 357.
  • the configurations of the transistor 300, the capacitive element 100, and the layer including them are the same as those shown in FIG. 20, and the description related to the configuration shown in FIG. 20 can be taken into consideration.
  • the capacitive element 100 can be sealed with the insulator 287, the insulator 152a, and the insulator 152b, similarly to the storage device shown in FIG. 20.
  • the capacitive element 100 it is possible to suppress the diffusion of hydrogen from the outside of the insulator 287 and the insulator 152b to the capacitive element 100, and reduce the hydrogen concentration of the oxide semiconductor film of the insulator 130 of the capacitive element 100. Therefore, the ferroelectricity of the insulator 130 can be enhanced.
  • the low resistance region 314a of the transistor 300 and the conductor 110 of the capacitive element 100 are directly connected by the conductor 357, but the present invention is not limited to this.
  • a plurality of wiring layers shown in FIG. 20 or the like may be provided between the capacitive element 100 and the transistor 300.
  • the conductor 328 is formed on the transistor 300
  • the conductor 330 is formed on the conductor 328
  • the conductor 356 is formed on the conductor 330
  • the conductor 356 is formed.
  • a conductor 357 may be formed on the conductor.
  • the low resistance region 314a of the transistor 300 and the conductor 110 of the capacitive element 100 are electrically connected by the conductor 328, the conductor 330, the conductor 356, and the conductor 357.
  • the description of [Structure example of storage device] can be referred to.
  • FIG. 20 and the like the configuration in which the transistor 200 is connected to the capacitive element 100 including a material capable of having ferroelectricity is shown, but the present invention is not limited thereto.
  • a material capable of having ferroelectricity may be used as the transistor 200 and the insulator provided around the transistor 200.
  • a transistor having such a configuration will be described with reference to FIGS. 22A to 22C.
  • the transistor 200 shown in FIGS. 22A to 22C is a transistor 200 shown in FIG. 15, in which the conductor 240a, the conductor 240b, the conductor 246a, the conductor 246b, the insulator 241a, and the insulator are used instead of the capacitive element 100. 241b is provided. It can be said that the transistor 200 shown in FIGS. 22A to 22C is an example of FeFET.
  • the transistor 200 shown in FIG. 22A uses an insulator 130a instead of the insulator 222.
  • As the insulator 130a a material that can have the same ferroelectricity as that of the insulator 130 can be used. That is, the transistor 200 shown in FIG. 22A uses a material capable of having ferroelectricity for the second gate insulator.
  • the transistor 200 shown in FIG. 22B uses an insulator 130b instead of the insulator 252, the insulator 250, and the insulator 254.
  • As the insulator 130b a material that can have the same ferroelectricity as that of the insulator 130 can be used. That is, the transistor 200 shown in FIG. 22B uses a material having a ferroelectricity for the first gate insulator.
  • all the first gate insulators are made of ferroelectric materials, but the present invention is not limited to this.
  • one or more of the insulator 252, the insulator 250a, the insulator 250b, and the insulator 254 shown in FIG. 16B may be configured by using a material capable of having ferroelectricity.
  • an insulator 130c is provided on the conductor 260, and a conductor 262 is provided on the insulator 130c.
  • a material that can have the same ferroelectricity as that of the insulator 130 can be used.
  • a conductive material that can be used for the conductor 260 can be used.
  • An insulator 282 is provided so as to cover the insulator 130c and the conductor 262. In the semiconductor device shown in FIG. 22C, it can be considered that one terminal of the ferroelectric capacitor is provided on the gate electrode of the transistor 200.
  • ADDR address signal
  • BL wiring
  • CE control signal
  • Fe capacitance
  • FF flip flop
  • MC memory cell
  • PL wiring
  • RDATA data signal
  • RE control signal
  • SA sense amplifier circuit
  • Tr Transistor
  • WDATA Data signal
  • WE Control signal
  • WL Wiring
  • 10C Semiconductor device
  • 10D Semiconductor device
  • 10E Semiconductor device
  • 11 CPU, 12: GPU
  • 13 Memory device
  • 14 PMU
  • 16 Control unit
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  • 20 CPU core
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  • 23 L2 cache memory device
  • 25 bus interface section
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  • 27 power switch
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Abstract

消費電力が極めて低い半導体装置を提供する。処理能力が高く、高速動作が可能な半導体装置を提供する。 ＣＰＵ及びＧＰＵの一方または双方と、第１の記憶装置と、を有する半導体装置である。ＣＰＵは、第２の記憶装置を有する。ＧＰＵは、第３の記憶装置を有する。第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体メモリを有する。強誘電体メモリは、例えば、強誘電体層を有する容量素子と、当該容量素子と電気的に接続するトランジスタと、を有する構成とすることができる。強誘電体メモリは、例えば、強誘電体層を有するトランジスタを有する構成とすることができる。強誘電体メモリは、例えば、強誘電体層を有するトンネル接合素子を有する構成とすることができる。

Description

半導体装置
本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用した装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、それ自体が半導体装置である場合があり、また、半導体装置を有している場合がある。
ＡＩ（人工知能）及びＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）などの技術の発展に伴い、膨大なデータを処理する計算機の開発が進められている。一方で、スーパーコンピュータなどの大規模な演算を行うコンピューティングシステムの消費電力は膨大であり、低消費電力化が重視されている。
計算機が有する、ＬＳＩ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、及び、メモリなどには、トランジスタが用いられている。トランジスタに適用可能な半導体として、シリコン系半導体、及び、酸化物半導体などが知られている。
特許文献１には、ＣＰＵ及びＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を有する演算装置に、酸化物半導体を有するトランジスタを用いる構成が開示されている。
米国特許公開第２０２０／０２５０５２１号明細書
本発明の一態様は、消費電力が極めて低い半導体装置を提供することを課題の一つとする。本発明の一態様は、処理能力が高く、高速動作が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、中央演算装置（ＣＰＵ）、グラフィック演算装置（ＧＰＵ）、及び、第１の記憶装置を有する半導体装置である。ＣＰＵは、第２の記憶装置を有する。ＧＰＵは、第３の記憶装置を有する。第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体層を有する強誘電体メモリを有する。また、本発明の一態様の半導体装置は、ＣＰＵとＧＰＵのうち一方のみを有していてもよい。
本発明の一態様の半導体装置において、第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体層を有する容量素子と、容量素子と電気的に接続するトランジスタと、を有する。
本発明の一態様の半導体装置において、第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体層を有するトランジスタを有する。
本発明の一態様の半導体装置において、第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体層を有するトンネル接合素子を有する。
第１の記憶装置は、強誘電体層を有する強誘電体メモリを有することが好ましい。第１の記憶装置は、強誘電体層を有する容量素子と、容量素子と電気的に接続するトランジスタと、を有することが好ましい。第１の記憶装置は、強誘電体層を有するトランジスタを有することが好ましい。第１の記憶装置は、強誘電体層を有するトンネル接合素子を有することが好ましい。
第２の記憶装置は、強誘電体層を有する強誘電体メモリを有することが好ましい。第２の記憶装置は、強誘電体層を有する容量素子と、容量素子と電気的に接続するトランジスタと、を有することが好ましい。第２の記憶装置は、強誘電体層を有するトランジスタを有することが好ましい。第２の記憶装置は、強誘電体層を有するトンネル接合素子を有することが好ましい。
第３の記憶装置は、強誘電体層を有する強誘電体メモリを有することが好ましい。第３の記憶装置は、強誘電体層を有する容量素子と、容量素子と電気的に接続するトランジスタと、を有することが好ましい。第３の記憶装置は、強誘電体層を有するトランジスタを有することが好ましい。第３の記憶装置は、強誘電体層を有するトンネル接合素子を有することが好ましい。
強誘電体層は、ハフニウム及びジルコニウムの一方または双方を含む酸化物を有することが好ましい。
強誘電体層に含まれる、水素、炭化水素、及び炭素の少なくとも一つの濃度は、二次イオン質量分析（ＳＩＭＳ分析）において、５×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。
ＣＰＵは、パワーゲーティングが可能なパワードメインを少なくとも一つ有することが好ましい。
ＧＰＵは、パワーゲーティングが可能なパワードメインを少なくとも一つ有することが好ましい。
トランジスタは、チャネル形成領域にシリコンを有することが好ましい。または、トランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。
本発明の一態様により、消費電力が極めて低い半導体装置を提供できる。本発明の一態様により、処理能力が高く、高速動作が可能な半導体装置を提供できる。本発明の一態様により、信頼性の高い半導体装置を提供できる。本発明の一態様により、新規な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａ乃至図１Ｄは、半導体装置の一例を示すブロック図である。
図２Ａ乃至図２Ｃは、コンピュータの一例を示す図である。
図３は、半導体装置の一例を示すブロック図である。
図４は、ＣＰＵの一例を示すブロック図である。
図５は、ＣＰＵの一例を示すブロック図である。
図６は、ＧＰＵの一例を示すブロック図である。
図７Ａは、記憶装置の一例を示すブロック図である。図７Ｂは、記憶装置の一例を示す斜視図である。
図８Ａは、メモリセルの一例を示す回路図である。図８Ｂは、強誘電体層のヒステリシス特性の一例を示すグラフである。
図９は、メモリセルの駆動方法の一例を示すタイミングチャートである。
図１０Ａ１、図１０Ｂ１、及び図１０Ｃ１は、強誘電体メモリの一例を示す回路図である。図１０Ａ２、図１０Ｂ２、及び図１０Ｃ１乃至図１０Ｃ４は、強誘電体メモリの一例を示す断面図である。
図１１Ａ乃至図１１Ｃは、容量素子の作製方法の一例を示す断面図である。
図１２は、酸化ハフニウムの結晶構造を説明するモデル図である。
図１３は、金属酸化物膜の成膜シーケンスの一例を示す図である。
図１４Ａは、金属酸化物膜の製造装置の一例を示す断面図である。図１４Ｂは、ＨｆＺｒＯＸの結晶構造のモデル図である。
図１５Ａは、半導体装置の一例を示す上面図である。図１５Ｂ乃至図１５Ｄは、半導体装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、半導体装置の一例を示す断面図である。
図１７Ａは、ＩＧＺＯの結晶構造の分類を説明する図である。図１７Ｂは、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１７Ｃは、ＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１８Ａは、半導体装置の一例を示す上面図である。図１８Ｂは、半導体装置の一例を示す断面図である。
図１９は、記憶装置の一例を示す断面図である。
図２０は、記憶装置の一例を示す断面図である。
図２１Ａ及び図２１Ｂは、記憶装置の一例を示す断面図である。
図２２Ａ乃至図２２Ｃは、半導体装置の一例を示す断面図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、図面において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図１乃至図６を用いて説明する。
本発明の一態様の半導体装置は、ＣＰＵ（中央演算装置、Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（グラフィック演算装置、Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、及び、第１の記憶装置（メモリ装置ともいう）を有する。ＣＰＵは、第２の記憶装置を有する。ＧＰＵは、第３の記憶装置を有する。第１の記憶装置、第２の記憶装置、及び、第３の記憶装置の少なくとも一つは、強誘電体メモリを有する。また、本発明の一態様の半導体装置は、ＣＰＵとＧＰＵのうち一方のみを有していてもよい。
強誘電体メモリは、少ない要素からなる素子構成のため、高密度化が可能である。強誘電体メモリの微細化と高密度化により、記憶容量が大きな記憶装置を実現することができる。
強誘電体メモリは不揮発性であり、データを長期間保持することができる。これにより、リフレッシュ（メモリへのデータの再書き込み）の頻度を低減できるため、本発明の一態様の半導体装置の消費電力を低減することができる。
本発明の一態様の半導体装置が有する強誘電体メモリは、例えば、強誘電体層を有する容量素子と、当該容量素子と電気的に接続するトランジスタと、を有する。
強誘電体層を有する容量素子（強誘電キャパシタ）と、トランジスタと、を用いて、不揮発性の記憶素子（強誘電体メモリ）である、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を作製することができる。ＦｅＲＡＭは、微細化が可能である、高速動作が可能である、書き換え耐性が高い、などの特長を有する。また、ＦｅＲＡＭは、１トランジスタ１キャパシタ型の素子構成であり、高密度化が可能である。ＦｅＲＡＭの微細化と高密度化により、記憶容量が大きな記憶装置を実現することができる。
本発明の一態様の半導体装置が有する強誘電体メモリは、例えば、強誘電体層を有するトランジスタを有する。
トランジスタが有する絶縁層の少なくとも一部（例えば、ゲート絶縁層）に強誘電体層を用いて、不揮発性の記憶素子（強誘電体メモリ）である、強誘電電界効果トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を作製することができる。ＦｅＦＥＴは、消費電力が低い、高速動作が可能である、非破壊読み出しが可能である、などの特長を有する。また、ＦｅＦＥＴは、１トランジスタ型の素子構成であり、高密度化が可能である。これにより、記憶容量が大きな記憶装置を実現することができる。
本発明の一態様の半導体装置が有する強誘電体メモリは、例えば、強誘電体層を有する容量素子と、当該容量素子と電気的に接続するダイオードと、を有する。
強誘電体層を有する容量素子（強誘電キャパシタ）を用いて、トンネル接合を利用した、不揮発性の記憶素子（強誘電体メモリ）である、強誘電トンネル接合（ＦＴＪ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）メモリを作製することができる。ＦＴＪメモリは、占有面積が小さい、高速動作が可能である、非破壊読み出しが可能である、などの特長を有する。また、ＦＴＪメモリは、トンネル接合を利用しており、容量としての機能と、ダイオードとしての機能と、を有する素子構成であり、高密度化が可能である。これにより、記憶容量が大きな記憶装置を実現することができる。ＦＴＪメモリは、強誘電体層を有するトンネル接合素子を有する、ともいえる。
強誘電体メモリが有する強誘電体層は、ハフニウム及びジルコニウムの一方または双方を有する酸化物を有することが好ましい。特に、強誘電体層には、酸化ハフニウム及び酸化ジルコニウムを有する材料（ＨｆＺｒＯＸ）（Ｘは０よりも大きい実数とする）を用いることが好ましい。
強誘電体層に含まれる、水素、炭化水素、及び炭素の少なくとも一つの濃度は、ＳＩＭＳ分析において、５×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。強誘電体層は、プリカーサとして、炭化水素を含まない、塩素系材料を用いることが好ましい。これにより、強誘電体層に含まれる水素、炭化水素、及び炭素の濃度をそれぞれ低減することができる。また、強誘電体層には、塩素が含まれていてもよい。
ＦｅＲＡＭ及びＦｅＦＥＴなどの各種強誘電体メモリには、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いることができる。ＯＳトランジスタは高耐圧であるため、トランジスタを微細化しても高電圧を印加することができる。
また、ＦｅＲＡＭ及びＦｅＦＥＴなどの各種強誘電体メモリには、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を用いることができる。Ｓｉトランジスタは、電気特性のばらつきが小さいため、信頼性が高くセル間の電気特性のばらつきの小さい記憶装置を実現できる。
本発明の一態様の半導体装置は、動作させる必要のない回路を、パワーゲーティングにより、停止させることができる。これにより、半導体装置の消費電力を低減することができる。パワーゲーティングでは、電源供給を停止するため、スタンバイ中の電力を無くす効果を奏する。具体的には、ＣＰＵ及びＧＰＵの一方または双方において、パワーゲーティングが可能である。
なお、本実施の形態では、主に、強誘電体メモリとして、ＦｅＲＡＭを用いる例を示すが、他の強誘電体メモリを用いてもよい。例えば、本発明の一態様の半導体装置は、ＦｅＲＡＭ、ＦｅＦＥＴ、及び、ＦＴＪメモリの少なくとも一つを有することができる。このような強誘電体メモリを用いることで、消費電力の低い半導体装置を実現することができる。
本実施の形態の半導体装置は、不揮発性の記憶素子として、強誘電体メモリを有することが好ましい。半導体装置が有する不揮発性の記憶素子の少なくとも一部を強誘電体メモリとすることで、消費電力を削減することができる。なお、本実施の形態の半導体装置は、他の不揮発性の記憶素子を有していてもよい。
また、本実施の形態の半導体装置は、従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはキャッシュメモリなど、揮発性の記憶素子で構成されていたメモリについても、強誘電体メモリで置き換えられていることが好ましい。半導体装置が有する記憶素子の少なくとも一部を強誘電体メモリとすることで、消費電力を削減することができる。なお、本実施の形態の半導体装置は、揮発性の記憶素子を有していてもよい。
本発明の一態様の半導体装置は消費電力が低いため、当該半導体装置を用いたコンピューティングシステムの消費電力を削減することができる。省電力化されたコンピューティングシステムは、発熱が少ないため、冷却設備の電力を削減することができる。さらには、冷却設備自体の削減も可能となる。これにより、コンピューティングシステムの小型化及び高密度化を図ることができる。
［半導体装置の構成例１］
図１Ａ乃至図１Ｄに、本発明の一態様の半導体装置の構成例を示す。
図１Ａに示す半導体装置１０Ａは、ＣＰＵ１１、ＧＰＵ１２、及びＦｅＲＡＭ１５Ａを有する。
図１Ａに示すＦｅＲＡＭ１５Ａは、メモリ装置に相当する。メモリ装置は、図１Ａに示すように、ＦｅＲＡＭ１５Ａのみで構成されていてもよく、他の記憶素子とＦｅＲＡＭとを組み合わせて構成されていてもよい。または、図１Ａに示すＦｅＲＡＭ１５Ａは、半導体装置１０Ａが有する、ＣＰＵ１１及びＧＰＵ１２とは異なる回路が有する記憶素子であってもよい。
メモリ装置に、ＦｅＲＡＭを用いることで、データを長期間保持することができ、本発明の一態様の半導体装置の消費電力を低減することができる。
図１Ｂに示す半導体装置１０Ｂは、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３を有する。ＣＰＵ１１は、ＦｅＲＡＭ１５Ｂを有する。
ＣＰＵに、ＦｅＲＡＭを用いることで、データを長期間保持することができ、本発明の一態様の半導体装置の消費電力を低減することができる。また、ＣＰＵに、パワーゲーティング機能を付与することができる。パワーゲーティング機能を有することで、動作させる必要のない回路への電源供給を停止し、スタンバイ中の電力を低減することができる。これにより、本発明の一態様の半導体装置の消費電力をさらに低減することができる。
図１Ｃに示す半導体装置１０Ｃは、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３を有する。ＧＰＵ１２は、ＦｅＲＡＭ１５Ｃを有する。
ＧＰＵに、ＦｅＲＡＭを用いることで、データを長期間保持することができ、本発明の一態様の半導体装置の消費電力を低減することができる。また、ＧＰＵに、パワーゲーティング機能を付与することができる。パワーゲーティング機能を有することで、動作させる必要のない回路への電源供給を停止し、スタンバイ中の電力を低減することができる。これにより、本発明の一態様の半導体装置の消費電力をさらに低減することができる。
図１Ａ乃至図１Ｃに示すように、本発明の一態様に係る、半導体装置１０Ａ乃至半導体装置１０Ｃでは、それぞれ、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３のいずれか一つにＦｅＲＡＭを有する例を示すが、本発明はこれに限られない。本発明の一態様の半導体装置は、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３の少なくとも一つに強誘電体メモリを有する構成とすることができる。これにより、本発明の一態様の半導体装置の消費電力を低減することができる。
図１Ｄに示す半導体装置１０Ｄは、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３を有する。ＣＰＵ１１は、ＦｅＲＡＭ１５Ｂを有する。ＧＰＵ１２は、ＦｅＲＡＭ１５Ｃを有する。メモリ装置１３は、ＦｅＲＡＭ１５Ａを有する。本発明の一態様に係る、半導体装置１０Ｄは、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３の全てにＦｅＲＡＭを有する。これにより、本発明の一態様の半導体装置の消費電力を低減することができる。
以上のように、本発明の一態様の半導体装置は、ＦｅＲＡＭを用いることで、消費電力が極めて低い構成である。
なお、本発明の一態様の半導体装置が有する複数の構成要素の少なくとも一部は、１つのチップ（ダイ）に設けられることが好ましい。または、それぞれ、別のチップ（ダイ）に設けられていてもよい。例えば、システムオンチップのように、ＣＰＵ１１とＧＰＵ１２は、同じチップにまとめられていてもよい。または、ＣＰＵ１１が設けられたチップと、ＧＰＵ１２が設けられたチップと、によって、本発明の一態様の半導体装置が構成されていてもよい。
［コンピュータ］
図２Ａ乃至図２Ｃを用いて、本発明の一態様の半導体装置を適用することができる大型コンピュータの一例を説明する。
図２Ａに示すコンピュータ５６００は、大型のコンピュータの例である。コンピュータ５６００は、スーパーコンピュータということもできる。コンピュータ５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図２Ｂに示す斜視図の構成とすることができる。図２Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１及び複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、及び、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図２Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、及び、メモリ装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、例えば、図１Ａ乃至図１Ｄに示す半導体装置のいずれか一つを有する構成とすることができる。
ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、及び、接続端子５６２５は、それぞれ、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、及び、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、及び、接続端子５６２５の少なくとも一つから映像信号を出力する場合、規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。
例えば、ＰＣカード５６２１が、図１Ｄに示す半導体装置１０Ｄを有する場合、半導体装置５６２６としてメモリ装置１３（メモリチップ）、半導体装置５６２７としてＣＰＵ１１（ＣＰＵチップ）、半導体装置５６２８としてＧＰＵ１２（ＧＰＵチップ）を設けることができる。
コンピュータ５６００は並列計算機としても機能できる。コンピュータ５６００を並列計算機として用いることで、例えば、人工知能（ＡＩ）の学習及び推論に必要な大規模の計算を行うことができる。また、コンピュータ５６００は、主に科学技術計算に利用される大型コンピュータとしても機能できる。ＡＩに係る計算及び科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。コンピュータ５６００に本発明の一態様の半導体装置を適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及び、モジュールへの影響を少なくすることができる。これにより、コンピュータの信頼性を高めることができる。
なお、コンピュータ５６００は、例えば、サービスを提供するコンピュータ（サーバ）、大型汎用コンピュータ（メインフレーム）などとして用いてもよい。
本発明の一態様の半導体装置を用いることにより、コンピュータの小型化、高速化、及び、低消費電力化を図ることができる。また、消費電力が低く、発熱が少ないため、コンピュータの信頼性を高めることができる。また、冷却ファンなどの冷却設備の電力を削減できる。また、冷却設備自体の数を削減できる。
［半導体装置の構成例２］
図３に、本発明の一態様の半導体装置の構成例を示す。
図３に示す半導体装置１０Ｅは、ＣＰＵ１１、ＧＰＵ１２、メモリ装置１３、電力管理装置であるＰＭＵ１４、バス１９、制御部１６、及び、インターフェース部１８を有する。
図３に示す各要素は、１つのダイに設けることができる。つまり、半導体装置１０Ｅは、システムオンチップで構成されることができる。または、半導体装置１０Ｅは、複数のダイにより構成されていてもよい。
また、半導体装置１０Ｅは、図２Ｃに示すＰＣカード５６２１に設けることができる。
図３に示すように、半導体装置１０Ｅでは、ＣＰＵ１１、ＧＰＵ１２等の各ユニットが、バス１９を介するなどして、相互にデータを授受できるように構成されている。
本発明の一態様に係る、半導体装置１０Ｅでは、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３の全てにＦｅＲＡＭを有する例を示す。本発明の一態様の半導体装置は、これに限られず、例えば、ＣＰＵ１１、ＧＰＵ１２、及びメモリ装置１３の少なくとも一つに強誘電体メモリを有する構成とすることができる。
＜ＣＰＵ１１＞
図４に、ＣＰＵ１１の構成例を示す。ＣＰＵ１１は、ＣＰＵコア２０、Ｌ１キャッシュメモリ装置２２、Ｌ２キャッシュメモリ装置２３、バスインターフェース部２５、パワースイッチ２６、２７、２８、及び、レベルシフタ２９（ＬＳとも記す）を有する。ＣＰＵコア２０はフリップフロップＦＦを有する。
なお、Ｌ１キャッシュメモリ装置２２は、レベル１キャッシュメモリ装置ともいうことができる。同様に、Ｌ２キャッシュメモリ装置２３は、レベル２キャッシュメモリ装置ともいうことができる。
バスインターフェース部２５によって、ＣＰＵコア２０、Ｌ１キャッシュメモリ装置２２、及び、Ｌ２キャッシュメモリ装置２３が相互に電気的に接続される。
外部から入力される割り込み信号、ＣＰＵ１１から供給される信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ１４は、クロック信号ＧＣＬＫ１、及び、各種のパワーゲーティング制御信号（ＰＧ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌｓ、ＰＧ制御信号とも記す）の生成を行う。クロック信号ＧＣＬＫ１及びＰＧ制御信号は、ＣＰＵ１１に入力される。ＰＧ制御信号は、パワースイッチ２６、２７、２８、及び、フリップフロップＦＦを制御する。
パワースイッチ２６、２７は、仮想電圧線Ｖ＿ＶＤＤへの電圧ＶＤＤＤ、電圧ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ２８は、仮想電圧線Ｖ＿ＶＤＨへの電圧ＶＤＨの供給を制御する。ＣＰＵ１１及びＰＭＵ１４には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ１４には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
Ｌ１キャッシュメモリ装置２２及びＬ２キャッシュメモリ装置２３の一方または双方は、強誘電体メモリを有することが好ましい。これにより、ＣＰＵ１１の消費電力を低減することができる。図５では、Ｌ１キャッシュメモリ装置２２及びＬ２キャッシュメモリ装置２３の双方が強誘電体メモリであるＦｅＲＡＭ１５Ｂを有する例を示す。
なお、Ｌ１キャッシュメモリ装置２２と、Ｌ２キャッシュメモリ装置２３の構成は異なっていてもよい。例えば、Ｌ１キャッシュメモリ装置２２にＦｅＲＡＭを用い、Ｌ２キャッシュメモリ装置２３にＦｅＦＥＴを用いてもよい。または、例えば、Ｌ１キャッシュメモリ装置２２にＦｅＦＥＴを用い、Ｌ２キャッシュメモリ装置２３にＦｅＲＡＭを用いてもよい。
Ｌ１キャッシュメモリ装置２２、Ｌ２キャッシュメモリ装置２３、及び、バスインターフェース部２５は、それぞれ、少なくとも１つのパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
フリップフロップＦＦは、レジスタに用いられる。フリップフロップＦＦには、スキャンフリップフロップ及びバックアップ回路が設けられている。バックアップ回路は、強誘電体メモリを有することが好ましい。これにより、ＣＰＵ１１の消費電力を低減することができる。
ＣＰＵコア２０の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、及び、休止状態の一つまたは複数を設定することができる。ＰＭＵ１４は、割り込み信号、及び、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア２０の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ１４はクロック信号ＧＣＬＫ１の生成を停止する。
例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ１４は、電圧及び周波数の一方または双方のスケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ１４は、電圧ＶＤＤ１をＣＰＵコア２０に入力するため、パワースイッチ２６をオフにし、パワースイッチ２７をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップのデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ１４はクロック信号ＧＣＬＫ１の周波数を低下させる。
ＣＰＵコア２０を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップのデータをバックアップ回路にバックアップする動作が行われる。ＣＰＵコア２０をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路のデータをスキャンフリップフロップに書き戻すリカバリ動作が行われる。
なお、ＣＰＵコア２０は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア２０は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。
なお、フリップフロップＦＦの適用はＣＰＵ１１に限定されない。本実施の形態の半導体装置において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップＦＦを適用できる。
≪マルチコアＣＰＵ≫
本実施の形態の半導体装置は、複数のコアを有するマルチコアＣＰＵを有していてもよい。図５に、マルチコアＣＰＵの一例を示す。図５に示すＣＰＵ１１は、複数のＣＰＵコア２０、複数のＬ１キャッシュメモリ装置２２、Ｌ２キャッシュメモリ装置２３、バスインターフェース部２５を有する。図示していないが、図５に示すＣＰＵ１１は、図４に示すＣＰＵ１１と同様のパワーゲーティング機構を備える。
Ｌ１キャッシュメモリ装置２２はＣＰＵコア２０ごとに設けられ、Ｌ２キャッシュメモリ装置２３は、複数のＣＰＵコア２０で共有される。例えば、少なくとも１個のＣＰＵコア２０は、アーキテクチャが異なっていてもよい。
複数のＬ１キャッシュメモリ装置２２は、それぞれ、強誘電体メモリを有することが好ましい。これにより、ＣＰＵ１１の消費電力を低減することができる。図６では、複数のＬ１キャッシュメモリ装置２２が、それぞれ、強誘電体メモリであるＦｅＲＡＭ１５Ｂを有する例を示す。
＜ＧＰＵ１２＞
ＧＰＵ１２は、多量の計算を並列に実行できる並列演算装置である。例えば、半導体装置１０Ｅにおいて、ＧＰＵ１２は、ＣＰＵ１１のアクセラレータまたはコプロセッサとして機能させることができる。
図６にＧＰＵ１２の構成例を示す。ＧＰＵ１２は、制御回路３１、複数の演算コア３２、複数のＬ１キャッシュメモリ装置３３、Ｌ２キャッシュメモリ装置３４、及び、インターフェース部３５を有する。図６に示すＧＰＵ１２は、複数のコアを有するマルチコアＧＰＵの一例ということができる。
なお、演算コア３２の数は１でもよい。演算コア３２毎にＬ１キャッシュメモリ装置３３が設けられ、複数の演算コア３２は、Ｌ２キャッシュメモリ装置３４を共有する。
Ｌ１キャッシュメモリ装置３３及びＬ２キャッシュメモリ装置３４の一方または双方は、強誘電体メモリを有することが好ましい。これにより、ＧＰＵ１２の消費電力を低減することができる。図６では、Ｌ１キャッシュメモリ装置３３及びＬ２キャッシュメモリ装置３４の双方が強誘電体メモリであるＦｅＲＡＭ１５Ｃを有する例を示す。
ＧＰＵ１２はパワーゲーティングが可能である。制御回路３１、Ｌ１キャッシュメモリ装置３３、Ｌ２キャッシュメモリ装置３４、及び、インターフェース部３５は、それぞれ、少なくとも１つのパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
制御回路３１は、ＧＰＵ１２を統括的に制御する。例えば、制御回路３１は、複数の演算コア３２のスケジューリングを行う。
ＧＰＵ１２は、パワーゲーティングを制御するための信号ＳＬＥＥＰ３を生成し、ＰＭＵ１４に出力する。ＰＭＵ１４は、信号ＳＬＥＥＰ１、信号ＳＬＥＥＰ３、及び、外部割り込み信号に基づき、ＧＰＵ１２のためのＰＧ制御信号、クロック信号ＧＣＬＫ３、及び、クロック信号ＧＣＬＫ４を生成する。クロック信号ＧＣＬＫ３は、デジタル回路用の信号であり、クロック信号ＧＣＬＫ４は、アナログ回路用の信号である。なお、ＧＰＵ１２は信号ＳＬＥＥＰ３を生成しない構成でもよい。この場合、ＣＰＵ１１において、ＧＰＵ１２の低消費電力状態を設定するための信号が生成され、ＰＭＵ１４に出力される。
ＧＰＵ１２は、アナログ演算を利用した超並列計算が可能であり、人工知能（ＡＩ）の演算及び科学技術計算に好適である。なお、人工知能の演算とは、例えば、機械学習、ニューラルネットワークなどのＡＩに関する数理モデルに基づく演算である。例えば、ＭＡＣユニット３８は、全結合型ニューラルネットワーク（ＦＣＮＮ）回路として機能させることができる。なお、演算コア３２には、構成が異なる複数のＭＡＣユニット３８を設けてもよい。または、浮動小数点演算ユニットなどのデジタル演算ユニットを設けてもよい。
＜メモリ装置１３＞
メモリ装置１３は、ＣＰＵ１１及びＧＰＵ１２の一方または双方がアクセス可能に設けられている。半導体装置１０Ｅにメモリ装置１３を設けることで、外部メモリ装置にアクセスする場合よりも、データ転送に要する時間及びエネルギーを低減できる。
メモリ装置１３は、強誘電体メモリを有することが好ましい。図３では、メモリ装置１３がＦｅＲＡＭ１５Ａを有する例を示す。
＜ＰＭＵ１４＞
ＰＭＵ１４は、クロック信号及び電源電圧を管理する。例えば、ＰＭＵ１４はＣＰＵ１１及びＧＰＵ１２の一方または双方における、クロックゲーティング及びパワーゲーティングを制御する。
ＣＰＵ１１及びＧＰＵ１２は、それぞれ、ＦｅＲＡＭを有することで、電力供給がオフになってもＦｅＲＡＭ中にデータを保持し続けることができる。これにより、半導体装置１０Ｅの電力を節約することができる。
＜制御部１６＞
制御部１６は、メモリ制御部１７を有する。
半導体装置１０Ｅに様々な機能回路を設けることで、各種の周辺デバイスを半導体装置１０Ｅで制御することができる。例えば、メモリ制御部１７には、強誘電体メモリ用コントローラ（ここでは、ＦｅＲＡＭ用コントローラ）が設けられる。
制御部１６は、そのほか、オーディオ処理部、ビデオ処理部、及び、ディスプレイ制御部などのうち、一つまたは複数を有していてもよい。
オーディオ処理部は、音声データ等を処理する。ビデオ処理部には、ビデオデコーダ、ビデオエンコーダ、及び、カメラ用画像処理回路などが設けられる。ディスプレイ制御部には、ディスプレイコントローラ、及び、マルチモニタコントローラが設けられる。
＜インターフェース部１８＞
また、周辺デバイスに応じて、各種のインターフェース回路がインターフェース部１８に設けられる。例えば、入出力モジュール、及び、通信モジュールの一方または双方を設けることができる。入出力モジュールとしては、具体的には、ｅＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）、Ｉ２Ｃ（Ｉ−ｓｑｕａｒｅｄ−Ｃ、Ｉｎｔｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＭＩＰＩ（Ｍｏｂｉｌｅ　Ｉｎｄｕｓｔｒｙ　Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）、ＨＤＭＩ（登録商標）／ＤＰ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ／ＤｉｓｐｌａｙＰｏｒｔ）、ｅＤＰ（ｅｍｂｅｄｄｅｄ　ＤｉｓｐｌａｙＰｏｒｔ）、ＤＳＩ（Ｄｉｓｐｌａｙ　Ｓｅｒｉａｌ　Ｉｎｔｅｒｆａｃｅ）などの規格に対応する回路を設けることができる。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
＜アナログ演算部＞
本実施の形態の半導体装置は、さらに、アナログ演算部を有していてもよい。アナログ演算部は、アナログ演算回路、及び、メモリ装置を有することが好ましい。
アナログ演算回路は、Ａ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、及び、積和演算回路を有することが好ましい。積和演算回路は、強誘電体メモリを有することが好ましく、例えば、ＦｅＦＥＴを有することが好ましい。これにより、積和演算を低消費電力で実行することができる。
メモリ装置は、強誘電体メモリを有することが好ましく、例えば、ＦｅＲＡＭを有することが好ましい。
積和演算回路及びメモリ装置の双方に、強誘電体メモリを用いることで、アナログ演算部の消費電力を低減することができる。
なお、ＧＰＵ１２が、アナログ演算部を兼ねていてもよい。つまり、ＧＰＵ１２に、アナログ演算回路を設けてもよい。具体的には、ＧＰＵ１２は、ＦｅＦＥＴを有する積和演算回路を有していてもよい。
以上のように、本実施の形態の半導体装置は、強誘電体メモリを有するため、高効率のパワーゲーティングが可能である。本実施の形態の半導体装置を用いて、大型並列計算機、スーパーコンピュータ、及び、サーバなど大規模な並列演算を行うコンピューティングシステムを構築することができる。本実施の形態の半導体装置は低消費電力であり、発熱が少ないため、コンピューティングシステムの冷却設備の電力を削減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様の記憶装置について、図７及び図８を用いて説明する。
＜記憶装置の構成例＞
図７Ａに記憶装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及び、コントロールロジック回路１４６０を有する。
列回路１４３０は、例えば、列デコーダ、ビット線ドライバ回路、プリチャージ回路、センスアンプ、及び、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、及び、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
記憶装置１４００には、外部から電源電圧として、低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、及び、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、及び、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダ及び列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダの制御信号及び列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
なお、図７Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図７Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、及び当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。また、本発明の一態様の記憶装置は、書き換え耐性が高い。
＜メモリセルの構成例＞
図８Ａに示す回路図に、上述のメモリセルＭＣの構成例を示す。メモリセルＭＣは、トランジスタＴｒと、容量Ｆｅと、を有する。また、図８Ａには、センスアンプ回路ＳＡも示す。ここで、メモリセルＭＣとして、実施の形態５に示す、トランジスタ２００及び容量素子１００を有する半導体装置などを用いることができる。この場合、トランジスタＴｒはトランジスタ２００に、容量Ｆｅは容量素子１００に対応する。なお、トランジスタＴｒは、ゲートの他、バックゲートを有してもよいし、有していなくてもよい。
また、図８Ａでは、トランジスタＴｒをｎチャネル型トランジスタとしているが、ｐチャネル型トランジスタとしてもよい。以下では、トランジスタＴｒ等がｎチャネル型トランジスタであるとして説明を行うが、電位の大小関係を適宜逆転させること等により、トランジスタＴｒ等をｐチャネル型としても以下の説明を参照することができる。
トランジスタＴｒのソースまたはドレインの一方は、容量Ｆｅの一方の電極と電気的に接続される。トランジスタＴｒのソースまたはドレインの他方は、配線ＢＬと電気的に接続される。トランジスタＴｒのゲートは、配線ＷＬと電気的に接続される。容量Ｆｅの他方の電極は、配線ＰＬと電気的に接続される。配線ＢＬは、センスアンプ回路ＳＡと電気的に接続される。
配線ＷＬは、ワード線としての機能を有し、配線ＷＬの電位を制御することにより、トランジスタＴｒのオンオフを制御することができる。例えば、配線ＷＬの電位を高電位とすることにより、トランジスタＴｒをオン状態とし、配線ＷＬの電位を低電位とすることにより、トランジスタＴｒをオフ状態とすることができる。配線ＷＬは、行回路１４２０が有するワード線ドライバ回路と電気的に接続され、ワード線ドライバ回路により、配線ＷＬの電位を制御することができる。
配線ＢＬは、ビット線としての機能を有し、配線ＢＬを介してメモリセルＭＣにデータが書き込まれ、またメモリセルＭＣに保持されたデータが配線ＢＬを介して読み出される。
センスアンプ回路ＳＡは、列回路１４３０のビット線ドライバ回路に設けられる。センスアンプ回路ＳＡには、電位Ｖｒｅｆを供給することができ、また信号ＥＮを供給することができる。
センスアンプ回路ＳＡは、例えばメモリセルＭＣから読み出されるデータを増幅する機能を有する。例えば、配線ＢＬの電位とＶｒｅｆの差に基づき、メモリセルＭＣから読み出されるデータを増幅する機能を有する。
信号ＥＮは、センスアンプ回路ＳＡを活性化するか否かを制御する、イネーブル信号とすることができる。信号ＥＮは、例えば２値のデジタル信号とすることができる。例えば、信号ＥＮの電位が高電位である場合は、センスアンプ回路ＳＡを活性化状態とすることができ、信号ＥＮの電位が低電位である場合は、センスアンプ回路ＳＡを非活性化状態とすることができる。センスアンプ回路ＳＡが活性化状態である場合は、例えばメモリセルＭＣから読み出されるデータの増幅が行われる。一方、センスアンプ回路ＳＡが非活性化状態である場合は、当該増幅は行われない。
配線ＰＬは、プレート線としての機能を有し、配線ＰＬの電位を、容量Ｆｅの他方の電極の電位とすることができる。配線ＰＬは、プレート線ドライバ回路と電気的に接続され、プレート線ドライバ回路により、配線ＰＬの電位を制御することができる。プレート線ドライバ回路は、行回路１４２０または列回路１４３０に設けられていてもよい。
トランジスタＴｒとして、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を適用することが好ましい。ＯＳトランジスタは、高耐圧であるという特性を有する。よって、トランジスタＴｒをＯＳトランジスタとすることにより、トランジスタＴｒを微細化しても、トランジスタＴｒに高電圧を印加することができる。トランジスタＴｒを微細化することにより、メモリセルＭＣの占有面積を小さくすることができる。例えば、図８Ａに示すメモリセルＭＣの１個あたりの占有面積は、ＳＲＡＭセルの１個あたりの占有面積の１／３乃至１／６とすることができる。よって、メモリセルＭＣを高密度に配置することができる。これにより、本発明の一態様に係る記憶装置を、記憶容量が大きな記憶装置とすることができる。
また、トランジスタＴｒとして、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）を適用することが好ましい。特に、単結晶シリコンを用いたトランジスタを適用することが好ましい。Ｓｉトランジスタは、電気特性のばらつきが小さい、電気特性が安定している、電界効果移動度が高い、微細化が容易である、などの特性を有する。よって、トランジスタＴｒをＳｉトランジスタとすることにより、極めて微細で、信頼性が高く、かつ、セル間の電気特性のばらつきの小さいメモリセルＭＣを実現できる。また、Ｓｉトランジスタの微細化により、さらに電界効果移動度を高くできるため、１つのメモリセルＭＣあたりの読み出し速度を高めることができる。
トランジスタＴｒの構成例については、実施の形態５及び実施の形態６で詳述する。
容量Ｆｅは、一対の電極間に、誘電体層として強誘電体層を挟持した、ＭＦＭ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ）構造を有する強誘電キャパシタとすることができる。強誘電体層は、強誘電性を有しうる材料を有する。
強誘電性を有しうる材料は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（強誘電キャパシタ）を用いて、不揮発性の記憶素子を形成することができる。強誘電キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電キャパシタを有し、トランジスタのソース及びドレインの一方が、強誘電キャパシタの一方の端子に電気的に接続された構成にすることができる。
容量Ｆｅの構成例については、実施の形態４乃至実施の形態６で詳述する。
強誘電性を有しうる材料として、例えば、酸化ハフニウム、あるいは、酸化ハフニウム及び酸化ジルコニウムを有する材料を用いることができる。酸化ハフニウム、あるいは、酸化ハフニウム及び酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうるため、好ましい。薄膜化することができる強誘電体層とすることで、微細化されたトランジスタと組み合わされた記憶装置とすることができる。その他の強誘電性を有しうる材料については、実施の形態４で詳述する。
以上のように、図８Ａに示すメモリセルＭＣには、強誘電キャパシタ及びトランジスタを有するＦｅＲＡＭが適用されている。図８Ａに示すメモリセルＭＣは、少なくとも容量素子と、容量素子の充放電を制御するトランジスタと、を有する。
なお、メモリセルＭＣには、他の強誘電体メモリを用いることもできる。本発明の一態様の半導体装置は、例えば、実施の形態３で説明する各種強誘電体メモリの一つまたは複数を用いて作製することができる。
なお、本明細書等において、誘電体として強誘電性を有し得る材料を有する容量（例えば、容量Ｆｅ）の回路記号は、図８Ａのとおり、容量の回路記号に斜線を加えたものとしている。
容量Ｆｅが有する誘電体は、ヒステリシス特性を有する。図８Ｂは、当該ヒステリシス特性の一例を示すグラフである。
図８Ｂにおいて、横軸は誘電体に印加する電圧を示す。当該電圧は、例えば容量Ｆｅの一方の電極の電位と、容量Ｆｅの他方の電極の電位と、の差とすることができる。
また、図８Ｂにおいて、縦軸は誘電体の分極を示し、正の値の場合は負電荷が容量Ｆｅの一方の電極側に偏り、正電荷が容量Ｆｅの他方の電極側に偏っていることを示す。一方、分極が負の値の場合は、負電荷が容量Ｆｅの他方の電極側に偏り、正電荷が容量Ｆｅの一方の電極側に偏っていることを示す。
なお、図８Ｂのグラフの横軸に示す電圧を、容量Ｆｅの他方の電極の電位と、容量Ｆｅの一方の電極の電位と、の差としてもよい。また、図８Ｂのグラフの縦軸に示す分極を、負電荷が容量Ｆｅの他方の電極側に偏り、正電荷が容量Ｆｅの一方の電極側に偏っている場合に正の値とし、負電荷が容量Ｆｅの一方の電極側に偏り、正電荷が容量Ｆｅの他方の電極側に偏っている場合に負の値としてもよい。
図８Ｂに示すように、誘電体のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、ＶＳＰ及び−ＶＳＰとする。
誘電体に−ＶＳＰ以下の電圧を印加した後に、誘電体に印加する電圧を高くしていくと、誘電体の分極は、曲線５１に沿って増加する。一方、誘電体にＶＳＰ以上の電圧を印加した後に、誘電体に印加する電圧を低くしていくと、誘電体の分極は、曲線５２に沿って減少する。よって、ＶＳＰ及び−ＶＳＰは、飽和分極電圧ということができる。
ここで、誘電体の分極が曲線５１に従って変化する際の、誘電体の分極が０である場合における、誘電体に印加される電圧をＶｃとする。また、誘電体の分極が曲線５２に従って変化する際の、誘電体の分極が０である場合における、誘電体に印加される電圧を−Ｖｃとする。Ｖｃ及び−Ｖｃは、抗電圧ということができる。Ｖｃの値及び−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値であるということができる。
前述のように、容量Ｆｅが有する誘電体に印加される電圧は、容量Ｆｅの一方の電極の電位と、容量Ｆｅの他方の電極の電位と、の差により表すことができる。また、前述のように、容量Ｆｅの他方の電極は、配線ＰＬと電気的に接続される。よって、配線ＰＬの電位を制御することにより、容量Ｆｅが有する誘電体に印加される電圧を制御することができる。
メモリセルＭＣは、例えば値を“０”又は“１”で表すことができる２値データを保持することができる。この場合、メモリセルＭＣに保持されるデータは、例えば容量Ｆｅが有する誘電体の分極により判断することができる。例えば、容量Ｆｅが有する誘電体の分極が正の値である場合は、メモリセルＭＣには値が“１”のデータが保持されているとすることができる。一方、容量Ｆｅが有する誘電体の分極が負の値である場合は、メモリセルＭＣには値が“０”のデータが保持されているとすることができる。なお、例えば容量Ｆｅが有する誘電体の分極が正の値である場合に、メモリセルＭＣに値が“０”のデータが保持されているとし、負の値である場合に、メモリセルＭＣに値が“１”のデータが保持されているとしてもよい。
＜メモリセルの駆動方法例＞
以下では、図８Ａに示すメモリセルＭＣの駆動方法の一例を説明する。以下の説明において、容量Ｆｅの誘電体に印加される電圧とは、容量Ｆｅの一方の電極の電位と、容量Ｆｅの他方の電極（配線ＰＬ）の電位と、の差を示すものとする。また、メモリセルＭＣに書き込まれ、メモリセルＭＣから読み出されるデータは、値を“０”又は“１”で表すことができる２値データとする。また、容量Ｆｅが有する誘電体の分極が負の値である場合は、メモリセルＭＣに値が“０”のデータが保持されているとし、正の値である場合は、メモリセルＭＣに値が“１”のデータが保持されているとする。さらに、トランジスタＴｒは、ｎチャネル型トランジスタとする。
図９は、図８Ａに示すメモリセルＭＣの駆動方法の一例を示すタイミングチャートである。図９において、“Ｈ”は高電位を示し、“Ｌ”は低電位を示す。図９では、メモリセルＭＣが駆動する期間として、時刻Ｔ０１乃至時刻Ｔ３６を示している。
時刻Ｔ０１以前において、メモリセルＭＣに値が“０”のデータが保持されているものとする。つまり、容量Ｆｅの誘電体の分極が、負であるとする。
時刻Ｔ０１乃至時刻Ｔ０６において、値が“０”のデータをメモリセルＭＣから読み出す。時刻Ｔ１１乃至時刻Ｔ１６において、値が“０”のデータをメモリセルＭＣから読み出した後に、値が“１”のデータのメモリセルＭＣへの書き込みを行う。時刻Ｔ２１乃至時刻Ｔ２６において、値が“１”のデータをメモリセルＭＣから読み出した後に、当該データのメモリセルＭＣへの書き戻しを行う。時刻Ｔ３１乃至時刻Ｔ３６において、値が“１”のデータをメモリセルＭＣから読み出した後に、値が“０”のデータのメモリセルＭＣへの書き込みを行う。
時刻Ｔ０１以前において、配線ＷＬの電位及び信号ＥＮの電位が、低電位であるとする。また、時刻Ｔ０１以前において、配線ＰＬの電位及び配線ＢＬの電位がＧＮＤであるとする。ＧＮＤは、例えば接地電位とすることができる。なお、ＧＮＤは、メモリセルＭＣ等を本発明の一態様の趣旨を充足するように駆動させることができるのであれば、必ずしも接地電位としなくてもよい。
時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬの電位を高電位とする。これにより、トランジスタＴｒがオン状態となるため、容量Ｆｅの一方の電極と配線ＢＬが導通する。
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＰＬの電位をＶｗとする。ＧＮＤが接地電位である場合は、ＶｗはＶＳＰ以上とする。配線ＰＬの電位をＧＮＤからＶｗに上昇させることで、配線ＢＬの電位が、容量Ｆｅを介した容量結合により、時刻Ｔ０２の開始時点における容量Ｆｅの誘電体の分極、つまりメモリセルＭＣに保持されているデータに応じて上昇する。
以下では、ＶｗはＶＳＰ以上の高さの電位であり、ＧＮＤは接地電位であるとして説明を行う。また、配線ＰＬ及び配線ＢＬに供給される電位について、Ｖｗを高電位、ＧＮＤを低電位として説明を行う。さらに、Ｖｒｅｆは、ＶｗとＧＮＤの間の電位として説明を行う。
時刻Ｔ０２乃至時刻Ｔ０３では、メモリセルＭＣに値が“０”のデータが保持されている。この場合は、配線ＢＬの電位がＶｒｅｆまでは上昇しないものとする。
以上により、メモリセルＭＣに保持されているデータが読み出され、配線ＢＬを介してセンスアンプ回路ＳＡに入力することができる。
時刻Ｔ０３乃至時刻Ｔ０４において、信号ＥＮの電位を高電位とする。これにより、センスアンプ回路ＳＡが活性化状態となり、メモリセルＭＣから読み出されるデータが、配線ＢＬの電位とＶｒｅｆの差に基づいて増幅される。時刻Ｔ０３の開始時点では、配線ＢＬの電位はＶｒｅｆより低い。よって、配線ＢＬの電位が、低電位であるＧＮＤとなり、メモリセルＭＣから読み出された、値が“０”のデータが増幅される。
また、時刻Ｔ０３乃至時刻Ｔ０４において、トランジスタＴｒがオン状態であるため、容量Ｆｅの誘電体に印加される電圧は、−Ｖｗとなる。よって、図８Ｂに示すように、容量Ｆｅの誘電体の分極は負のままであり、メモリセルＭＣには値が“０”のデータが引き続き保持される。
時刻Ｔ０４乃至時刻Ｔ０５において、配線ＰＬの電位をＧＮＤとする。時刻Ｔ０４乃至時刻Ｔ０５において、トランジスタＴｒはオン状態であり、配線ＢＬの電位はＧＮＤであるため、容量Ｆｅの誘電体に印加される電位は０Ｖとなる。容量Ｆｅの誘電体の分極は、図８Ｂに示す曲線５１に沿って変化するため、容量Ｆｅの誘電体に印加される電位を０Ｖとしても、容量Ｆｅの誘電体の分極は負のままである。よって、メモリセルＭＣには値が“０”のデータが引き続き保持される。
時刻Ｔ０５乃至時刻Ｔ０６において、信号ＥＮの電位を低電位とする。これにより、センスアンプ回路ＳＡが非活性状態となる。
時刻Ｔ０６乃至時刻Ｔ１１において、配線ＷＬの電位を低電位とする。これにより、トランジスタＴｒがオフ状態となる。
時刻Ｔ１１乃至時刻Ｔ２１における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位は、時刻Ｔ０１乃至時刻Ｔ１１における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位と同様とすることができる。
時刻Ｔ１２乃至時刻Ｔ１３では、メモリセルＭＣに値が“０”のデータが保持されている。よって、時刻Ｔ０２乃至時刻Ｔ０３と同様に、配線ＢＬの電位はＶｒｅｆまでは上昇しない。
時刻Ｔ１３乃至時刻Ｔ１４において、配線ＢＬの電位が、低電位であるＧＮＤとなり、メモリセルＭＣから読み出された、値が“０”のデータが増幅される。
ここで、上記増幅を行った後、配線ＢＬの電位をＶｗとする。トランジスタＴｒはオン状態であるため、容量Ｆｅの一方の電極の電位はＶｗとなる。
時刻Ｔ１４乃至時刻Ｔ１５において、配線ＰＬの電位をＧＮＤとすることにより、容量Ｆｅの誘電体に印加される電圧が、Ｖｗとなる。これにより、図８Ｂに示すように、容量Ｆｅの誘電体の分極が正となる。よって、メモリセルＭＣには、値が“１”のデータが書き込まれる。
時刻Ｔ１５乃至時刻Ｔ１６において、信号ＥＮの電位を低電位とすることにより、配線ＢＬの電位が低電位であるＧＮＤとなる。時刻Ｔ１５乃至時刻Ｔ１６において、トランジスタＴｒはオン状態であり、配線ＰＬの電位はＧＮＤであるため、容量Ｆｅの誘電体に印加される電位は０Ｖとなる。容量Ｆｅの誘電体の分極は、図８Ｂに示す曲線５２に沿って変化するため、容量Ｆｅの誘電体に印加される電位を０Ｖとしても、容量Ｆｅの誘電体の分極は正のままである。よって、メモリセルＭＣには値が“１”のデータが保持される。
時刻Ｔ２１乃至時刻Ｔ３１における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位は、時刻Ｔ１１乃至時刻Ｔ２１等における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位と同様とすることができる。
時刻Ｔ２２の開始時点では、メモリセルＭＣに値が“１”のデータが保持されている。この状態で、配線ＰＬの電位を高電位とすることにより、配線ＢＬの電位がＶｒｅｆより高くなるものとする。ここで、配線ＰＬの電位を高電位とすることにより、容量Ｆｅの誘電体において分極反転が発生し、メモリセルＭＣに保持される値が“１”のデータが破壊される場合がある。
時刻Ｔ２３乃至時刻Ｔ２４において、センスアンプ回路ＳＡが活性化状態となり、メモリセルＭＣから読み出されるデータが、配線ＢＬの電位とＶｒｅｆの差に基づいて増幅される。時刻Ｔ２３の開始時点では、配線ＢＬの電位はＶｒｅｆより高い。よって、配線ＢＬの電位が、高電位であるＶｗとなり、メモリセルＭＣから読み出された、値が“１”のデータが増幅される。
時刻Ｔ２４乃至時刻Ｔ２５において、配線ＰＬの電位をＧＮＤとすることにより、容量Ｆｅの誘電体に印加される電圧が、Ｖｗとなる。これにより、メモリセルＭＣに、値が“１”のデータを書き戻すことができる。よって、メモリセルＭＣに保持されたデータが破壊された場合であっても、値が“１”のデータをメモリセルＭＣに再度保持させることができる。
時刻Ｔ２５乃至時刻Ｔ２６において、信号ＥＮの電位を低電位とすることにより、配線ＢＬの電位が低電位であるＧＮＤとなる。これにより、容量Ｆｅの誘電体に印加される電位は０Ｖとなるが、分極反転は発生せず、メモリセルＭＣには値が“１”のデータが引き続き保持される。
時刻Ｔ３１乃至時刻Ｔ３６以降における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位は、時刻Ｔ２１乃至時刻Ｔ３１等における配線ＷＬの電位、配線ＰＬの電位、及び信号ＥＮの電位と同様とすることができる。
時刻Ｔ３２の開始時点では、メモリセルＭＣに値が“１”のデータが保持されている。よって、時刻Ｔ３２乃至時刻Ｔ３３において、時刻Ｔ２２乃至時刻Ｔ２３と同様に、配線ＢＬの電位がＶｒｅｆより高くなる。
時刻Ｔ３３乃至時刻Ｔ３４において、配線ＢＬの電位が、高電位であるＶｗとなり、メモリセルＭＣから読み出された、値が“１”のデータが増幅される。
ここで、上記増幅を行った後、配線ＢＬの電位をＧＮＤとする。トランジスタＴｒはオン状態であるため、容量Ｆｅの一方の電極の電位はＧＮＤとなる。また、配線ＰＬの電位は、Ｖｗである。以上より、容量Ｆｅの誘電体に印加される電圧が、−Ｖｗとなる。これにより、図８Ｂに示すように、容量Ｆｅの誘電体の分極が負となる。よって、メモリセルＭＣには、値が“０”のデータが書き込まれる。
以上がメモリセルＭＣ等の駆動方法の一例である。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に用いることができる、強誘電体メモリについて説明する。
図１０Ａ１、図１０Ｂ１、及び図１０Ｃ１に、強誘電体メモリの回路図を示す。なお、図１０Ａ１、図１０Ｂ１、及び図１０Ｃ１に示す回路図において、白丸は端子を表す。
図１０Ａ１に、ＦｅＲＡＭの回路図を示す。図１０Ａ１に示す回路図は、１つのトランジスタ（電界効果トランジスタ、ＦＥＴともいう）と、１つの容量素子と、を有し、当該容量素子は、強誘電性を有しうる材料を含む。強誘電性を有しうる材料については、実施の形態２及び実施の形態４を参照することができる。
図１０Ｂ１に、ＦｅＦＥＴの回路図を示す。図１０Ｂ１に示す回路図は、１つのトランジスタを有し、当該トランジスタのゲート絶縁膜に強誘電性を有しうる材料を含む。
図１０Ｃ１に、ＦＴＪメモリの回路図を示す。図１０Ｃ１に示す回路図は、１つの容量素子と、１つのダイオードと、を有し、当該容量素子は強誘電性を有しうる材料を含む。
なお、図１０Ｃ１において、１つの容量素子と、１つのダイオードと、を分けて記載しているが、これに限定されない。例えば、１つの素子にて、１つの容量素子と、１つのダイオードと、の双方の機能を有する場合には、それぞれの機能を分離する必要はない。例えば、図１０Ｃ１に示す回路図に相当する構成としては、一対の電極間に絶縁体を有し、当該絶縁体と、電極との間で、トンネル接合を利用する素子構成などを用いることができる。また、図１０Ｃ１に示す回路図は、トンネル接合を利用した１つのキャパシタの素子構成として捉えることができる。
図１０Ａ２は、図１０Ａ１に示すＦｅＲＡＭが有する容量素子に対応する断面図である。
図１０Ａ２は、導電体１１０と、導電体１１０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。導電体１１０は、下部電極として機能する。導電体１２０は、上部電極として機能する。なお、絶縁体１３０は、強誘電性を有しうる材料を用いることが好ましい。なお、絶縁体１３０を、誘電体または強誘電体と、読み替えてもよい。なお、図１０Ａ２において、図示していないが、図１０Ａ１に示すように、導電体１２０は、トランジスタのソースまたはドレインと接続する構成とすればよい。
図１０Ｂ２は、図１０Ｂ１に示すＦｅＦＥＴに対応する断面図である。
図１０Ｂ２は、酸化物２３０と、酸化物２３０上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。酸化物２３０は、チャネル形成領域を含む。なお、酸化物２３０を、シリコン等の半導体に置き換えてもよい。つまり、ＦｅＦＥＴは、チャネル形成領域に、酸化物半導体を有していてもよく、シリコンを有していてもよい。なお、絶縁体１３０は、強誘電性を有しうる材料を用いることが好ましい。また、図１０Ｂ２に示す積層構造は、酸化物２３０と、絶縁体１３０、すなわち強誘電性を有しうる材料とが、接する構成と別言することができる。
図１０Ｃ２、図１０Ｃ３、及び図１０Ｃ４は、それぞれ、図１０Ｃ１に示すＦＴＪメモリに対応する断面図である。
図１０Ｃ２は、導電体１１０と、導電体１１０上の絶縁体１１５ａと、絶縁体１１５ａ上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。なお、図１０Ｃ２は、図１０Ａ２の導電体１１０と、絶縁体１３０との間に絶縁体１１５ａを有する構造ともいえる。
また、図１０Ｃ３は、導電体１１０と、導電体１１０上の絶縁体１３０と、絶縁体１３０上の絶縁体１１５ｂと、絶縁体１１５ｂ上の導電体１２０と、を有する。
また、図１０Ｃ４は、導電体１１０と、導電体１１０上の絶縁体１１５ａと、絶縁体１１５ａ上の絶縁体１３０と、絶縁体１３０上の絶縁体１１５ｂと、絶縁体１１５ｂ上の導電体１２０と、を有する。
なお、図１０Ｃ１の回路図の構成においては、Ｐ−Ｅ（Ｐｏｌａｒｉｚａｔｉｏｎ　ｄｅｎｓｉｔｙ−Ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ）特性に一定の分極が得られていることが好ましい。例えば、抗電界（Ｅｃ）以下の電圧範囲における電流−電圧特性が、電圧の走査方向に対して非対称であることが好ましい。本特性を満たすためには、例えば、絶縁体１１５ａと、絶縁体１１５ｂとは、膜種、膜質、または膜厚の少なくともいずれか一を異なる構成とすればよい。
絶縁体１１５ａ及び絶縁体１１５ｂは、それぞれ、常誘電体材料であればよく、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、及び酸化窒化アルミニウムなどを用いることができる。特に、絶縁体１１５ａ、１１５ｂとしては、窒化シリコン膜が好ましい。また、絶縁体１１５ａ、及び絶縁体１１５ｂは、それぞれ、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。特に絶縁体１１５ａ、及び絶縁体１１５ｂとしては、ＰＥＡＬＤ法を用いて成膜することが好ましい。例えば、ＰＥＡＬＤ法を用いて、窒化シリコン膜を成膜する場合、フッ素、塩素、臭素、ヨウ素などのハロゲンを含むプリカーサを用いると好適である。また、上記プリカーサを導入後、Ｎ２、Ｎ２Ｏ、ＮＨ３、ＮＯ、ＮＯ２、及びＮ２Ｏ２などの窒化剤を導入した雰囲気中でプラズマ処理を行うことで、良質な窒化シリコン膜を成膜することができる。
本発明の一態様により、強誘電性を有しうる材料を利用した強誘電体デバイスを提供することができる。または、本発明の一態様により、強誘電性を有しうる材料を利用した容量素子を提供することができる。または、本発明の一態様により、強誘電性を有しうる材料を利用したトランジスタを提供することができる。または、本発明の一態様により、強誘電性を有しうる材料を利用した容量素子、及びダイオードを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の容量素子について、図１１乃至図１５を用いて説明する。
本実施の形態の容量素子は、誘電体層として、強誘電性を有しうる材料を有する。本実施の形態の容量素子は、実施の形態２で例示した記憶装置に用いることができる。具体的には、本実施の形態の容量素子は、図８Ａに示す容量Ｆｅとして用いることができる。
＜容量素子の作製方法例＞
図１１Ａ乃至図１１Ｃを用いて、本発明の一態様に係る、容量素子の作製方法について説明する。
図１１Ａに示すように、基板（図示せず。）の上に導電体１１０を成膜する。導電体１１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。ＡＬＤ法を用いて導電体１１０を成膜することで、平坦性の良好な導電膜を比較的容易に成膜することができる場合がある。例えば、熱ＡＬＤ法を用いて窒化チタンを成膜すればよい。また、導電体１１０は、リソグラフィー法などを用いて、適宜パターン形成すればよい。
次に、図１１Ｂに示すように、導電体１１０上に絶縁体１３０を成膜する。絶縁体１３０の成膜は、スパッタリング法、ＣＶＤ法、ＡＬＤ法などを用いて行うことができる。例えば、ＡＬＤ法を用いて成膜することで、導電体１１０上に被覆性よく絶縁体１３０を成膜することができる。これにより、容量素子１００の上部電極と下部電極の間でリーク電流が発生するのを抑制することができる。
絶縁体１３０は、強誘電性を有しうる材料を用いることが好ましい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、酸化ハフニウム及び酸化ジルコニウムを有する材料（ＨｆＺｒＯＸ）（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料を含む混合物または化合物を用いることができる。または、絶縁体１３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ、酸化ハフニウムに元素Ｊ１を添加した材料、酸化ジルコニウムに元素Ｊ２を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等ではこれらのうちの強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、これらの材料を、強誘電性を有しうる材料と呼んでいる。
中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウム及び酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうるため、好ましい。ここで、絶縁体１３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。絶縁体１３０を薄膜化することで、容量素子１００を、微細化されたトランジスタ２００に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層または金属酸化物膜と呼ぶ場合がある。
ここで、絶縁体１３０に用いることのできる材料の一つである、酸化ハフニウムの結晶構造について、図１２を用いて説明を行う。図１２は、酸化ハフニウム（本実施の形態においてはＨｆＯ２）の結晶構造を説明するモデル図である。酸化ハフニウムは、多様な結晶構造をとることが知られており、例えば、図１２に示す立方晶系（ｃｕｂｉｃ、空間群：Ｆｍ−３ｍ）、正方晶系（ｔｅｔｒａｇｏｎａｌ、空間群：Ｐ４２／ｎｍｃ）、直方晶系（ｏｒｔｈｏｒｈｏｍｂｉｃ、空間群：Ｐｂｃ２２）、及び単斜晶系（ｍｏｎｏｃｌｉｎｉｃ、空間群：Ｐ２１／ｃ）などの結晶構造を取りうる。また、図１２に示すように、上述のそれぞれの結晶構造は、相変化しうる。例えば、酸化ハフニウムに、ジルコニウムのドーピングを行った複合材料とすることで、単斜晶系の酸化ハフニウムの結晶構造を直方晶系の結晶構造とすることができる。
上述の複合材料として、ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜する場合、当該複合材料は、直方晶系の結晶構造を有する。または、当該複合材料は、アモルファス構造を有する。その後、上記複合材料に熱処理などを加えることで、アモルファス構造を、直方晶系の結晶構造とすることができる。なお、当該直方晶系の結晶構造は、単斜晶系の結晶構造に変化する場合がある。上述の複合材料に強誘電性を付与する場合、単斜晶系の結晶構造よりも、直方晶系の結晶構造が好ましい。
なお、絶縁体１３０の結晶構造は、特に限定されない。絶縁体１３０の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一つまたは複数とすればよい。特に絶縁体１３０としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、絶縁体１３０は、アモルファス構造としてもよい。あるいは、絶縁体１３０は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
絶縁体１３０として、酸化ハフニウム及び酸化ジルコニウムを有する材料（ＨｆＺｒＯＸ）を用いる場合、熱ＡＬＤ法を用いて成膜することが好ましい。
また、熱ＡＬＤ法を用いて、絶縁体１３０を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。絶縁体１３０中に、水素及び炭素のいずれか一方または双方が含まれる場合、絶縁体１３０の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、絶縁体１３０中の、水素及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料が挙げられる。なお、絶縁体１３０として、酸化ハフニウム及び酸化ジルコニウムを有する材料（ＨｆＺｒＯＸ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いることができる。
また、熱ＡＬＤ法を用いて、絶縁体１３０を成膜する場合、酸化剤としてはＨ２ＯまたはＯ３を用いることができる。なお、熱ＡＬＤ法の酸化剤としては、Ｈ２Ｏを用いるよりも、Ｏ３を用いる方が、膜中の水素濃度を低減できるため好適である。ただし、熱ＡＬＤ法の酸化剤は、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一つまたは複数を用いることができる。
次に、図１１Ｃに示すように、絶縁体１３０上に導電体１２０を成膜する。ここで、導電体１２０は、絶縁体１３０を介して、導電体１１０と離隔して配置される。導電体１２０は、絶縁体１３０上に接して設けられる導電体１２０ａと、導電体１２０ａ上に接して設けられる導電体１２０ｂの積層構造にしてもよい。この場合、導電体１２０ａは、被覆性の良好な、膜厚の薄い導電膜を絶縁体１３０上に設けることが好ましい。また、導電体１２０ｂは、導電体１２０ａ上の開口を埋め込むように配置すればよい。
導電体１２０ａは、ＡＬＤ法またはＣＶＤ法などを用いて成膜することができる。例えば、熱ＡＬＤ法を用いて窒化チタンを成膜すればよい。ここで、導電体１２０ａの成膜方法は、熱ＡＬＤ法のように、基板を加熱しながら成膜する方法が好ましい。例えば、基板温度を、室温以上、好ましくは３００℃以上、より好ましくは３２５℃以上、さらに好ましくは３５０℃以上にして成膜すればよい。また、例えば、基板温度を、５００℃以下、好ましくは４５０℃以下にして成膜すればよい。例えば、基板温度を４００℃程度にして成膜すればよい。
上記のような温度範囲で導電体１２０ａを成膜することで、導電体１２０ａの形成後に高温のベーク処理（例えば、熱処理温度４００℃以上または５００℃以上のベーク処理）を行わなくても、絶縁体１３０に強誘電性を付与させること、または、絶縁体１３０の強誘電性を高めることができる。これにより、容易に強誘電キャパシタを作製し、半導体装置の生産性を向上させることができる。また、上記のように下地に与えるダメージが比較的少ないＡＬＤ法を用いて導電体１２０ａを成膜することで、絶縁体１３０の結晶構造が過剰に破壊されるのを抑制でき、絶縁体１３０の強誘電性を高めることができる。
例えば、導電体１２０ａをスパッタリング法などにより形成する場合、下地膜、ここでは絶縁体１３０、にダメージが入り込む可能性がある。例えば、絶縁体１３０として酸化ハフニウム及び酸化ジルコニウムを有する材料（ＨｆＺｒＯＸ）を用い、導電体１２０ａをスパッタリング法により形成する場合、スパッタリング法により下地膜であるＨｆＺｒＯＸにダメージが入り、ＨｆＺｒＯＸの結晶構造（代表的には直方晶系などの結晶構造）が崩れる可能性がある。よって、下地に与えるダメージが比較的少ないＡＬＤ法を用いて導電体１２０ａを成膜することが好ましい。
また、スパッタリング法で導電体１２０ａを成膜した後、熱処理を行うことにより、ＨｆＺｒＯＸの結晶構造の損傷を回復させてもよい。
ここで、ＨｆＺｒＯＸ中のダングリングボンド（例えば、Ｏ＊）と、ＨｆＺｒＯＸ中に含まれる水素とが結合し、ＨｆＺｒＯＸの結晶構造中の損傷を回復できない場合がある。ＨｆＺｒＯＸ中のダングリングボンドは、例えば、導電体１２０ａをスパッタリング法で成膜下ダメージによって形成される。
よって、絶縁体１３０、ここではＨｆＺｒＯＸは、水素を含まない、または水素の含有量が極めて少ない材料を用いることが好適である。例えば、絶縁体１３０に含まれる水素の濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下がより好ましい。
また、上記のように、絶縁体１３０中の水素濃度を低減するためには、プリカーサとして炭化水素を含まない材料を用いることが好適である。これにより、絶縁体１３０は、主成分として炭化水素を含まない、または炭化水素の含有量が極めて少ない膜になる場合がある。例えば、絶縁体１３０に含まれる炭化水素の濃度は、好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下になる。
また、絶縁体１３０の成膜に、プリカーサとして炭化水素を含まない材料を用いる場合、絶縁体１３０は、主成分として炭素を含まない、または炭素の含有量が極めて少ない膜になる場合がある。例えば、絶縁体１３０に含まれる炭素の濃度は、好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下になる。
なお、絶縁体１３０としては、水素、炭化水素、及び炭素の少なくとも一つの含有量が極めて少ない材料を用いることが好適であるが、中でも炭化水素及び炭素の含有量を極めて低減することが重要である。炭化水素及び炭素は、水素よりも重い分子または重い原子であるため、後の工程で取り除くことが困難である。そのため、絶縁体１３０の成膜時に、炭化水素及び炭素を徹底的に排除することが好適である。
以上のように、絶縁体１３０に、水素、炭化水素、及び炭素の少なくとも一つを含まない、または水素、炭化水素、及び炭素の少なくとも一つの含有量が極めて少ない材料を用いることで、絶縁体１３０の結晶性を向上させることが可能となり、高い強誘電性を有する構造とすることができる。
なお、上述のように絶縁体１３０の膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一つを徹底的に排除することで、高純度真性な強誘電性を有する膜、ここでは高純度真性な容量素子を形成することができる。なお、高純度真性な強誘電性を有する容量素子と、後述する実施の形態に示す高純度真性な酸化物半導体との、製造プロセスの整合性は非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
以上のように、本発明の一態様においては、例えば、絶縁体１３０として、熱ＡＬＤ法を用いて、炭化水素を用いないプリカーサ（代表的には塩素系プリカーサ）と、酸化剤（代表的にはＯ３）と、を用いて強誘電性材料を形成する。その後、熱ＡＬＤ法による成膜（代表的には４００℃以上の成膜）により、導電体１２０ａを形成することによって、成膜後のアニールを行わずに、別言すると導電体１２０ａ成膜時の温度を利用することで、絶縁体１３０の結晶性または強誘電性を向上させることができる。なお、導電体１２０ａの成膜後のアニールを行わず、導電体１２０ａの成膜時の温度を利用して絶縁体１３０の結晶性または強誘電性を向上させることを、セルフアニールと呼称する場合がある。
なお、導電体１２０ｂは、スパッタリング法、ＡＬＤ法、またはＣＶＤ法などを用いて成膜することができる。例えば、メタルＣＶＤ法を用いてタングステンを成膜すればよい。
以上のようにして、図１１Ｃに示す、導電体１１０と導電体１２０の間に絶縁体１３０を有する、容量素子１００を作製することができる。上記のように、本実施の形態に係る容量素子１００は、導電体１２０ａの形成後に高温のベーク処理を行わなくても、絶縁体１３０の強誘電性を高めることができる。これにより、強誘電キャパシタを製造する工程を削減することができるため、強誘電キャパシタ及びそれを含む半導体装置の生産性を向上させることができる。
＜ＡＬＤ法による成膜＞
以下では、図１３及び図１４を用いて、ＡＬＤ法による絶縁体１３０の成膜方法、及び当該成膜に用いる製造装置について、説明する。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。
ＡＬＤ法は、反応のための第１の原料ガス（プリカーサとも呼ぶ）と第２の原料ガス（酸化性ガスとも呼ぶ）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う。また、プリカーサまたは酸化性ガス導入の際、Ｎ２、Ａｒなどをキャリア・パージガスとして、プリカーサまたは酸化性ガスと一緒に反応室に導入してもよい。キャリア・パージガスを用いることで、プリカーサまたは酸化性ガスが、配管内部及びバルブ内部に吸着することを抑制し、プリカーサまたは酸化性ガスを反応室に導入することが可能になる（キャリアガスとも呼ぶ）。さらに反応室に残留するプリカーサまたは酸化性ガスを、速やかに排気することが可能となる（パージガスとも呼ぶ）。このように導入（キャリア）と排気（パージ）の２つの役割を有するため、キャリア・パージガスと呼ぶことがある。また、キャリア・パージガスを用いることで、形成される膜の均一性が向上し、好ましい。
図１３にＡＬＤ法を用いた、強誘電性を有しうる材料の膜（以下、強誘電体層と呼ぶ。）の成膜シーケンスを示す。以下では、絶縁体１３０として、酸化ハフニウム及び酸化ジルコニウムを有する強誘電体層の成膜を例として示す。
プリカーサ４０１としては、ハフニウムを含み、さらに塩素、フッ素、臭素、ヨウ素、及び水素の中から選ばれるいずれか一つまたは複数を含むプリカーサを用いることができる。また、プリカーサ４０２としては、ジルコニウムを含み、さらに塩素、フッ素、臭素、ヨウ素、及び水素の中から選ばれるいずれか一つまたは複数を含むプリカーサを用いることができる。本項目では、ハフニウムを含むプリカーサ４０１として、ＨｆＣｌ４を用い、ジルコニウムを含むプリカーサ４０２として、ＺｒＣｌ４を用いる。
なお、プリカーサ４０１及びプリカーサ４０２は、液体原料または固体原料を加熱してガス化することによって、形成される。プリカーサ４０１は、ＨｆＣｌ４の固体原料から形成され、プリカーサ４０２は、ＺｒＣｌ４の固体原料から形成される。プリカーサ４０１及びプリカーサ４０２は、不純物が低減されていることが好ましく、これらの固体原料も不純物が低減されていることが好ましい。例えば、当該不純物としては、Ｂａ、Ｃｄ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｇａ、Ｌｉ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｉ、Ｓｒ、Ｖ、Ｚｎなどが挙げられる。ＨｆＣｌ４の固体原料、及び、ＺｒＣｌ４の固体原料において、上記の不純物は、１０００ｗｐｐｂ未満であることが好ましい。ここで、ｗｐｐｂとは、質量で換算した不純物の濃度を十億分率で表した単位である。
また、酸化性ガス４０３として、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２中から選ばれるいずれか一つまたは複数を用いることができる。本項目では、酸化性ガス４０３としてＨ２Ｏを含むガスを用いる。また、キャリア・パージガス４０４として、Ｎ２、Ｈｅ、Ａｒ、Ｋｒ、及びＸｅの中から選ばれるいずれか一つまたは複数を用いることができる。本項目では、キャリア・パージガス４０４としてＮ２を用いる。
まず、反応室に、キャリア・パージガス４０４を導入する。キャリア・パージガス４０４は、ステップＳ０１乃至ステップＳ０８の間、常に導入される。次に、反応室に酸化性ガス４０３を導入する（ステップＳ０１）。次に、酸化性ガス４０３の導入を止めて、キャリア・パージガス４０４のみとし、反応室内に残留する酸化性ガス４０３のパージを行う（ステップＳ０２）。次に、反応室内にプリカーサ４０１を導入し、反応室内の圧力を一定に保つ（ステップＳ０３）。このようにして、被形成面にプリカーサ４０１を吸着させる。次に、プリカーサ４０１の導入を止めて、キャリア・パージガス４０４のみとし、反応室内に残留するプリカーサ４０１のパージを行う（ステップＳ０４）。次に、反応室に酸化性ガス４０３を導入する。酸化性ガス４０３を導入することで、プリカーサ４０１を酸化させて酸化ハフニウムを形成する（ステップＳ０５）。次に、酸化性ガス４０３の導入を止めて、キャリア・パージガス４０４のみとし、反応室内に残留する酸化性ガス４０３のパージを行う（ステップＳ０６）。
次に、反応室内にプリカーサ４０２を導入し、反応室内の圧力を一定に保つ（ステップＳ０７）。このようにして、上記酸化ハフニウムの酸素の層上にプリカーサ４０２を吸着させる。次に、プリカーサ４０２の導入を止めて、キャリア・パージガス４０４のみとし、反応室内に残留するプリカーサ４０２のパージを行う（ステップＳ０８）。次に、ステップＳ０１に戻って、反応室に酸化性ガス４０３を導入する。酸化性ガス４０３を導入することで、プリカーサ４０２を酸化させ、酸化ハフニウム上に酸化ジルコニウムを形成する。
上述のステップＳ０１乃至ステップＳ０８を１サイクルとして、所望の膜厚に達するまで当該サイクルを繰り返し行う。なお、ステップＳ０１乃至ステップＳ０８は、それぞれ２５０℃以上４５０℃以下の温度範囲で行うことが好ましく、３５０℃以上４００℃以下の温度範囲で行うことがより好ましい。
以上のように、ＡＬＤ法を用いて成膜することで、ハフニウムの層、酸素の層、ジルコニウムの層、酸素の層を繰り返す層状の結晶構造を形成することができる。さらに、上記のように、不純物の低減されたプリカーサを用いて成膜することで、成膜中に不純物が混入して、当該層状の結晶構造の形成を妨げることを抑制できる。このように、絶縁体１３０を、結晶性の高い、層状の結晶構造にすることで、絶縁体１３０に高い強誘電性を有せしめることができる。
ただし、絶縁体１３０は、必ずしも成膜直後に強誘電性を示すものではない。上述の通り、絶縁体１３０は成膜直後ではなく、絶縁体１３０の上に導電体１２０を形成した後で、強誘電性を示す場合がある。
次に、上記ＡＬＤ法による成膜に用いられる製造装置について図１４Ａを用いて説明する。図１４Ａは、ＡＬＤ法による製造装置９００の模式図である。
図１４Ａに示すように製造装置９００は、反応室９０１と、ガス導入口９０３と、反応室入り口９０４と、排気口９０５と、ウエハステージ９０７と、軸９０８と、を有する。図１４Ａでは、ウエハステージ９０７上にウエハ９５０が配置されている。
反応室９０１は、反応室９０１の内部、プリカーサ４０１、プリカーサ４０２、酸化性ガス４０３、及びキャリア・パージガス４０４を加熱するためのヒーターシステムが配置されていてもよい。また、ウエハステージ９０７は、ウエハ９５０を加熱するためのヒーターシステムが配置されていてもよい。また、ウエハステージ９０７は、軸９０８を回転軸として水平に回転する回転機構を備えていてもよい。また、図示しないが、ガス導入口の手前には、プリカーサ４０１、プリカーサ４０２、酸化性ガス４０３、及びキャリア・パージガス４０４を適切なタイミングで、適切な流量を適切な時間、ガス導入口９０３へ導入するガス供給システムが設置されている。また、図示しないが、排気口９０５の先には、真空ポンプを有する排気システムが設置されている。
図１４Ａに示す、製造装置９００は、クロスフロー方式と呼ばれるＡＬＤ装置である。クロスフロー方式におけるプリカーサ４０１、プリカーサ４０２、酸化性ガス４０３、及びキャリア・パージガス４０４の流れを以下に説明する。プリカーサ４０１、プリカーサ４０２、酸化性ガス４０３、及びキャリア・パージガス４０４は、ガス導入口９０３から反応室入り口９０４を介して反応室９０１へ流れ、ウエハ９５０に到達し、排気口９０５を通り排気される。図１４Ａに示す矢印は、ガスの流れる方向を模式的に示している。
上述のように、図１３に示す、酸化性ガス４０３を反応室９０１に導入するステップＳ０５では、ウエハ９５０上に吸着しているプリカーサ４０１を酸化性ガス４０３によって酸化し、酸化ハフニウムを形成する。クロスフロー方式である製造装置９００の構造上、酸化性ガス４０３が加熱された反応室部材に長く触れてからウエハ９５０に到達する。このため、例えば、酸化性ガス４０３としてＯ３を用いる場合、到達するまでに高温の固体表面と酸化性ガス４０３が反応することで、酸化性ガス４０３が分解し、酸化力が低下する。従って、酸化ハフニウムの成膜速度は、酸化性ガスの、反応室入り口９０４からウエハ９５０への到達距離に依存する。ウエハステージ９０７が軸９０８を中心に水平に回転している場合、ウエハ９５０の周辺部が先に酸化性ガス４０３に到達するので、酸化ハフニウムの膜厚はウエハ９５０の周辺部ほど厚くなり中央部が周辺部より薄くなる。
そこで、酸化性ガス４０３が分解し、酸化力が低下することを抑制させるため、反応室の加熱温度を適切な温度に設定する必要がある。なお、上記においては、プリカーサ４０１の酸化を例に挙げて説明したが、プリカーサ４０２の酸化についても同様である。
以上により、基板面内の膜厚均一性に優れた酸化ハフニウムを形成することができる。基板面内の均一性としては、好ましくは、±１．５％以下、より好ましくは、±１．０％以下である。また、基板面内の最大膜厚−基板面内の最小膜厚をＲＡＮＧＥと定義し、基板面内の膜厚均一性を±ＰＮＵ（Ｐｅｒｃｅｎｔ　Ｎｏｎ　Ｕｎｉｆｏｒｍｉｔｙ）（％）と定義すると、±ＰＮＵ（％）＝（ＲＡＮＧＥ×１００）／（２×基板面内の膜厚の平均値）で求めることができる。
また、上記のように、酸化性ガス４０３により均一性に優れた酸素の層が形成されることで、より規則性の高い、層状の結晶構造を形成することができる。このように、絶縁体１３０を、規則性の高い、層状の結晶構造にすることで、絶縁体１３０に高い強誘電性を有せしめることができる。
以上の方法を用いることにより、強誘電性を有しうる材料からなる絶縁体１３０を形成することができる。このような絶縁体１３０を用いて容量素子１００を形成することで、容量素子１００を強誘電キャパシタにすることができる。
次に、本発明の一態様の金属酸化物、ここではＨｆＺｒＯＸの結晶構造のモデルについて、図１４Ｂを用いて説明を行う。
図１４Ｂは、ＨｆＺｒＯＸ、ここでは、Ｈｆ０．５Ｚｒ０．５Ｏ２の結晶構造のモデル図である。また、図１４Ｂ中において、ａ軸、ｂ軸、ｃ軸の方向も図示してある。図１４Ｂは、ＨｆＯ２のｏｒｔｈｏｒｈｏｍｂｉｃ構造（Ｐｃａ２１）に関する第一原理計算によるセルを含めた最適化後の構造に対して、Ｚｒを層状に配置した構造である。
なお、図１４Ｂでは、ハフニウムと、ジルコニウムと、が酸素を介して互いに結合している状態であることが分かる。これは、図１３に示す成膜シーケンスのように、ハフニウムと、ジルコニウムとを、ＡＬＤ法により交互に成膜することで、形成することができる。
別言すると、本発明の一態様の金属酸化物は、図１３に示す成膜シーケンス、及び、図１４Ａに示す製造装置を用いることで、図１４Ｂに示すような結晶構造を作製できる。
本発明の一態様により、強誘電性を有しうる材料を含む容量素子を提供することができる。または、本発明の一態様により、上記容量素子を良好な生産性で提供することができる。または、本発明の一態様により、微細化または高集積化が可能な、容量素子を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係るトランジスタ２００及び容量素子１００を有する半導体装置の一例について説明する。ここで、上記半導体装置に用いる容量素子１００は、実施の形態４に示す容量素子１００に係る記載を参酌することができる。
＜半導体装置の構成例＞
図１５Ａ乃至図１５Ｄは、トランジスタ２００及び容量素子１００を有する半導体装置の上面図及び断面図である。図１５Ａは、当該半導体装置の上面図である。また、図１５Ｂ乃至図１５Ｄは、当該半導体装置の断面図である。ここで、図１５Ｂは、図１５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５Ｃは、図１５ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１５Ｄは、図１５ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図１５Ａの上面図では、図の明瞭化のために一部の要素を省いている。
本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００に設けられた絶縁体２７５上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２７４と、絶縁体２８３上、及び絶縁体２７４上の絶縁体２８５と、を有する。絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、及び絶縁体２７４は層間膜として機能する。また、絶縁体２８３は、絶縁体２１４の上面の一部、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２７５の側面、絶縁体２８０の側面、並びに絶縁体２８２の側面及び上面と接する。
ここで、トランジスタ２００は、半導体層と、第１のゲートと、第２のゲートと、ソースと、ドレインと、を有する。トランジスタ２００のソース及びドレインの他方は、半導体層よりも上方で、容量素子１００の電極の一方と接する。なお、トランジスタ２００のソース及びドレインの上に接して、絶縁体２７１（絶縁体２７１ａ及び絶縁体２７１ｂ）が設けられる。
容量素子１００は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された、トランジスタ２００のソース及びドレインの一方に達する開口に設けられる。容量素子１００は、当該開口でトランジスタ２００のソース及びドレインの一方の上面に接する導電体１１０と、導電体１１０及び絶縁体２８５の上に配置される絶縁体１３０と、絶縁体１３０の上に配置される導電体１２０（導電体１２０ａ及び導電体１２０ｂ）と、を有する。ここで、導電体１１０は、当該開口の側面及び底面に沿って配置されることが好ましい。
また、導電体１１０と絶縁体２８０の間に絶縁体２４５が設けられることが好ましい。絶縁体２４５は、水素（例えば、水素原子、水素分子などの少なくとも一つ）の拡散を抑制する機能を有することが好ましい。また、絶縁体２４５は、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２４５は、絶縁体２８０よりも酸素及び水素の一方または双方の透過性が低いことが好ましい。
［トランジスタ２００］
図１５Ａ乃至図１５Ｄに示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４及び／または絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ及び導電体２０５ｂ）と、絶縁体２１６上及び導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５２と、絶縁体２５２上の絶縁体２５０と、絶縁体２５０上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ及び導電体２６０ｂ）と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７１ａ、及び絶縁体２７１ｂ上に配置される絶縁体２７５と、を有する。ここで、図１５Ｂ及び図１５Ｃに示すように、絶縁体２５２は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面及び上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、絶縁体２８０の側面、及び絶縁体２５０の下面と接する。また、導電体２６０の上面は、絶縁体２５４の最上部、絶縁体２５０の最上部、絶縁体２５２の最上部、及び絶縁体２８０の上面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５２、絶縁体２５０、絶縁体２５４、及び絶縁体２８０のそれぞれの上面の少なくとも一部と接する。
なお、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合がある。
絶縁体２８０及び絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、絶縁体２５２、絶縁体２５０、絶縁体２５４、及び導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ及び導電体２４２ａと、絶縁体２７１ｂ及び導電体２４２ｂと、の間に、導電体２６０、絶縁体２５２、絶縁体２５０、及び絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂの下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ及び酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ及び酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体２５２、絶縁体２５０、及び絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体２２２及び絶縁体２２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層またはゲート絶縁膜と呼ぶ場合もある。また、導電体２４２ａは、ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図１５Ｂにおけるチャネル形成領域近傍の拡大図を図１６Ａに示す。酸化物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチャネル形成領域が形成される。よって、図１６Ａに示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、それぞれソース領域またはドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａ及び領域２３０ｂｂよりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
また、それぞれソース領域またはドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａ及び領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、領域２３０ｂｃと、領域２３０ｂａまたは領域２３０ｂｂと、の間に、キャリア濃度が、領域２３０ｂａ及び領域２３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと、領域２３０ｂａまたは領域２３０ｂｂと、の接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａ及び領域２３０ｂｂの水素濃度と同等、またはそれよりも低く、領域２３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａ及び領域２３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
なお、図１６Ａでは、領域２３０ｂａ、領域２３０ｂｂ、及び領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに、水素及び窒素などの不純物元素の濃度が減少していればよい。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０として、例えば、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制することができる。
また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低くすることができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、及びＶＯＨを低減し、領域２３０ｂａ及び領域２３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、本実施の形態では、酸化物２３０ｂ上に導電体２４２ａ及び導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損、及びＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域２３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域２３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域２３０ｂｃの水素濃度を低減することができる。よって、領域２３０ｂｃ中の酸素欠損、及びＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体２４２ａ及び導電体２４２ｂに遮蔽され、領域２３０ｂａ及び領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物２３０ｂ及び導電体２４２を覆って設けられている、絶縁体２７１及び絶縁体２８０によって、低減することができる。これにより、マイクロ波処理の際に、領域２３０ｂａ及び領域２３０ｂｂで、ＶＯＨの低減、及び、過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体２５２となる絶縁膜の成膜後、または、絶縁体２５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。このように絶縁体２５２または絶縁体２５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入することができる。また、絶縁体２５２を導電体２４２の側面、及び、領域２３０ｂｃの表面と接するように配置することで、領域２３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体２４２の側面の酸化を抑制することができる。また、絶縁体２５０となる絶縁膜の成膜時に導電体２４２の側面の酸化を抑制することができる。
また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一つまたは複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５２及び絶縁体２５０の膜質を向上させることができるので、トランジスタ２００の信頼性が向上する。
このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損及びＶＯＨを除去して、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域２３０ｂａ及び領域２３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばらつくのを抑制することができる。
また、図１５Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（ラウンド状ともいう）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５２、絶縁体２５０、絶縁体２５４、及び導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物２３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
また、図１５Ｃなどに示すように、酸化物２３０の上面及び側面に接して、酸化アルミニウムなどにより形成される絶縁体２５２を設けることにより、酸化物２３０と絶縁体２５２の界面及びその近傍に、酸化物２３０に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０、特に酸化物２３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。
酸化物２３０ａ及び酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一つは、水、水素などの不純物が、基板側から、または、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、及び固着する（ゲッタリングともいう）機能とする。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５としては、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３として、水素バリア性がより高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、絶縁体２８２、及び絶縁体２８５として、水素を捕獲及び水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１２及び絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜などから、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２及び絶縁体２１４を介して、基板側に拡散するのを抑制することができる。または、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介して、トランジスタ２００より上方に拡散するのを抑制することができる。このように、トランジスタ２００を、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５で取り囲む構造とすることが好ましい。
ここで、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、またはトランジスタ２００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製することができる。
また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
また、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、絶縁体２７５、及び絶縁体２８３が、導電体２０５、導電体２４２、導電体２６０、または導電体１１０のチャージアップを緩和することができる場合がある。絶縁体２１２、絶縁体２７５、及び絶縁体２８３の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２８０、及び絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
導電体２０５は、酸化物２３０、及び導電体２６０と、重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
本明細書等において、開口とは、例えば、溝、スリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。
導電体２０５は、導電体２０５ａ及び導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面及び側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さ及び絶縁体２１６の上面の高さと概略一致する。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２２４等を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、窒化タングステン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。導電体２０５ａとしては、上記導電性材料を単層または積層とすることができる。例えば、導電体２０５ａは、窒化チタンを用いればよい。または、導電体２０５ａは、酸素の拡散を抑制する機能を有する導電体と、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層とすることができる。
また、導電体２０５ｂには、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
なお、導電体２０５は、図１５Ａに示すように、酸化物２３０の導電体２４２ａ及び導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図１５Ｃに示すように、導電体２０５は、酸化物２３０ａ及び酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、及び第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方及び他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図１５Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ及び導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
絶縁体２２２及び絶縁体２２４は、ゲート絶縁体として機能する。
絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一つ）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体２２２は、絶縁性材料であるアルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。または、ハフニウム及びジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出及び、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４及び、酸化物２３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体２２２及び絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面及び絶縁体２２２の上面に接する構成になる。
導電体２４２ａ及び導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。導電体２４２ａ及び導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
導電体２４２（導電体２４２ａ及び導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａ及び導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図１５Ｄに示すような、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。
絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、及び絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲及び水素を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体２７１及び絶縁体２７５を設けることで、酸素に対するバリア性を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４及び絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これにより、絶縁体２２４及び絶縁体２８０に含まれる酸素によって、導電体２４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体２５２は、ゲート絶縁体の一部として機能する。絶縁体２５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体２５２としては、上述の絶縁体２８２に用いることができる絶縁体を用いればよい。絶縁体２５２として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５２として、酸化アルミニウムを用いる。この場合、絶縁体２５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
図１５Ｃに示すように、絶縁体２５２は、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、及び絶縁体２２２の上面に接して設けられる。つまり、酸化物２３０ａ、酸化物２３０ｂ、及び絶縁体２２４の導電体２６０と重なる領域は、チャネル幅方向の断面において、絶縁体２５２に覆われている。これにより、熱処理などを行った際に、酸化物２３０ａ及び酸化物２３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体２５２でブロックすることができる。よって、酸化物２３０ａ及び酸化物２３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域２３０ｂｃに形成される、酸素欠損（Ｖｏ）及びＶＯＨを低減することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
また、逆に、絶縁体２８０及び絶縁体２５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａ及び酸化物２３０ｂに過剰に供給されるのを抑制することができる。よって、領域２３０ｂｃを介して、領域２３０ｂａ及び領域２３０ｂｂが過剰に酸化され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、図１５Ｂに示すように、絶縁体２５２は、導電体２４２、絶縁体２７１、絶縁体２７５、及び絶縁体２８０、それぞれの側面に接して設けられる。よって、導電体２４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ２００のオン電流の低下、または、電界効果移動度の低下を起こすのを抑制することができる。
また、絶縁体２５２は、絶縁体２５４、絶縁体２５０、及び導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５２の膜厚は薄いことが好ましい。絶縁体２５２の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５２の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５２は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
絶縁体２５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５２を絶縁体２８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
絶縁体２５０は、ゲート絶縁体の一部として機能する。絶縁体２５０は、絶縁体２５２の上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
図１５Ａ乃至図１５Ｄなどでは、絶縁体２５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図１６Ｂに示すように、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂの２層の積層構造にしてもよい。
図１６Ｂに示すように、絶縁体２５０を２層の積層構造とする場合、下層の絶縁体２５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体２５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０ａに含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０ａに含まれる酸素による導電体２６０の酸化を抑制することができる。例えば、絶縁体２５０ａは、上述した絶縁体２５０に用いることができる材料を用いて設け、絶縁体２５０ｂは、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体２５０ｂの膜厚は、０．５ｎｍ以上、５．０ｎｍ以下、好ましくは、１．０ｎｍ以上５．０ｎｍ以下、より好ましくは、１．０ｎｍ以上、３．０ｎｍ以下とする。この場合、絶縁体２５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、絶縁体２５０ａに酸化シリコンまたは酸化窒化シリコンなどを用いる場合、絶縁体２５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体２５０ａと絶縁体２５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体２５０の絶縁耐圧を高くすることができる。
絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、絶縁体２５０及び酸化物２３０ｂに拡散するのを防ぐことができる。絶縁体２５４としては、上述の絶縁体２８３に用いることができる絶縁体を用いればよい。例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体２５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体２５０に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。
また、絶縁体２５４は、絶縁体２５２、絶縁体２５０、及び導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５４の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５４は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。また、図１５Ｂ及び図１５Ｃに示すように、導電体２６０の上面は、絶縁体２５０の上面と概略一致している。なお、図１５Ｂ及び図１５Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
また、図１５Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面及び上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａ及び酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０及び導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０は、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、及び半導体装置を作製することができる。
絶縁体２８３は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶縁体２８３としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法またはＣＶＤ法で成膜された窒化シリコンを積層してもよい。
［容量素子１００］
容量素子１００は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口の中に配置され、導電体２４２ｂの上面に接する導電体１１０と、導電体１１０及び絶縁体２８３上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。なお、導電体１２０は、絶縁体１３０上の導電体１２０ａと、導電体１２０ａ上の導電体１２０ｂの積層構造である。ここで、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口の中に、導電体１１０、絶縁体１３０、及び導電体１２０の少なくとも一部が配置される。
導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が多い方が好ましい。例えば、図１５Ａに示すように、上面視において、容量素子１００が導電体２４２ｂの範囲に収まるように、容量素子１００を設けることが好ましい。この場合、導電体１１０のチャネル幅方向の長さが、導電体２４２ｂのチャネル幅方向の長さより小さくなる。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。ただし、これに限られず、導電体１１０のチャネル幅方向の長さが、導電体２４２ｂのチャネル幅方向の長さより大きくなる構成にすることもできる。
導電体１１０は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口に沿って配置される。ここで、当該開口の側面と底面は、曲面で接合されている形状であることが好ましい。このような構成にすることで、当該開口において、導電体１１０を被覆性良く成膜することができる。
また、導電体１１０の上面の一部の高さは、絶縁体２８５の上面の高さと概略一致することが好ましい。また、導電体１１０の下面には、導電体２４２ｂの上面が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、導電体２０５に用いることができる導電体を用いればよい。例えば、導電体１１０として、熱ＡＬＤ法を用いて成膜した窒化チタンを用いることができる。
絶縁体１３０は、導電体１１０、絶縁体２４５、及び絶縁体２８５の一部を覆うように配置される。ここで、絶縁体２８５において、絶縁体１３０と重畳する領域の上面の高さは、絶縁体１３０と重畳しない領域の上面より、高くなる場合がある。絶縁体１３０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。絶縁体１３０は、強誘電性を有しうる材料を用いることが好ましい。
強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料を含む混合物または化合物を用いることができる。または、絶縁体１３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。
中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウム及び酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうるため、好ましい。ここで、絶縁体１３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。薄膜化できる材料を用いて、強誘電体層を形成することで、容量素子１００を、微細化されたトランジスタ２００に組み合わせて半導体装置を形成することができる。本実施の形態に示す、容量素子１００とトランジスタ２００を有する半導体装置は、強誘電体メモリとして機能させることができる。
なお、絶縁体１３０は、上記の強誘電性を有しうる材料と、絶縁耐力が大きい材料の積層構造にできる場合がある。絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または、樹脂などがある。このような、絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１００のリーク電流を抑制できる場合がある。
導電体１２０は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口を埋めるように配置される。ここで、導電体１２０は、絶縁体１３０を介して絶縁体２８５と重なる領域を有することが好ましい。このような構成にすることで、導電体１２０は、絶縁体１３０を介して、導電体１１０と絶縁させることができる。また、導電体１２０の絶縁体２８３より上の部分は、引き回して配線状に形成してもよい。
図１５Ｂに示すように、導電体１２０は、導電体１２０ａと、導電体１２０ａ上の導電体１２０ｂと、を有することが好ましい。この場合、導電体１２０ａは、被覆性の良好な、膜厚の薄い導電膜を絶縁体１３０上に設けることが好ましい。また、導電体１２０ｂは、導電体１２０ａ上の開口を埋め込むように配置すればよい。導電体１２０ａは、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、導電体２０５に用いることができる導電体を用いることができる。例えば、導電体１２０ａとして、ＡＬＤ法を用いて成膜した窒化チタンを用いることができる。導電体１２０ｂは、ＡＬＤ法、ＣＶＤ法、またはスパッタリング法などを用いて成膜することが好ましく、導電体２０５に用いることができる導電体を用いることができる。例えば、導電体１２０ｂとして、スパッタリング法を用いて成膜したタングステンを用いることができる。ただし、導電体１２０は、２層構造に限られず、単層構造、または３層以上の積層構造にすることもできる。
また、導電体１２０の上面に接して配線として機能する導電体を配置してもよい。該導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタンまたは窒化チタンと、上記導電性材料と、の積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
また、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口の側面に接して絶縁体２４５が配置されることが好ましい。絶縁体２４５の内側の側面に接して導電体１１０が設けられ、導電体１１０の内側の側面に接して絶縁体１３０が設けられ、絶縁体１３０の内側の側面に接して導電体１２０が設けられる。
絶縁体２４５としては、絶縁体２７５などに用いることができるバリア絶縁膜を用いることができる。例えば、絶縁体２４５として、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いることができる。絶縁体２４５は、絶縁体２８３、絶縁体２８２、絶縁体２７５、及び絶縁体２７１に接して設けられるので、絶縁体２８０または絶縁体２８５などに含まれる水、水素などの不純物が、導電体１１０を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体１１０に吸収されるのを防ぐことができる。
絶縁体２４５を、図１５Ｂに示すように積層構造にする場合、絶縁体２８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体１１０の酸化を抑制し、さらに、導電体１１０に水素が混入するのを低減することができる。
なお、絶縁体２４５について、第１の絶縁体及び第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２４５を単層、または３層以上の積層構造として設ける構成にしてもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、またはシリコン及びハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、金属酸化物を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。その他の元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１７Ａを用いて説明を行う。図１７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」及び、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１７Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、本明細書中において、単にＸＲＤスペクトルと記す場合がある。なお、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１７Ｃに示す。図１７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、及びＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、及び［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、及び良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコン及び炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜半導体装置の作製方法＞
半導体装置の作製において、絶縁体を形成するための絶縁性材料、導電体を形成するための導電性材料、または半導体を形成するための半導体材料は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いて成膜することができる。
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、炭化物などの化合物をリアクティブスパッタリング法で成膜する際に用いられる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入する、または、異なる複数種のプリカーサを各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。
半導体装置の作製において、膜を加工する際には、ウェットエッチング法、ドライエッチング法、リソグラフィー法などを適宜用いることができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
また、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームまたはイオンビームを用いてもよい。なお、電子ビームまたはイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで、除去することができる。さらに、レジストマスクの下に絶縁体または導電体からなるハードマスクを用いてもよい。
＜半導体装置の変形例＞
図１８Ａ及び図１８Ｂを用いて、本発明の一態様である半導体装置の一例について説明する。
図１８Ａは半導体装置の上面図を示す。図１８Ｂは、図１８Ａに示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。図１８Ａの上面図では、図の明瞭化のために一部の要素を省いている。
図１８Ａ及び図１８Ｂに示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、半導体装置の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
図１８Ａ及び図１８Ｂに示す半導体装置は、図１５Ａ乃至図１５Ｄに示した半導体装置の変形例である。図１８Ａ及び図１８Ｂに示す半導体装置は、図１５Ａ乃至図１５Ｄに示した半導体装置とは、導電体２４０及び導電体２４６が設けられている点が異なる。ここで、導電体２４０は、トランジスタ２００のソース及びドレインの一方に電気的に接続されるプラグとして機能し、導電体２４６は、当該プラグに接続される配線として機能する。
導電体２４０は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口を埋め込むように設けられる。導電体２４０の下面は、導電体２４２ａの上面に接する。導電体２４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いることが好ましい。また、導電体２４０は、上記開口の側面及び底面に沿って設けられる膜厚の薄い第１の導電体と、第１の導電体上の第２の導電体の積層構造にしてもよい。
導電体２４０を積層構造とする場合、絶縁体２８５及び絶縁体２８０の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体２８３より上層に含まれる水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制することができる。なお、第２の導電体としては、上述のタングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いればよい。
なお、図１８Ｂに示す導電体２４０では、第１の導電体及び第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
また、導電体２４６は、導電体２４０の上面に接して配置すればよい。導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４６は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、図１８Ｂに示すように、絶縁体２８５において、導電体２４６と重畳する領域の上面の高さが、導電体２４６と重畳しない領域の上面より、高くなる場合がある。また、導電体２４６は、絶縁体に設けられた開口に埋め込むように形成してもよい。
また、導電体２４０と絶縁体２８０の間に、バリア絶縁膜として機能する絶縁体２４１が設けられることが好ましい。絶縁体２４５は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、及び絶縁体２８５に形成された開口の側面に接して配置されることが好ましい。絶縁体２４１は、上述の絶縁体２４５と同様の構造を有することが好ましい。
本変形例においては、導電体２４６及び絶縁体２８５を覆って、絶縁体２８６が設けられる。絶縁体２８６は、絶縁体２８５に用いることができる絶縁性材料を用いて形成すればよい。
本変形例は、導電体２４０及び導電体２４６を形成した後で、容量素子１００を形成する構成である。このため、図１５Ａ乃至図１５Ｄに示す半導体装置とは異なり、絶縁体１３０の下面の一部、及び絶縁体２４５の側面の一部が絶縁体２８６に接する。つまり、絶縁体２８６の厚さに対応して、容量素子１００が埋め込まれる開口が深くなっている。これにより、半導体装置の占有面積を増加させずに、容量素子１００の静電容量を大きくすることができる。
本発明の一態様により、新規のトランジスタを提供できる。または、本発明の一態様により、トランジスタ特性のばらつきが少ない半導体装置を提供できる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。または、本発明の一態様により、信頼性が良好な半導体装置を提供できる。または、本発明の一態様により、オン電流が大きい半導体装置を提供できる。または、本発明の一態様により、電界効果移動度が大きい半導体装置を提供できる。または、本発明の一態様により、周波数特性が良好な半導体装置を提供できる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、本発明の一態様により、低消費電力の半導体装置を提供できる。
また、本発明の一態様により、強誘電性を有しうる材料を含む容量素子を提供できる。または、本発明の一態様により、上記容量素子を良好な生産性で提供できる。または、本発明の一態様により、上記容量素子とトランジスタを有する半導体装置を提供できる。または、本発明の一態様により、微細化または高集積化が可能な、上記半導体装置を提供できる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、半導体装置の一形態を、図１９を用いて説明する。
［記憶装置の構成例］
本発明の一態様に係る半導体装置（記憶装置）の一例を図１９に示す。本発明の一態様の半導体装置において、トランジスタ２００は、トランジスタ３００の上方に設けられ、容量素子１００は、トランジスタ３００及びトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００を用いることができる。また、容量素子１００として、先の実施の形態で説明した容量素子１００を用いることができる。なお、図１９では、図１８に示す容量素子１００及びトランジスタ２００を用いる例について示しているが、本発明はこれに限られることなく、容量素子及びトランジスタを適宜選択することができる。
容量素子１００は、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する、強誘電性を有しうる材料が用いられている。これにより、容量素子１００を用いて不揮発性の記憶素子を形成することができる。つまり、強誘電キャパシタとして機能する容量素子１００と、トランジスタ２００を用いて、１トランジスタ１キャパシタ型の強誘電体メモリを形成することができる。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、高耐圧であるという特性を有する。よって、トランジスタ２００に酸化物半導体を用いることにより、トランジスタ２００を微細化しても、トランジスタ２００に高電圧を印加することができる。トランジスタ２００を微細化することにより、半導体装置の占有面積を小さくすることができる。
図１９に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソース及びドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００５は容量素子１００の電極の一方と電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。
また、図１９に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、並びに、それぞれ、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂ、を有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。基板３１１としては、例えば、シリコン基板を用いることができる。
ここで、図１９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、または配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６上及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
同様に、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
ここで、上記実施の形態に示す絶縁体２４１と同様に、プラグとして機能する導電体２１８の側面に接して絶縁体２１７が設けられる。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６に形成された開口の内壁に接して設けられている。つまり、絶縁体２１７は、導電体２１８と、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６と、の間に設けられている。なお、導電体２０５は導電体２１８と並行して形成することができるので、導電体２０５の側面に接して絶縁体２１７が形成される場合もある。
絶縁体２１７としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２１７は、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２２２に接して設けられるので、絶縁体２１０または絶縁体２１６などから水または水素などの不純物が、導電体２１８を通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２１０または絶縁体２１６に含まれる酸素が導電体２１８に吸収されるのを防ぐことができる。
絶縁体２１７は、絶縁体２４１と同様の方法で形成することができる。例えば、ＰＥＡＬＤ法を用いて、窒化シリコンを成膜し、異方性エッチングを用いて導電体３５６に達する開口を形成すればよい。
また、トランジスタ２００の上では、絶縁体２８５及び導電体２４０の上に導電体１１２が設けられる。なお、導電体１１２は、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。絶縁体２８５及び導電体１１２を覆って絶縁体２８６が設けられる。絶縁体２８６及び容量素子１００を覆って、絶縁体１５０が設けられる。
また、絶縁体２８５及び導電体１１２を覆って、水素に対するバリア絶縁膜を設ける構成にしてもよい。図１９に示すように、水素に対するバリア絶縁膜として、絶縁体２８５及び導電体１１２を覆う絶縁体１５２ａと、絶縁体１５２ａ上の絶縁体１５２ｂと、を設けることが好ましい。絶縁体１５２ａ及び絶縁体１５２ｂとしては、上述の絶縁体２８３などに用いることができるバリア絶縁膜を用いればよい。このような絶縁体１５２ａ及び絶縁体１５２ｂを設けることで、絶縁体２８６などに含まれる水素などの不純物が、導電体１１２及び導電体２４０を介して、トランジスタ２００に拡散することを低減できる。
絶縁体１５２ａの成膜は、スパッタリング法を用いて行えばよい。例えば、絶縁体１５２ａとして、スパッタリング法で成膜した窒化シリコンを用いることができる。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体１５２ａの水素濃度を低減することができる。このように、導電体１１２及び絶縁体２８５に接する絶縁体１５２ａの水素濃度が低減されていることで、絶縁体１５２ａから導電体１１２及び絶縁体２８５に水素が拡散することを抑制できる。
絶縁体１５２ｂの成膜は、ＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することが好ましい。例えば、絶縁体１５２ｂとして、ＰＥＡＬＤ法で成膜した窒化シリコンを用いることができる。これにより、絶縁体１５２ｂを被覆性良く成膜することができるので、下地の凹凸によって絶縁体１５２ａにピンホールまたは段切れなどが形成されたとしても、絶縁体１５２ｂでそれらを覆うことで、水素が導電体１１２及び絶縁体２８５に拡散することを低減することができる。
ただし、絶縁体１５２ａ及び絶縁体１５２ｂの成膜方法は、スパッタリング法及びＡＬＤ法のみに限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法などを適宜用いることもできる。また、上記において、絶縁体１５２ａと絶縁体１５２ｂの２層構造を示したが、本発明はこれに限られるものではなく、単層構造または３層以上の積層構造にしてもよい。
また、絶縁体２８３及び絶縁体２１２も、絶縁体１５２ａ及び絶縁体１５２ｂと同様に、積層構造のバリア絶縁膜にしてもよい。
また、同様に、絶縁体２８６及び容量素子１００を覆って、水素に対するバリア絶縁膜を設ける構成にしてもよい。図１９に示すように、水素に対するバリア絶縁膜として、絶縁体２８６及び容量素子１００を覆う絶縁体１５４ａと、絶縁体１５４ａ上の絶縁体１５４ｂと、を設けることが好ましい。絶縁体１５４ａは絶縁体１５２ａと同様のバリア絶縁膜を、絶縁体１５４ｂは絶縁体１５２ｂと同様のバリア絶縁膜を用いることができる。このような絶縁体１５４ａ及び絶縁体１５４ｂを設けることで、絶縁体１５０などに含まれる水素などの不純物が、容量素子１００を介して、トランジスタ２００に拡散することを低減できる。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体１５０、絶縁体２１０、絶縁体３５２、及び絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１２及び絶縁体３５０等には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、及び導電体１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。また、上記実施の形態で示したように、容量素子１００は、導電体１２０ａを熱ＡＬＤ法などの基板加熱を伴う方法で成膜することで、形成後に高温のベークを行わなくても、絶縁体１３０の強誘電性を高めることができる。よって、高温のベークを行わずに、半導体装置を作製することができるので、融点の低い銅などの低抵抗導電性材料を用いることができる。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、図１９では、過剰酸素を有する絶縁体２２４及び絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１と、絶縁体２２２、絶縁体２８２、及び絶縁体２８３とが接して設けられることで、絶縁体２２４、及びトランジスタ２００は、バリア性を有する絶縁体により、封止する構造とすることができる。
つまり、絶縁体２４１を設けることで、絶縁体２２４及び絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
なお、絶縁体２４１としては、水または水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
また、上記実施の形態で示したように、トランジスタ２００は、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３で封止される構成にしてもよい。このような構成とすることで、絶縁体２７４、絶縁体２８５、絶縁体１５０などに含まれる水素が絶縁体２８０などに混入するのを低減することができる。
ここで絶縁体２８３及び絶縁体２８２には導電体２４０が、絶縁体２１４及び絶縁体２１２には導電体２１８が貫通しているが、上記の通り、絶縁体２４１が導電体２４０に接して設けられ、絶縁体２１７が導電体２１８に接して設けられている。これにより、導電体２４０及び導電体２１８を介して、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の内側に混入する水素を低減することができる。このようにして、絶縁体２１２、絶縁体２１４、絶縁体２８２、絶縁体２８３、絶縁体２４１、及び絶縁体２１７でトランジスタ２００を封止し、絶縁体２７４等に含まれる水素などの不純物が外側から混入するのを低減することができる。なお、図１９においては、絶縁体２１２及び絶縁体２８３などで封止された領域内に、トランジスタ２００を１個示しているが、これに限られることなく、当該封止された領域内に、複数のトランジスタ２００を設けることができる。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、または切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、図１９に示すように、絶縁体２８３と、絶縁体２１４とが接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、及び絶縁体２１６に開口を設ける。
つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、及び絶縁体２１６に設けた開口において、絶縁体２１４と、絶縁体２８３とが接する。
また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶縁体２１６、及び絶縁体２１４に開口を設けてもよい。このような構成とすることで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶縁体２１６、及び絶縁体２１４に設けた開口において、絶縁体２１２と、絶縁体２８３とが接する。このとき、絶縁体２１２と、絶縁体２８３とを同材料及び同方法を用いて形成してもよい。絶縁体２１２、及び絶縁体２８３を、同材料、及び同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いることが好ましい。
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３で、トランジスタ２００を包み込むことができる。絶縁体２１２、絶縁体２１４、絶縁体２８２、及び絶縁体２８３の少なくとも一つは、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素または水などの不純物が混入し、トランジスタ２００に拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０及び絶縁体２２４の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０及び絶縁体２２４の過剰酸素は、効率的にトランジスタ２００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
＜記憶装置の変形例１＞
図１９に示す記憶装置は、絶縁体２８５及び絶縁体２８０などに埋め込まれるように容量素子１００が形成されていたが、本発明はこれに限られるものではない。図２０に示すように、プレーナ型の容量素子１００が絶縁体２８５の上に設けられる構成にしてもよい。
容量素子１００は、導電体１１０と、導電体１１０を覆う絶縁体１３０と、絶縁体１３０を覆う導電体１２０（導電体１２０ａ及び導電体１２０ｂ）と、を有する。ここで、絶縁体１３０は、導電体１１０の上面及び側面を覆い、導電体１１０と導電体１２０を離隔することが好ましい。導電体１１０、絶縁体１３０、及び導電体１２０の詳細は、［記憶装置の構成例］及び先の実施の形態の記載を参酌することができる。
導電体１１０は、導電体１１２と同じ層に形成されており、導電体２４０の上面に接する。導電体１１０は、導電体２４０を介してトランジスタ２００のソース及びドレインの一方に電気的に接続される。
また、導電体１２０、絶縁体１３０、及び導電体１１２を覆って、絶縁体１５５が設けられることが好ましい。絶縁体１５５は、絶縁体２１４または絶縁体２８２などに用いることができる、水素を捕獲及び固着する機能を有する絶縁体を用いることが好ましい。例えば、酸化アルミニウムなどを用いることが好ましい。このような絶縁体１５５を、容量素子１００を覆うように設けることにより、容量素子１００の絶縁体１３０に含まれる水素を捕獲及び固着し、絶縁体１３０中の水素濃度を低減することができる。これにより、絶縁体１３０の強誘電性を高めることができる。また、導電体１１０と導電体１２０間のリーク電流を低減することができる。なお、これに限られず、絶縁体１５５を設けない構成にしてもよい。
また、図１９に示す記憶装置と同様に、導電体１１２及び導電体１２０の上に、水素に対するバリア絶縁膜として機能する、絶縁体１５２ａ及び絶縁体１５２ｂを設けることが好ましい。絶縁体１５２ａ及び絶縁体１５２ｂは、絶縁体１５５の上に設けられる。このような絶縁体１５２ａ及び絶縁体１５２ｂを設けることで、絶縁体１５２ｂ上の絶縁体２８６に含まれる水素などの不純物が、容量素子１００、導電体１１２、及び導電体２４０を介して、トランジスタ２００に拡散することを低減できる。
また、図２０に示すように、絶縁体２８５の上に、水素に対するバリア絶縁膜として機能する、絶縁体２８７を設けることが好ましい。絶縁体２８７の上に接して、導電体１１２、導電体１１０、及び絶縁体１５５が設けられる。ここで絶縁体２８７は、絶縁体２８３と同様のバリア絶縁膜を用いることができる。
このような構成にすることで、容量素子１００と重畳しない領域で、絶縁体１５５と絶縁体２８７が接する。つまり、絶縁体１５５、絶縁体１５２ａ及び絶縁体１５２ｂと、絶縁体２８７と、によって、容量素子１００が封止される。なお、絶縁体１５５を用いない場合には、容量素子１００と重畳しない領域において、絶縁体２８７と絶縁体１５２ａが接し、絶縁体１５２ａ及び絶縁体１５２ｂと、絶縁体２８７と、によって、容量素子１００が封止される。これにより、絶縁体１５２ｂ及び絶縁体２８７の外部から容量素子１００に水素が拡散することを抑制し、容量素子１００の水素濃度を低減することができる。よって、絶縁体１３０の強誘電性を高めることができる。
また、図２０に示すように、トランジスタ２００も、水素に対するバリア絶縁膜として機能する、絶縁体２８３、絶縁体２１４、及び絶縁体２１２で封止されている。これにより絶縁体２８３、及び絶縁体２１２の外部からトランジスタ２００に水素が拡散することを抑制し、トランジスタ２００が有する酸化物半導体膜の水素濃度を低減することができる。よって、トランジスタ２００の電気特性及び信頼性を向上させることができる。
なお、図２０に示す記憶装置は、トランジスタ２００と容量素子１００が、水素に対するバリア絶縁膜によって、個別に封止されているが、本発明はこれに限られるものではない。トランジスタ２００と容量素子１００を、水素に対するバリア絶縁膜によって、一括して封止する構成にしてもよい。
また、図２０に示す記憶装置は、トランジスタ２００の上に容量素子１００が設けられているが、本発明はこれに限られるものではない。トランジスタ２００と同じ層に容量素子１００を設ける構成にしてもよい。
＜記憶装置の変形例２＞
図２０に示す記憶装置は、トランジスタ３００上にトランジスタ２００を設け、トランジスタ２００に容量素子１００を接続する構成であったが、本発明はこれに限られるものではない。図２１Ａに示すように、トランジスタ２００を設けずに、トランジスタ３００に容量素子１００を接続する構成にしてもよい。
図２１Ａに示すように、絶縁体３２０、絶縁体３２２、及び絶縁体２８７に、トランジスタ３００の低抵抗領域３１４ａに達する開口が形成されており、当該開口を埋め込むように導電体３５７が形成されている。導電体３５７は、導電体３２８などと同様の導電体を用いることができる。導電体３５７の上面は、容量素子１００の導電体１１０の下面に接している。このようにして、容量素子１００の下部電極として機能する導電体１１０と、トランジスタ３００のソース及びドレインの一方として機能する低抵抗領域３１４ａが、導電体３５７を介して接続される。なお、トランジスタ３００、容量素子１００、及びそれらを含む層の構成は、図２０に示す構成と同様であり、図２０に示す構成に係る記載を参酌することができる。
また、図２１Ａに示す記憶装置では、図２０に示す記憶装置と同様に、容量素子１００を、絶縁体２８７、絶縁体１５２ａ、及び絶縁体１５２ｂで封止することができる。これにより、絶縁体２８７、及び絶縁体１５２ｂの外部から容量素子１００に水素が拡散することを抑制し、容量素子１００の絶縁体１３０の酸化物半導体膜の水素濃度を低減することができる。よって、絶縁体１３０の強誘電性を高めることができる。
また、図２１Ａに示す構成では、トランジスタ３００の低抵抗領域３１４ａと、容量素子１００の導電体１１０を導電体３５７で直接接続したが、本発明はこれに限られるものではない。容量素子１００とトランジスタ３００の間に、図２０などで示した複数の配線層が設けられてもよい。例えば、図２１Ｂに示すように、トランジスタ３００上に導電体３２８を形成し、導電体３２８の上に導電体３３０を形成し、導電体３３０の上に導電体３５６を形成し、導電体３５６の上に導電体３５７を形成してもよい。トランジスタ３００の低抵抗領域３１４ａと、容量素子１００の導電体１１０は、導電体３２８、導電体３３０、導電体３５６、及び導電体３５７によって、電気的に接続される。なお、導電体３２８、導電体３３０、導電体３５６、及びこれらを含む配線層については、［記憶装置の構成例］の記載を参酌することができる。
＜トランジスタの変形例＞
図２０などでは、トランジスタ２００が、強誘電性を有しうる材料を含む容量素子１００と接続する構成について示したが、本発明はこれに限られるものではない。例えば、トランジスタ２００、及びその周囲に設けられる絶縁体として、強誘電性を有しうる材料を用いる構成にしてもよい。このような構成のトランジスタについて、図２２Ａ乃至図２２Ｃを用いて説明する。なお、図２２Ａ乃至図２２Ｃに示すトランジスタ２００は、図１５に示すトランジスタ２００において、容量素子１００の代わりに、導電体２４０ａ、導電体２４０ｂ、導電体２４６ａ、導電体２４６ｂ、絶縁体２４１ａ、絶縁体２４１ｂを設けたものである。図２２Ａ乃至図２２Ｃに示すトランジスタ２００は、ＦｅＦＥＴの一例であるということができる。
図２２Ａに示すトランジスタ２００は、絶縁体２２２の代わりに、絶縁体１３０ａを用いている。絶縁体１３０ａは、絶縁体１３０と同様の強誘電性を有しうる材料を用いることができる。つまり、図２２Ａに示すトランジスタ２００は、第２のゲート絶縁体に強誘電性を有しうる材料を用いている。
図２２Ｂに示すトランジスタ２００は、絶縁体２５２、絶縁体２５０、及び絶縁体２５４の代わりに、絶縁体１３０ｂを用いている。絶縁体１３０ｂは、絶縁体１３０と同様の強誘電性を有しうる材料を用いることができる。つまり、図２２Ｂに示すトランジスタ２００は、第１のゲート絶縁体に強誘電性を有しうる材料を用いている。なお、図２２Ｂでは、第１のゲート絶縁体をすべて強誘電性材料にしているが、本発明はこれに限られるものではない。例えば、図１６Ｂに示す、絶縁体２５２、絶縁体２５０ａ、絶縁体２５０ｂ、及び絶縁体２５４の一または複数に、強誘電性を有しうる材料を用いる構成にしてもよい。
図２２Ｃに示すトランジスタ２００は、導電体２６０上に絶縁体１３０ｃが設けられ、絶縁体１３０ｃ上に導電体２６２が設けられる。絶縁体１３０ｃは、絶縁体１３０と同様の強誘電性を有しうる材料を用いることができる。また、導電体２６２は、導電体２６０に用いることができる導電性材料を用いることができる。絶縁体１３０ｃ及び導電体２６２を覆って、絶縁体２８２が設けられる。図２２Ｃに示す半導体装置は、トランジスタ２００のゲート電極に、強誘電キャパシタの一方の端子が設けられている、とみることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
ＡＤＤＲ：アドレス信号、ＢＬ：配線、ＣＥ：制御信号、Ｆｅ：容量、ＦＦ：フリップフロップ、ＭＣ：メモリセル、ＰＬ：配線、ＲＤＡＴＡ：データ信号、ＲＥ：制御信号、ＳＡ：センスアンプ回路、Ｔｒ：トランジスタ、ＷＤＡＴＡ：データ信号、ＷＥ：制御信号、ＷＬ：配線、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１１：ＣＰＵ、１２：ＧＰＵ、１３：メモリ装置、１４：ＰＭＵ、１５Ａ：ＦｅＲＡＭ、１５Ｂ：ＦｅＲＡＭ、１５Ｃ：ＦｅＲＡＭ、１６：制御部、１７：メモリ制御部、１８：インターフェース部、１９：バス、２０：ＣＰＵコア、２２：Ｌ１キャッシュメモリ装置、２３：Ｌ２キャッシュメモリ装置、２５：バスインターフェース部、２６：パワースイッチ、２７：パワースイッチ、２８：パワースイッチ、３１：制御回路、３２：演算コア、３３：Ｌ１キャッシュメモリ装置、３４：Ｌ２キャッシュメモリ装置、３５：インターフェース部、３８：ＭＡＣユニット、５１：曲線、５２：曲線、１００：容量素子、１１０：導電体、１１５ａ：絶縁体、１１５ｂ：絶縁体、１１２：導電体、１２０ａ：導電体、１２０ｂ：導電体、１２０：導電体、１３０ａ：絶縁体、１３０ｂ：絶縁体、１３０ｃ：絶縁体、１３０：絶縁体、１５０：絶縁体、１５２ａ：絶縁体、１５２ｂ：絶縁体、１５４ａ：絶縁体、１５４ｂ：絶縁体、１５５：絶縁体、２００：トランジスタ、２０５ａ：導電体、２０５ｂ：導電体、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１７：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｂａ：領域、２３０ｂｂ：領域、２３０ｂｃ：領域、２３０：酸化物、２４０ａ：導電体、２４０ｂ：導電体、２４０：導電体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４１：絶縁体、２４２ａ：導電体、２４２ｂ：導電体、２４２：導電体、２４５：絶縁体、２４６ａ：導電体、２４６ｂ：導電体、２４６：導電体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０：絶縁体、２５２：絶縁体、２５４：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２６２：導電体、２７１ａ：絶縁体、２７１ｂ：絶縁体、２７１：絶縁体、２７４：絶縁体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８５：絶縁体、２８６：絶縁体、２８７：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３５７：導電体、４０１：プリカーサ、４０２：プリカーサ、４０３：酸化性ガス、４０４：キャリア・パージガス、９００：製造装置、９０１：反応室、９０３：ガス導入口、９０４：反応室入り口、９０５：排気口、９０７：ウエハステージ、９０８：軸、９５０：ウエハ、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、５６００：コンピュータ、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット

Claims (14)

  1. 　ＣＰＵ、及び、第１の記憶装置を有し、
    　前記ＣＰＵは、第２の記憶装置を有し、
    　前記第２の記憶装置は、強誘電体層を有する強誘電体メモリを有する、半導体装置。
  2. 　ＧＰＵ、及び、第１の記憶装置を有し、
    　前記ＧＰＵは、第３の記憶装置を有し、
    　前記第３の記憶装置は、強誘電体層を有する強誘電体メモリを有する、半導体装置。
  3. 　ＣＰＵ、ＧＰＵ、及び、第１の記憶装置を有し、
    　前記ＣＰＵは、第２の記憶装置を有し、
    　前記ＧＰＵは、第３の記憶装置を有し、
    　前記第２の記憶装置、及び、前記第３の記憶装置の少なくとも一方は、強誘電体層を有する強誘電体メモリを有する、半導体装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記強誘電体メモリは、容量素子と、前記容量素子と電気的に接続するトランジスタと、を有し、
    　前記容量素子は、前記強誘電体層を有する、半導体装置。
  5. 　請求項１乃至３のいずれか一において、
    　前記強誘電体メモリは、前記強誘電体層を有するトランジスタを有する、半導体装置。
  6. 　請求項４または５において、
    　前記トランジスタは、チャネル形成領域にシリコンを有する、半導体装置。
  7. 　請求項４または５において、
    　前記トランジスタは、チャネル形成領域に酸化物半導体を有する、半導体装置。
  8. 　請求項１乃至３のいずれか一において、
    　前記強誘電体メモリは、前記強誘電体層を有するトンネル接合素子を有する、半導体装置。
  9. 　請求項１乃至８のいずれか一において、
    　前記強誘電体層は、ハフニウム及びジルコニウムの一方または双方を含む酸化物を有する、半導体装置。
  10. 　請求項１乃至９のいずれか一において、
    　前記強誘電体層に含まれる、水素、炭化水素、及び炭素の少なくとも一つの濃度は、ＳＩＭＳ分析において、５×１０２０ａｔｏｍｓ／ｃｍ３以下である、半導体装置。
  11. 　請求項１乃至１０のいずれか一において、
    　前記強誘電体層に含まれる、水素、炭化水素、及び炭素の少なくとも一つの濃度は、ＳＩＭＳ分析において、１×１０２０ａｔｏｍｓ／ｃｍ３以下である、半導体装置。
  12. 　請求項１または３において、
    　前記ＣＰＵは、パワーゲーティングが可能なパワードメインを少なくとも一つ有する、半導体装置。
  13. 　請求項２または３において、
    　前記ＧＰＵは、パワーゲーティングが可能なパワードメインを少なくとも一つ有する、半導体装置。
  14. 　請求項１乃至１３のいずれか一において、
    　前記第１の記憶装置は、強誘電体層を有する強誘電体メモリを有する、半導体装置。
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