WO2019048982A1 - 演算装置および電子機器 - Google Patents

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WO2019048982A1
WO2019048982A1 PCT/IB2018/056531 IB2018056531W WO2019048982A1 WO 2019048982 A1 WO2019048982 A1 WO 2019048982A1 IB 2018056531 W IB2018056531 W IB 2018056531W WO 2019048982 A1 WO2019048982 A1 WO 2019048982A1
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transistor
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石津貴彦
池田隆之
磯部敦生
宮口厚
山崎舜平
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株式会社半導体エネルギー研究所
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • One embodiment of the present invention relates to a computing device and an electronic device.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like includes a semiconductor device, an imaging device, a display device, a light emitting device, a power storage device, a memory device, a display system, an electronic device, a lighting device, an input device, and an input / output.
  • An apparatus, a method of driving them, or a method of manufacturing them can be mentioned as an example.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor, a semiconductor circuit, an arithmetic device, a memory device, and the like are one embodiment of a semiconductor device.
  • a display device, an imaging device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like), and an electronic device may include a semiconductor device.
  • Electronic devices having an arithmetic device such as a CPU (central processing unit) are in widespread use.
  • arithmetic device such as a CPU (central processing unit)
  • CPU central processing unit
  • technological development on performance improvement of computing devices is active.
  • technologies for achieving high performance include multi-core technology and Dynamic Voltage and Frequency Scaling (DVFS) technology.
  • DVFS Dynamic Voltage and Frequency Scaling
  • Patent Document 1 discloses an invention relating to a method and a system for reducing a thermal load by monitoring and controlling the current of a computer in which a computing device is mounted.
  • the multi-core technology and the DVFS technology are effective for enhancing the performance of the computing device.
  • it is difficult to perform power gating for each core, and leakage current flows, resulting in an increase in power consumption.
  • an object of one embodiment of the present invention is to provide a novel arithmetic device and an electronic device.
  • an object of one embodiment of the present invention is to provide an arithmetic device and an electronic device with low power consumption.
  • an object of one embodiment of the present invention is to provide a computing device and an electronic device which can operate at high speed.
  • an object of one embodiment of the present invention is to provide a computing device and an electronic device capable of suppressing heat generation.
  • one aspect of the present invention does not necessarily have to solve all the problems described above, as long as at least one problem can be solved.
  • the above description of the problems does not disturb the existence of other problems. Problems other than these are naturally apparent from the description of the specification, claims, drawings, and the like, and the extraction of problems other than these is apparent from the descriptions of the specification, claims, drawings, and the like. Is possible.
  • One embodiment of the present invention includes a first arithmetic unit and a second arithmetic unit, and the first arithmetic unit includes a first CPU core and a second CPU core.
  • the second operation unit has a first GPU core and a second GPU core, and the first CPU core and the second CPU core each have a function that can be power gated.
  • the first CPU core and the second CPU core each have a first data holding circuit electrically connected to the flip flop, and the first GPU core holds an analog value;
  • a second data holding circuit that can read out as digital data of more than a bit, and a second data holding circuit that holds a digital value and that can be read out as 1-bit digital data
  • the circuit includes a first transistor and a capacitor, and the first transistor has a function of controlling writing of data to the capacitor, and a nonconductive state between a source and a drain of the first transistor.
  • the channel formation region is a computing device including an oxide semiconductor.
  • One embodiment of the present invention includes a first operation unit and a plurality of second operation units, and the first operation unit includes a first CPU core and a second CPU core. And the plurality of second operation units have a first GPU core and a second GPU core, respectively, and the first CPU core and the second CPU core respectively perform power gating , And the first CPU core and the second CPU core each have a first data holding circuit electrically connected to the flip flop, and the first GPU core has an analog value. , And the second GPU core holds a digital value and can be read out as 1-bit digital data.
  • the third to third data holding circuits each include a first transistor and a capacitor, and the first transistor has a function of controlling writing of data to the capacitor, and a source and a drain of the first transistor.
  • An arithmetic device which has a function of holding a charge corresponding to written data by setting a non-conduction state, and in which the channel formation region in the first transistor includes an oxide semiconductor.
  • each of the second data holding circuit and the third data holding circuit includes a second transistor, and one of the source or the drain of the first transistor and one electrode of the capacitive element. It is preferable that the arithmetic device have a function of holding a potential corresponding to an analog value or a digital value at a node to which the gate of the second transistor is electrically connected.
  • the first CPU core and the second CPU core are switched between a state in which one of them executes arithmetic processing and a state in which one of the other performs power gating.
  • An arithmetic device controlled according to the temperature of the area where the CPU core or the second CPU core is provided is preferable.
  • the first GPU core and the second GPU core are switched between a state in which one of them performs arithmetic processing and a state in which the other is power gating, and the switching is scientific computing
  • An arithmetic device controlled according to whether it is arithmetic processing based on (1) or arithmetic processing based on inference using a neural network is preferable.
  • a novel arithmetic device and electronic device can be provided.
  • an arithmetic device and an electronic device with low power consumption can be provided.
  • a computing device and an electronic device which can operate at high speed can be provided.
  • an arithmetic device and an electronic device capable of suppressing heat generation can be provided.
  • FIG. 6 is a block diagram for describing a structure of one embodiment of the present invention.
  • FIG. 6 is a block diagram for describing a structure of one embodiment of the present invention.
  • FIG. 6 is a block diagram for describing a structure of one embodiment of the present invention.
  • FIG. 6 is a state transition diagram for illustrating the structure of one embodiment of the present invention.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • 5 is a flowchart illustrating the structure of one embodiment of the present invention.
  • 5 is a flowchart illustrating the structure of one embodiment of the present invention.
  • FIG. 6 is a block diagram for describing a structure of one embodiment of the present invention.
  • FIG. 6 is a block diagram for describing a structure of one embodiment of the present invention.
  • A A circuit diagram showing a configuration example of a flip flop.
  • B A diagram showing an example of a stacked structure of flip flops.
  • 7 is a timing chart showing an operation example of a flip flop.
  • the functional block diagram which shows the structural example of an osAI chip.
  • the circuit diagram which shows the structural example of MAC array.
  • FIG. 2 is a block diagram showing an exemplary configuration of an arithmetic array.
  • FIG. 2 is a circuit diagram showing a configuration example of an arithmetic circuit.
  • A A circuit diagram showing a configuration example of a memory circuit.
  • B A circuit diagram showing a configuration example of a memory cell.
  • FIG. 2 is a circuit diagram showing a configuration example of a memory circuit.
  • A, B A circuit diagram showing a configuration example of a switch circuit.
  • B A circuit diagram showing a configuration example of a memory cell.
  • B, C A circuit diagram showing a configuration example of a memory cell.
  • the timing chart which shows the operation example of NOSRAM.
  • the functional block diagram which shows the structural example of OSSRAM.
  • FIG. 6 is a circuit diagram showing an example of a circuit configuration of an A-D: os memory. The schematic diagram which shows the structural example of the circuit part of osAI chip.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • FIG. 6 illustrates a structure of one embodiment of the present invention.
  • the metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors), and the like.
  • oxide semiconductors also referred to as oxide semiconductors
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where the metal oxide has at least one of an amplification action, a rectification action, and a switching action, the metal oxide can be called a metal oxide semiconductor.
  • a transistor including a metal oxide in a channel formation region is also referred to as an os transistor.
  • Embodiment 1 The configuration, operation, and the like of the arithmetic device which is one embodiment of the present invention will be described.
  • FIG. 1 is a block diagram of the arithmetic unit 100A.
  • the arithmetic device 100A illustrated in FIG. 1 includes a host 10 (Host in FIG. 1), a bus 20 (Bus in FIG. 1), and a GPU 30.
  • the host 10 and the GPU 30 have a function of performing an operation for executing a program.
  • the host 10 has a function of performing general-purpose processing such as execution of an operating system (OS), control of data, and execution of various operations and programs.
  • the host 10 has a plurality of CPU cores. In FIG. 1, two CPU cores of the CPU core 11A and the CPU core 11B are illustrated as an example.
  • the host 10 has a memory 12.
  • the memory 12 has a function as a main memory or a function as a data cache.
  • the CPU core 11A and the CPU core 11B have a function of executing a process performed by the host 10. It is preferable that the CPU core 11A and the CPU core 11B have different processing performance.
  • the CPU core 11A is a core having lower processing performance and lower power consumption than the CPU core 11B
  • the CPU core 11B is a core having higher processing performance and higher power consumption than the CPU core 11A. Certain configurations are preferred. With this configuration, either or both of the CPU core 11A and the CPU core 11B can be selected according to the amount and type of processing performed by the host 10, and processing can be efficiently executed.
  • the CPU core 11A and the CPU core 11B can be configured to differ in processing capacity and power consumption by different circuit designs.
  • two identical CPU cores may be prepared, and DFVS technology may be applied to either one or both of the CPU cores, so that processing power and power consumption can be made different.
  • the processing performance is improved by raising the voltage and frequency for one CPU core, and the power consumption is suppressed by lowering the voltage and frequency for the other CPU core. It is possible to realize a configuration in which the processing capacity and the power consumption are different.
  • the CPU core 11A and the CPU core 11B each have a data holding circuit 13.
  • the data holding circuit 13 is a circuit capable of holding data even if the supply of the power supply voltage is stopped.
  • the supply of the power supply voltage can be controlled by electrical disconnection from the power supply domain (power domain) by a power switch or the like.
  • the power supply voltage may be referred to as a drive voltage.
  • a memory hereinafter also referred to as an os memory
  • os transistor having an oxide semiconductor in a channel formation region is preferable.
  • the os transistor Since the band gap of the metal oxide is 2.5 eV or more, the os transistor has a minimum off current. As an example, when the voltage between the source and the drain is 3.5 V at room temperature (25 ° C.), the off current per 1 ⁇ m of the channel width is less than 1 ⁇ 10 ⁇ 20 A, less than 1 ⁇ 10 ⁇ 22 A, or 1 ⁇ 10 6 It can be less than -24 A. That is, the on / off current ratio of the drain current can be made to be 20 digits or more and 150 digits or less. Therefore, in the os memory, the amount of charge leaking from the holding node via the os transistor is extremely small. Therefore, since the os memory can function as a non-volatile memory circuit, power gating of the arithmetic device becomes possible.
  • the metal oxide applied to the os transistor is Zn oxide, Zn-Sn oxide, Ga-Sn oxide, In-Ga oxide, In-Zn oxide, In-M-Zn oxide (M is Ti, Ga, Y, Zr, La, Ce, Nd, Sn or Hf) and the like.
  • oxides containing indium and zinc include aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten And one or more selected from magnesium and the like.
  • the metal oxide applied to the semiconductor layer is preferably a metal oxide having a crystal part such as CAAC-OS, CAC-OS, or nc-OS.
  • CAAC-OS is an abbreviation for c-axis-aligned crystalline oxide semiconductor.
  • CAC-OS is an abbreviation of Cloud-Aligned Composite oxide semiconductor.
  • the nc-OS is an abbreviation of nanocrystalline oxide semiconductor.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion shows the location where direction of the lattice arrangement
  • the CAC-OS has a function of flowing electrons (or holes) serving as carriers and a function of not flowing electrons serving as carriers. By separating the function of flowing electrons and the function of not flowing electrons, both functions can be maximized. That is, by using the CAC-OS in the channel formation region of the os transistor, both high on current and extremely low off current can be realized.
  • the os transistor Since the metal oxide has a large band gap, is hard to excite electrons, and has a large effective mass of holes, the os transistor may be less likely to cause avalanche collapse or the like compared to a general Si transistor. . Therefore, it is possible to suppress, for example, hot carrier deterioration and the like caused by avalanche collapse. Since the hot carrier deterioration can be suppressed, the os transistor can be driven with a high drain voltage.
  • the os transistor is a storage type transistor having electrons as majority carriers. Therefore, the influence of DIBL (Drain-Induced Barrier Lowering), which is one of the short channel effects, is small as compared with an inverted transistor (typically, a Si transistor) having a pn junction. That is, the os transistor has higher resistance to the short channel effect than the Si transistor.
  • DIBL Drain-Induced Barrier Lowering
  • the os transistor Since the os transistor has high resistance to the short channel effect, the channel length can be reduced without deteriorating the reliability of the os transistor, and therefore, the degree of integration of the circuit can be increased by using the os transistor.
  • the drain electric field is strengthened as the channel length is miniaturized, but as described above, the avalanche breakdown is less likely to occur in the os transistor than the Si transistor.
  • the gate insulating film can be made thicker than the Si transistor. For example, even in a minute transistor having a channel length and a channel width of 50 nm or less, it may be possible to provide a thick gate insulating film of about 10 nm. Since the parasitic capacitance can be reduced by thickening the gate insulating film, the operating speed of the circuit can be improved. Further, by thickening the gate insulating film, the leak current through the gate insulating film is reduced, which leads to a reduction in static current consumption.
  • the CPU core 11A and the CPU core 11B can hold data even if the supply of the power supply voltage is stopped by having the data holding circuit 13 which is the os memory. Therefore, power gating of the CPU core 11A and the CPU core 11B becomes possible, and power consumption can be significantly reduced.
  • the memory 12 has a function of storing data necessary for processing performed by the CPU core 11A and the CPU core 11B.
  • the memory 12 may be configured to include volatile memory or non-volatile memory such as random access memory (RAM).
  • RAM random access memory
  • SRAM static random access memory
  • DRAM dynamic random access memory
  • flash memory or the like can be used.
  • NOSRAM or DOSRAM can be used.
  • NOSRAM nonvolatile oxide semiconductor RAM
  • the NOSRAM refers to a memory in which a memory cell is a two-transistor (2T) or three-transistor (3T) gain cell and an access transistor is an os transistor.
  • DOSRAM registered trademark
  • the DOSRAM is a memory in which a memory cell is a one-transistor / one-capacitance type (1T1C) including an os transistor and a capacitive element, and an access transistor is an os transistor.
  • the access transistor is an os transistor.
  • the os transistor has an extremely small current flowing between the source and the drain in the off state, that is, a leak current.
  • the NOSRAM and DOSRAM can be used as non-volatile memories by holding charges corresponding to data in memory cells using characteristics with extremely small leak current.
  • the memory 12 is electrically connected to the CPU core 11A and the CPU core 11B via a memory bus (not shown). Since the arithmetic unit 100A is a heterogeneous system in which a CPU and a GPU are mounted, the memory 12 may be called a host memory.
  • the host 10 is electrically connected to the GPU 30 via the bus 20. That is, the host 10 and the GPU 30 can perform data transmission via the bus 20.
  • the GPU 30 has a device memory 31, a shared memory 32A, a shared memory 32B, a GPU core 33A, and a GPU core 33B.
  • the device memory 31, the shared memory 32A, and the shared memory 32B may be referred to as on-site memory.
  • the GPU 30 has a function of executing a program called from a host program.
  • the GPU 30 can perform parallel processing of matrix operations in graphic processing, parallel processing of product-sum operations of neural networks, parallel processing of floating point operations in scientific and technical calculations, and the like.
  • the device memory 31 stores a program executed by the GPU 30 (also called a kernel or a kernel program) and data processed by the GPU 30.
  • the device memory 31 is electrically connected to the shared memory 32A and the shared memory 32B via a memory bus (not shown). Data transfer between the device memory 31 and the memory 12 is performed via the bus 20.
  • the shared memory 32A is electrically connected to the GPU core 33A, and has a function of holding digital values.
  • the shared memory 32B is electrically connected to the GPU core 33B and has a function of holding analog values.
  • the digital value is binary, that is, 1-bit digital data.
  • the analog value is data of four or more values, and can be treated as digital data of two or more bits by quantization. Therefore, the shared memory 32B can increase the memory capacity per unit area more than the shared memory 32A.
  • the GPU core 33A has a function of performing arithmetic processing using digital values. Digital values are less susceptible to noise. Therefore, the GPU core 33A is suitable for performing an operation process that requires a highly accurate operation result.
  • the GPU core 33A has a plurality of arithmetic units 34A.
  • the arithmetic unit 34A includes a data holding unit 35A that holds digital values.
  • Each operation unit 34A has a function of performing any one of processing such as integer operation, single precision floating point operation, and double precision floating point operation using the digital value held in the data holding unit 35A.
  • the plurality of arithmetic units 34A mounted on the GPU core 33A basically execute the same instruction.
  • the GPU core 33B has a function of performing arithmetic processing using analog values. By using the quantized analog value as digital data for arithmetic processing, it is not necessary to perform a huge amount of arithmetic processing, and the circuit scale can be reduced. Therefore, the GPU core 33B can suppress heat generation while suppressing power consumption.
  • the GPU core 33B has a plurality of arithmetic units 34B.
  • the arithmetic unit 34B includes a data holding unit 35B that holds analog values. Each arithmetic unit 34B uses digital data obtained by quantizing the analog value held in the data holding unit 35B to perform any one of integer arithmetic, single precision floating point arithmetic, double precision floating point arithmetic, and the like. Have a function to The plurality of arithmetic units 34B mounted on the GPU core 33B basically execute the same instruction.
  • the elements with consumption of power in the computing device 100A shown in FIG. 1 are the host 10 and the GPU 30.
  • the ratio of the host 10 and the GPU 30 to the overall power consumption of the computing device 100A is relatively large.
  • the power consumption of the arithmetic device 100A significantly increases. Therefore, it is preferable to reduce the power consumption of the GPU 30 as much as possible.
  • the arithmetic device 100A shown in FIG. 1 uses the quantized analog value in the GPU, switches the operation using a digital value, and switches the CPU core 11A and the CPU core 11B to reduce power consumption. Arithmetic processing can be performed at high speed while suppressing heat generation.
  • the configuration is particularly effective in a SoC equipped with multiple CPU cores and multiple GPU cores.
  • FIG. 2 is a block diagram of a modification of the arithmetic device 100A shown in FIG.
  • the computing device 100B illustrated in FIG. 2 differs from the computing device 100A illustrated in FIG. 1 in that the computing device 100B includes two or more GPUs (GPU 30_1 to GPU 30 — n (n is a natural number of 2 or more)).
  • the bus 20 is electrically connected to the host 10 and the GPUs 30_1 to 30_n.
  • the host 10 and the GPUs 30_1 to 30_n can perform data transmission via the bus 20.
  • the configuration of the arithmetic device 100A is referred to for other configurations.
  • the computing device 100 ⁇ / b> B can execute processing faster than the computing device 100 ⁇ / b> A by including a plurality of GPUs. In addition, it is possible to suppress an increase in the temperature of the arithmetic device 100B by appropriately switching the GPU that performs the process.
  • FIG. 3 is a block diagram of a modification of the arithmetic unit 100A shown in FIG.
  • the arithmetic device 100C shown in FIG. 3 includes the CPU 10A (CPU 1), the CPU 10B (CPU 2), the bus 20, the GPU 30A (GPU 1), and the GPU 30B (GPU 2). It is different.
  • the CPU 10A has a CPU core 11A and a memory 12, and the CPU 10B has a CPU core 11B and a memory 12.
  • the GPU 30A also has a device memory 31, a shared memory 32A, and a GPU core 33A, and the GPU 30B has a device memory 31, a shared memory 32B, and a GPU core 33B.
  • the bus 20 is electrically connected to the CPU 10A, the CPU 10B, the GPU 30A, and the GPU 30B.
  • the CPU 10A and the CPU 10B, and the GPU 30A and the GPU 30B can perform data transmission via the bus 20.
  • the configuration of the arithmetic device 100A is referred to for other configurations.
  • FIG. 4 is a state transition diagram for explaining a plurality of states that can be taken by the arithmetic device 100A shown in FIG.
  • the arithmetic device 100A shown in FIG. 4 has a state SC1, a state SC2, a state SG1, a state SG2, and states SPG1 to SPG4.
  • a state SC1 shown in FIG. 4 corresponds to a state (shown as CPU Core1 in the drawing) in which processing is executed using the CPU core 11A.
  • the state SC2 corresponds to the state in which processing is executed using the CPU core 11B (CPU Core 2 and illustrated in the drawing).
  • the state SG1 corresponds to the state of executing processing using the GPU core 33B (shown as GPU Core1 in the drawing).
  • the state SG2 corresponds to the state of executing processing using the GPU core 33A (shown as GPU Core 2 in the drawing).
  • the states SPG1 to SPG4 shown in FIG. 4 have a function of setting the cores in the states SC1, SC2, SG1, and SG2 to the power gating state (PG state, denoted as PG mode in the figure).
  • Power gating is a technology for stopping the supply of power supply voltage to circuits not in use, for example, by controlling the supply of power supply voltage to the circuit.
  • the CPU core 11A shifts from the state SC1 to the state SPG1, and the CPU core 11B, the GPU core 33A, and the GPU core 33B having other configurations supply the power supply voltage.
  • the state SC2, the state SG2, and the state SG1 remain.
  • the CPU core 11A and the GPU core 33B are put in the PG state, the CPU core 11A transitions from the state SC1 to the state SPG1, and the GPU core 33B transitions from the state SG1 to the state SPG3 with other configurations.
  • the certain CPU core 11B and the GPU core 33A remain in the state SC2 and the state SG2 where the supply of the power supply voltage is performed.
  • state SC1 or state SPG1, and state SC2 or state SPG2 is selected based on the type and amount of instruction written in the host program, that is, either CPU core 11A or CPU core 11B or Select whether to perform processing using both.
  • the state SG1 or state SPG3 and the selection of the state SG2 or state SPG4 based on the type and calculation amount of the kernel program, that is, either GPU core 33A or GPU core 33B Select whether to perform processing using one or both.
  • FIG. 5 is a diagram for explaining an example of transition to each state shown in the state transition diagram described in FIG. Specifically, the operation of each core for five instructions (instruction 1 to instruction 5) will be described.
  • the core in a state in which the power supply voltage is supplied and can be calculated is denoted as “EXE.”
  • PG the core in which the supply of the power supply voltage is stopped and in the PG state.
  • the CPU core 1 (shown as CPU Core 1) is lower in arithmetic performance and lower in power consumption than the CPU core 2 (shown as CPU Core 2).
  • the CPU core 2 is a core having high arithmetic performance and large power consumption as compared with the CPU core 1.
  • GPU core 1 (shown as GPU Core 1) is a GPU core that performs arithmetic processing using digital values (multi-value data) obtained by quantizing analog values, and the processing speed and accuracy of the calculation are low. It is assumed that the fever is small.
  • the GPU core 2 (shown as GPU Core 2) is a GPU core that performs arithmetic processing using digital values, and it is assumed that the processing speed and accuracy of the arithmetic are high but heat generation is large.
  • Instruction 1 in the figure is an instruction for which high processing performance is not required without executing processing in parallel.
  • the electronic device or parallel computer in which the computing device is mounted is in the sleep mode (sleep in the figure).
  • the CPU core 1 is operated, and the other cores are put in the PG state. Since the CPU core 1 consumes less power and the other cores are in the PG state and do not consume power, the instruction 1 can be executed while suppressing the power consumption and heat generation of the arithmetic device 100A.
  • Instruction 2 is an instruction that can not execute processing in parallel and requires high-speed processing.
  • the operating system may be activated, or a plurality of normal program execution may be performed (busy in the drawing).
  • a plurality of normal program execution may be performed (busy in the drawing).
  • only the CPU core 2 is operated, and the other cores are put in the PG state.
  • the CPU core 2 has high processing performance, and the other cores are in the PG state and do not consume power. Therefore, instruction 2 can be executed at high speed while suppressing the power consumption of the arithmetic device 100A.
  • Instruction 3 is an instruction that can execute processing in parallel and does not require high processing performance. For example, there may be a case where inference processing based on machine learning is performed (in difference in the figure). In such a case, the CPU core 1 and the GPU core 1 are operated, and the other cores are put in the PG state. The CPU core 1 transfers input data to the memory on the GPU core 1 and calls a kernel program to cause the GPU core 1 to execute processing. When the processing is completed, the output data is transferred to the memory on the CPU core. The CPU core 1 and the GPU core 1 consume less power, and the other cores are in the PG state and do not consume power.
  • the instruction 3 can be executed while suppressing the power consumption and heat generation of the arithmetic device 100A.
  • the CPU core 1 may be switched to the PG state during the processing. By switching to the PG state frequently, power consumption and heat generation can be suppressed.
  • Instruction 4 is an instruction that can execute processing in parallel and requires high-speed processing. For example, there are cases where scientific and technological calculations are performed (in the figure, calculation) and the like. In such a case, the CPU core 2 and the GPU core 2 are operated, and the other cores are put in the PG state. The CPU core 2 transfers input data to the memory on the GPU core 2 and calls a kernel program to cause the GPU core 2 to execute processing. When the processing is completed, the output data is transferred to the memory on the CPU core. The CPU core 2 may execute part of the processing. The CPU core 2 and the GPU core 2 have high processing performance, and the other cores are in the PG state and do not consume power.
  • the instruction 4 can be executed at high speed while suppressing the power consumption of the arithmetic device 100A.
  • the CPU core 2 may be switched to the PG state during the processing. By switching to the PG state frequently, power consumption and heat generation can be suppressed.
  • Instruction 5 is an instruction that requires a larger amount of operation and faster processing than Instruction 4.
  • these cores generate heat, and the temperature of the substrate rises, which may cause the arithmetic device to be broken.
  • driving cooling in the figure
  • it is effective to perform driving (cooling in the figure) that can suppress the temperature rise of the substrate. For example, frequent switching between the PG state and the state in which the power supply voltage is supplied to all the cores (CPU core 1, CPU core 2, GPU core 1, and GPU core 2) suppresses heat generation, You can keep executing the instruction.
  • the core combination to be used is appropriately selected and the cores not selected are PG By setting the state, it is possible to execute an instruction at high speed while suppressing power consumption.
  • FIGS. 6A and 6B in the case of using a plurality of CPU cores or a plurality of GPU cores according to the temperature of the substrate, it is possible to switch from the operation state to the PG state and to perform the operation from the PG state It is a figure explaining operation about switching of.
  • FIG. 6A shows an example of how the two CPU cores (CPU Core 1 and CPU Core 2) operate to switch between the operation state and the PG state.
  • supply of power supply voltage to the CPU Core 1 is performed to make calculation possible (CPU Core 1 Exe.)
  • Supply of power supply voltage to the CPU Core 2 is stopped, and PG is set.
  • the horizontal axis represents time
  • the vertical axis represents the surface temperature of the area where the CPU core is arranged.
  • the heat is generated around the area where the CPU Core1 is arranged.
  • the heat increases the temperature of the area where the CPU Core 1 is arranged.
  • T th the temperature of the area where the CPU Core 1 is arranged reaches the threshold temperature T th .
  • the CPU Core 2 switches from the PG state to the state of supplying the power supply voltage, and switches to the standby state for calculation (CPU Core 2 Exe.).
  • the computing capacity of the CPU Core1 is preferably smaller than that of the CPU Core2.
  • the CPU Core 2 is configured to apply the DVFS technology to improve the computing capacity over the CPU Core 1.
  • the heat increases the temperature of the area where the CPU Core 2 is arranged. While the temperature of the area where the CPU Core 2 is arranged rises, by setting the CPU Core 1 in the PG state, the area where the CPU Core 1 is arranged can be cooled. Therefore, the temperature rise of CPU Core2 can be suppressed. As a result, since the temperature rise can be suppressed in the entire arithmetic device, the cooling mechanism such as the fan can be reduced. Then, when the temperature of the area where the CPU Core 2 is arranged reaches the threshold temperature T th , the CPU Core 1 switches from the PG state to the state of supplying the power supply voltage, and switches to the standby state for performing computation (CPU Core 1 Exe. ).
  • the temperature of the area where the CPU Core 1 is arranged rises again.
  • the area where the CPU Core 2 is arranged can be cooled. Therefore, the temperature rise of CPU Core1 can be suppressed.
  • the cooling mechanism such as the fan can be reduced.
  • FIG. 6 (B) shows an example of how to operate by switching the operation state and the PG state of two GPU cores (GPU Core 1 and GPU Core 2).
  • the power supply voltage is supplied to the GPU Core 1 and the calculation can be performed (GPU Core 1 Exe.), And the supply of the power supply voltage to the GPU Core 2 is stopped to set the PG state.
  • the horizontal axis represents time
  • the vertical axis represents the surface temperature of the area where the GPU core is arranged.
  • GPU Core1 since current flows by operation, heat is generated centering on the area where GPU Core1 is arranged. The heat raises the temperature of the arranged area of GPU Core1.
  • T th the threshold temperature
  • the calculation using GPU Core 1 can reduce the amount of calculation compared to the calculation using GPU Core 2. Therefore, reducing the power consumption, suppressing the heat generation, and switching to the PG state can be reduced by using the GPU Core 1 more positively than the GPU Core 2.
  • the heat raises the temperature of the arranged area of GPU Core 2. While the temperature of the area where the GPU Core 2 is arranged rises, by setting the GPU Core 1 in the PG state, the area where the GPU Core 1 is arranged can be cooled. Therefore, the temperature rise of GPU Core2 can be suppressed. As a result, since the temperature rise can be suppressed in the entire arithmetic device, the cooling mechanism such as the fan can be reduced. Then, when the temperature of the area where the GPU Core 2 is arranged reaches the threshold temperature T th , the GPU Core 1 switches from the PG state to the state of supplying the power supply voltage, and switches to the standby state for performing computation (GPU Core 1 Exe. ).
  • the supply of power supply voltage to the GPU Core 2 is stopped and the PG state is established (GPU Core 2 PG) . Then, the operation is started on GPU Core1.
  • the GPU Core 1 generates heat around a region where the GPU Core 1 is disposed because current flows by operation.
  • the GPU Core 1 is switched from the PG state to the state of supplying the power supply voltage in a period t4 illustrated in FIG. 6B, the heat generation is small because the GPU Core 1 is in the standby state.
  • the heat again raises the temperature of the area where the GPU Core 1 is arranged. While the temperature of the area where the GPU Core 1 is arranged rises, the area where the GPU Core 2 is arranged can be cooled by setting the GPU Core 2 to the PG state. Therefore, the temperature rise of GPU Core1 can be suppressed. As a result, since the temperature rise can be suppressed in the entire arithmetic device, the cooling mechanism such as the fan can be reduced.
  • FIG. 7 shows a part of calculation of a program executed by CPU core 1 (or CPU core 2; hereinafter described as CPU core 1 in the description of FIG. 7) as GPU core 1 (or GPU core 2; in the description of FIG. 7 below)
  • FIG. 6 is a diagram for explaining an example of the operation when executed by the GPU core 1).
  • a host program is executed by the CPU core 1 (CPU Core 1) (step S1).
  • the GPU core 1 GPU Core 1
  • the PG state state in which the supply of the power supply voltage is stopped).
  • the CPU core 1 secures the data area on the device memory when confirming an instruction to secure the data area required for performing computation using the GPU in the device memory (step S2) (Step S3).
  • the CPU core 1 transmits input data from the main memory to the device memory (step S4).
  • the device memory receives the input data, and stores the input data in the area secured at step S2 (step S5).
  • step S6 When the CPU core 1 confirms the instruction to start the kernel program (step S6), the GPU core 1 is switched from the PG state to the state of performing the operation (the state where the power supply voltage is supplied), and the kernel program is executed Is started (step S7).
  • the CPU core 1 may be switched from the calculation state to the PG state (step S8). In that case, the CPU core 1 is switched from the PG state to the state in which calculation is performed immediately before the GPU core ends the execution of the kernel program (step S9).
  • the CPU core 1 By setting the CPU core 1 to the PG state in the period from step S8 to step S9, it is possible to suppress power consumption and heat generation of the entire arithmetic device.
  • step S10 When the GPU core 1 finishes executing the kernel program, output data is stored in the device memory (step S10). After that, the GPU core 1 is switched from the state in which the operation is performed to the PG state.
  • step S11 After completion of execution of the kernel program, when the CPU core 1 confirms an instruction to transmit the output data stored in the device memory to the main memory (step S11), the above output data is transmitted to the main memory , And stored in the main memory (step S12).
  • step S13 When the CPU core 1 confirms the instruction to release the data area secured on the device memory (step S13), the area secured on the device memory is released (step S14).
  • step S1 By repeating the above-described operations from step S1 to step S14, while suppressing power consumption and heat generation of the CPU core 1 and the GPU core 1, the GPU core 1 executes part of the calculation of the program executed by the CPU core 1 can do.
  • FIG. 8 shows a GPU core in the case where a part of the operation of the program executed by the CPU core 1 (or the CPU core 2; hereinafter explained as the CPU core 1 in the description of FIG. It is a figure explaining an example of operation at the time of changing a GPU core used for operation according to a kind of operation to perform.
  • one GPU core for example, GPU core 1
  • the other GPU core for example, GPU core 2
  • step S1 to step S5 shown in FIG. 7 The description of the operation from step S1 to step S5 shown in FIG. 7 can be referred to for the operation from step S21 to step S25 shown in FIG.
  • the CPU core 1 (CPU Core 1) confirms an instruction to start a kernel program (step S26)
  • the CPU core 1 selects an optimal GPU core for executing an operation according to the type of kernel program.
  • the selected GPU core is switched from the PG state to the operation state to start execution of the kernel program.
  • the GPU core is switched from the operation state to the PG state.
  • the CPU core 1 may be in the PG state while the GPU core is performing calculations. With this configuration, power consumption and heat generation can be suppressed in the entire arithmetic device.
  • GPU core 1 GPU Core 1
  • execution of the kernel program is started (step S29).
  • output data is stored on the device memory (step S31).
  • the GPU core 1 is switched from the state in which the operation is performed to the PG state.
  • GPU core 2 GPU Core 2
  • execution of the kernel program is started (step S30).
  • output data is stored on the device memory (step S32). After that, the GPU core 2 is switched from the operation state to the PG state.
  • step S33 to step S36 shown in FIG. 8 the description of the operations from step S11 to step S14 shown in FIG. 7 can be referred to.
  • part of the operation of the program executed by the CPU core 1 can be performed by the GPU core.
  • FIG. 9 is an example of a block diagram for describing a more specific configuration of the arithmetic device.
  • the arithmetic device 100D illustrated in FIG. 9 includes a CPU 110, a GPU 120, an on-chip memory 131, a direct memory access controller (DMAC) 141, a power supply circuit 160, a power management unit (PMU) 142, a security circuit 147, a memory controller 143, and a DDR SDRAM.
  • DMAC direct memory access controller
  • PMU power management unit
  • security circuit 147 a memory controller 143
  • a DDR SDRAM DDR SDRAM.
  • controller 144 USB (Universal Serial Bus) interface circuit 145
  • display interface circuit 146 bridge circuit 150
  • interrupt control circuit 151 interface circuit 152
  • battery control circuit 153 battery control circuit 153
  • ADC Having nalog-to-digital converter
  • DAC Digital-to-analog converter
  • the CPU 110 has a CPU core 111, an instruction cache 112, a data cache 113, and a bus interface circuit 114.
  • the GPU 120 includes a GPU core 121, an on-site memory 122, an ADC / DAC 123, and a control circuit 124.
  • the CPU core 111 has a plurality of CPU cores.
  • the CPU core 11A and the CPU core 11B may be provided.
  • the instruction cache 112 may have a circuit configuration that temporarily stores instructions to be executed by the CPU core 11A and the CPU core 11B.
  • the data cache 113 may have a circuit configuration that temporarily stores data processed by the CPU core 11A and the CPU core 11B or data obtained by the processing.
  • the bus interface circuit 114 may have a circuit configuration capable of transmitting and receiving signals such as data and an address to a bus for connecting the CPU 110 to other circuits in the arithmetic device.
  • the GPU core 121 has a plurality of GPU cores.
  • the configuration may include the GPU core 33A and the GPU core 33B.
  • the on-site memory 122 may have a circuit configuration that temporarily stores data processed by the GPU core 33A and the GPU core 33B and a program executed by the GPU 30.
  • the ADC / DAC 123 may have a circuit configuration for mutually converting analog values and digital values of data to be processed.
  • the control circuit 124 may have a circuit configuration for controlling a circuit in the GPU 120.
  • the high-speed bus 140A includes various signals between the CPU 110, GPU 120, on-chip memory 131, DMAC 141, power management unit 142, security circuit 147, memory controller 143, DDR SDRAM controller 144, USB interface circuit 145, and display interface circuit 146. It is a bus for high-speed transmission and reception. As one example, Advanced Microcontoroller Bus Artitecture (AMBA) -Advanced High-perfermancy Bus (AHB) can be used as a bus.
  • AMBA Advanced Microcontoroller Bus Artitecture
  • HAB Advanced High-perfermancy Bus
  • the on-chip memory 131 has a circuit configuration for storing data or a program input / output to / from a circuit included in the arithmetic device 100D, such as the CPU 110 or the GPU 120.
  • the DMAC 141 is a direct memory access controller. By including the DMAC 141, peripheral devices other than the CPU 110 can access the on-chip memory 131 without going through the CPU 110.
  • the power management unit 142 has a circuit configuration for controlling power gating of circuits such as a GPU core and a CPU core of the arithmetic device 100D.
  • the security circuit 147 has a circuit configuration for enhancing the confidentiality of a signal, such as encrypting and transmitting / receiving a signal between the arithmetic device 100D and an external circuit.
  • the memory controller 143 has a circuit configuration for writing or reading a program to be executed by the CPU 110 or the GPU 120 from program memory outside the arithmetic device 100D.
  • the DDR SDRAM controller 144 has a circuit configuration for writing or reading data to / from a main memory such as a DRAM external to the arithmetic device 100D.
  • the USB interface circuit 145 has a circuit configuration for transmitting and receiving data via a USB terminal and a circuit outside the computing device 100D.
  • the display interface circuit 146 has a circuit configuration for transmitting and receiving data to and from a display device outside the computing device 100D.
  • the power supply circuit 160 is a circuit for generating a voltage used in the arithmetic device 100D. For example, it is a circuit that generates a negative voltage for stabilizing the electrical characteristics, which is given to the back gate of the os transistor.
  • the low speed bus 140B is a bus for transmitting and receiving various signals between the interrupt control circuit 151, the interface circuit 152, the battery control circuit 153, and the ADC / DAC interface circuit 154 at low speed.
  • AMBA-APB Advanced Peripheral Bus
  • Transmission and reception of various signals between the high-speed bus 140A and the low-speed bus 140B are performed via the bridge circuit 150.
  • the interrupt control circuit 151 has a circuit configuration for performing interrupt processing in response to a request received from a peripheral device.
  • the interface circuit 152 has a circuit configuration for causing an interface such as a Universal Asynchronous Receiver / Transmitter (UART), an Inter-Integrated Circuit (I2C), or a Serial Peripheral Interface (SPI) to function.
  • UART Universal Asynchronous Receiver / Transmitter
  • I2C Inter-Integrated Circuit
  • SPI Serial Peripheral Interface
  • the battery control circuit 153 has a circuit configuration for transmitting and receiving data relating to charging and discharging of a battery outside the arithmetic device 100D.
  • the ADC / DAC interface circuit 154 has a circuit configuration for transmitting / receiving data to / from a device that outputs an analog signal such as a MEMS (Micro Electro Mechanical Systems) device outside the arithmetic device 100D.
  • MEMS Micro Electro Mechanical Systems
  • FIGS. 10A and 10B are diagrams showing an example of the arrangement of circuit blocks when converted to SoC. Like the arithmetic device 100D illustrated in FIG. 10A, the components illustrated in the block diagram of FIG. 9 can be arranged by dividing an area on a chip.
  • the on-chip memory 131 described in FIG. 9 and the on-site memory 122 included in the GPU 120 can be configured by an os memory, for example, a NOSRAM or the like. That is, the on-chip memory 131 and the on-site memory 122 have the same circuit configuration. Therefore, it is possible to integrate the on-chip memory 131 and the on-site memory 122 and arrange them in the same area as in the arithmetic device 100E illustrated in FIG. 10B when the SoC is formed.
  • a novel arithmetic device and an electronic device can be provided.
  • an arithmetic device and an electronic device with low power consumption can be provided.
  • a computing device and an electronic device which can operate at high speed can be provided.
  • an arithmetic device and an electronic device capable of suppressing heat generation can be provided.
  • the CPU 190 includes a CPU core (CPU Core) 200, an L1 (level 1) cache memory device (L1 Cache) 202, an L2 cache memory device (L2 Cache) 203, a bus interface unit (Bus I / F) 205, and power switches 210 to 212. , Level shifter (LS) 214.
  • the CPU core 200 has a flip flop 220.
  • the CPU core 200, the L1 cache memory device 202, and the L2 cache memory device 203 are electrically connected to each other by the bus interface unit 205.
  • the PMU 193 generates a clock signal GCLK1 and various PG (power control) control signals (PG control signals) according to signals such as an interrupt signal (Interrupts) input from the outside and a signal SLEEP1 issued by the CPU 190.
  • the clock signal GCLK1 and the PG control signal are input to the CPU 190.
  • the PG control signal controls the power switches 210 to 212 and the flip flop 220.
  • the power switches 210 and 211 respectively control the supply of the voltages VDDD and VDD1 to the virtual power supply line V_VDD (hereinafter referred to as a V_VDD line).
  • Power switch 212 controls supply of voltage VDDH to virtual power supply line V_VDH (hereinafter referred to as V_VDH line).
  • the voltage VSSS is input to the CPU 190 and the PMU 193 without passing through the power switch.
  • the voltage VDDD is input to the PMU 193 without passing through the power switch.
  • the voltages VDDD and VDD1 are drive voltages for the CMOS circuit.
  • the voltage VDD1 is lower than the voltage VDDD and is a drive voltage in the sleep state.
  • the voltage VDDH is a drive voltage for the os transistor, which is higher than the voltage VDDD.
  • Each of the L1 cache memory device 202, the L2 cache memory device 203, and the bus interface unit 205 has at least one power domain capable of power gating.
  • One or more power switches are provided in the power gateable power domain. These power switches are controlled by the PG control signal.
  • the flip flop 220 is used as a register.
  • the flip flop 220 is provided with a backup circuit.
  • the backup circuit is configured of the os memory.
  • the flip flop 220 will be described.
  • FIG. 12 shows an example of the circuit configuration of the flip flop 220.
  • the flip flop 220 includes a scan flip flop (Scan Flip-flop) 221 and a backup circuit (Buckup Circuit) 222.
  • the scan flip flop 221 includes nodes D1, Q1, SD, SE, RT, CK, and a clock buffer circuit 221A.
  • the node D1 is a data (data) input node
  • the node Q1 is a data output node
  • the node SD is an input node for scan test data.
  • Node SE is an input node of signal SCE.
  • the node CK is an input node of the clock signal GCLK1.
  • the clock signal GCLK1 is input to the clock buffer circuit 221A.
  • the analog switch of the scan flip flop 221 is electrically connected to the nodes CK1 and CKB1 of the clock buffer circuit 221A.
  • the node RT is an input node of a reset signal.
  • the signal SCE is a scan enable signal and is generated by the PMU 193.
  • PMU 193 generates signals BK and RC.
  • Level shifter 214 level shifts signals BK and RC to generate signals BKH and RCH.
  • Signals BK and RC are backup signals and recovery signals.
  • the circuit configuration of the scan flip flop 221 is not limited to that shown in FIG.
  • the flip flops provided in the standard circuit library can be applied.
  • the backup circuit 222 includes nodes SD_IN and SN11, transistors M11 to M13, and a capacitive element C11.
  • the node SD_IN is an input node of scan test data, and is electrically connected to the node Q1 of the scan flip flop 221.
  • the node SN11 is a holding node of the backup circuit 222.
  • the capacitive element C11 is a holding capacitance for holding the voltage of the node SN11.
  • Transistor M11 controls conduction between node Q1 and node SN11.
  • Transistor M12 controls conduction between node SN11 and node SD.
  • Transistor M13 controls conduction between nodes SD_IN and SD. The on / off of the transistors M11 and M13 is controlled by the signal BKH, and the on / off of the transistor M12 is controlled by the signal RCH.
  • the transistors M11 to M13 are os transistors having a back gate similarly to the transistor M1 described later.
  • the back gates of the transistors M11 to M13 are electrically connected to the power supply line supplying the voltage VBG1.
  • At least the transistors M11 and M12 be os transistors.
  • the feature of the os transistor that the off current is extremely small can suppress the voltage drop of the node SN11, and the backup circuit 222 has non-volatile characteristics because it consumes little power for data retention. Since data is rewritten by charging / discharging of the capacitive element C11, the number of times of rewriting is in principle not limited in the backup circuit 222, and data can be written and read with low energy.
  • the backup circuit 222 can be stacked over the scan flip-flop 221 formed of a silicon CMOS circuit.
  • the backup circuit 222 Since the number of elements of the backup circuit 222 is very small compared to the scan flip flop 221, there is no need to change the circuit configuration and layout of the scan flip flop 221 in order to stack the backup circuit 222. That is, the backup circuit 222 is a highly versatile backup circuit. Further, since the backup circuit 222 can be provided in the area where the scan flip flop 221 is formed, the area overhead of the flip flop 220 can be made zero even if the backup circuit 222 is incorporated. Therefore, by providing the backup circuit 222 in the flip flop 220, power gating of the CPU core 200 becomes possible. Since the energy required for power gating is small, the CPU core 200 can be power gated with high efficiency.
  • the backup circuit 222 By providing the backup circuit 222, a parasitic capacitance due to the transistor M11 is added to the node Q1, but the parasitic capacitance due to the logic circuit connected to the node Q1 is smaller than the parasitic capacitance due to the logic circuit. There is no impact. That is, even if the backup circuit 222 is provided, the performance of the flip flop 220 does not substantially decrease.
  • ⁇ Low power consumption state As the low power consumption state of the CPU core 200, for example, a clock gating state, a power gating state, and a hibernation state can be set.
  • the PMU 193 selects the low power consumption mode of the CPU core 200 based on the interrupt signal, the signal SLEEP1, and the like. For example, when transitioning from the normal operation state to the clock gating state, the PMU 193 stops generating the clock signal GCLK1.
  • the PMU 193 when transitioning from the normal operation state to the hibernation state, the PMU 193 performs voltage and / or frequency scaling. For example, when performing voltage scaling, the PMU 193 turns off the power switch 210 and turns on the power switch 211 in order to input the voltage VDD 1 to the CPU core 200.
  • the voltage VDD1 is a voltage that does not cause the data of the scan flip flop 221 to disappear.
  • PMU 193 reduces the frequency of clock signal GCLK1.
  • FIG. 13 An example of the power gating sequence of the CPU core 200 is shown in FIG. In FIG. 13, t1 to t7 represent time.
  • Signals PSE 0 to PSE 2 are control signals of the power switches 210 to 212, and are generated by the PMU 193. When the signal PSE0 is "H” / "L", the power switch 210 is on / off. The same applies to the signals PSE1 and PSE2.
  • the transistor M11 of the backup circuit 222 is turned on, and the data of the node Q1 of the scan flip-flop 221 is written to the node SN11 of the backup circuit 222. If the node Q1 of the scan flip-flop 221 is "L”, the node SN11 remains “L”, and if the node Q1 is "H”, the node SN11 becomes "H”.
  • the PMU 193 sets the signals PSE 2 and BK to “L” at time t 2 and sets the signal PSE 0 to “L” at time t 3. At time t3, the state of the CPU core 200 shifts to the power gating state. Note that the signal PSE0 may fall at the timing when the signal BK falls.
  • the PMU 193 sets the signal PSE0 to “H” to shift from the power gating state to the recovery state.
  • the PMU 193 sets the signals PSE2, RC, and SCE to "H".
  • the transistor M12 is turned on, and the charge of the capacitive element C11 is distributed to the node SN11 and the node SD. If the node SN11 is "H”, the voltage of the node SD rises. Since the node SE is "H”, the data of the node SD is written to the input side latch circuit of the scan flip flop 221. When clock signal GCLK1 is input to node CK at time t6, data of the input-side latch circuit is written to node Q1. That is, the data of the node SN11 is written to the node Q1.
  • the PMU 193 sets the signals PSE2, SCE, and RC to "L", and the recovery operation ends.
  • the backup circuit 222 using the os transistor is very suitable for normally-off computing because both dynamic and static low power consumption are small. Even if the flip flop 220 is mounted, the performance degradation of the CPU core 200 and the increase of the dynamic power can be hardly generated.
  • the CPU core 200 may have a plurality of power gatable power domains.
  • the plurality of power domains are provided with one or more power switches for controlling input of voltage.
  • the CPU core 200 may have one or more power domains in which power gating is not performed.
  • a power gating control circuit for controlling the flip flop 220 and the power switches 210 to 212 may be provided in a power domain in which power gating is not performed.
  • flip flop 220 is not limited to the CPU 190.
  • flip flop 220 can be applied to a register provided in a power domain capable of power gating.
  • an osAI chip an integrated circuit obtained by converting the arithmetic device described in the above embodiments into a SoC
  • an osAI chip an analog osAI chip
  • the analog osAI chip is an osAI chip (programmable osAI chip), which performs arithmetic processing (also referred to as digital operation) by holding digital values in a data holding circuit, which will be described later in the fourth embodiment. It can be a chip.
  • FCNN fully coupled neural network
  • FCNN has one hidden layer.
  • the number of units of the input layer, the hidden layer and the output layer is 1024, 128 and 32, respectively.
  • ReLU Rectified Linear Unit
  • the FCNN of the osAI chip 400 is applied to, for example, handwriting recognition and general purpose AI.
  • FIG. 14 is a functional block diagram showing a configuration example of the osAI chip 400.
  • the osAI chip (osAI chip) 400 shown in FIG. 14 includes a receiver (RX) 401, digital-analog converters (DACs) 403 and 404, product-sum operation circuit (MAC) arrays (shown as MAC) 405 and 406, and a gate driver (MAC).
  • RX receiver
  • DACs digital-analog converters
  • MAC product-sum operation circuit
  • MAC product-sum operation circuit
  • MAC gate driver
  • a gate driver 407, an analog-to-digital converter (ADC) 408, and a transmitter (TX) 409 are included.
  • the data transmission method of the osAI chip 400 is a differential transmission method.
  • a low voltage differential signaling (LVDS) receiver is used as the receiver 401, and an LVDS transmitter is used as the transmitter 409.
  • LVDS low voltage differential signaling
  • the reset signal reset_n resets the osAI chip 400.
  • Data in_w [7: 0] is learned data. For example, an 8-bit digital signal representing a weighting factor.
  • the DAC 404 converts the data in_w [7: 0] into analog data according to the enable signal en_la_w and the clock signal dclk_w.
  • the gate driver 407 controls the writing of analog data to the MAC array 405, 406.
  • the clock signal gclk, the pulse width control signal gpwc, and the start pulse signal gsp are input to the gate driver 407.
  • the data processed by the osAI chip 400 is 8-bit digital data, which is input by the differential transmission method.
  • an LVDS receiver is used as the receiver 401.
  • the receiver 401 converts the input data rx_dp [7: 0] and rx_dn [7: 0] into single-ended 8-bit data according to the differential clock signals rx_clp and rx_cln.
  • the DAC 403 converts this 8-bit data into analog data. Analog data output from the DAC 403 is sequentially written to the MAC array 405.
  • ⁇ MAC Array 405, 406> An exemplary circuit configuration of the MAC array 405 will be described with reference to FIG.
  • multiplication circuits 40 are provided in a matrix of 1024 rows and 144 columns.
  • the multiplication circuit 40 has the same circuit configuration as the os memory 382 of FIG. That is, the multiplication circuit 40 has both functions of an arithmetic circuit and a non-volatile local memory circuit that stores weighting factors.
  • the osAI chip 400 can implement massively parallel operation with a very small number of transistors compared to the GPU. The reduction in the number of transistors leads to downsizing of the osAI chip 400 and reduction in power consumption.
  • gate lines GL1 and data lines RX1, WD1, and RD1 are provided in accordance with the arrangement of the multiplying circuits 40.
  • the data line WD1 is a wiring for inputting weighting coefficient data to the multiplication circuit 40.
  • Analog data is input from the DAC 404 to the data line WD1.
  • the gate line GL1 is a signal line for selecting the multiplication circuit 40 to which weight coefficient data is input.
  • the gate line GL1 is driven by the gate driver 407.
  • the voltage of the holding node (gate of the read transistor) of the multiplication circuit 40 becomes the voltage Vw0 according to the weight coefficient data.
  • the data line RX1 is a wiring for input of data processed by the CFNN.
  • Analog data is input from the DAC 403 to the data line RX1.
  • the calculation result of the multiplication circuit 40 is read out to the data line RD1.
  • a current source 42 and an offset circuit 43 are electrically connected to the data line RD1.
  • the current I0 flowing through the multiplication circuit 40 is proportional to the product of the voltage Vw0 of the holding node and the voltage Vx0 of the data line RX1. That is, the current I0 represents the product of the weighting factor and the input data.
  • the current I1 is proportional to the product of the voltage Vw1 of the holding node and the voltage Vx1. That is, the multiplication circuit 40 can calculate the product of the weighting factor data and the input data.
  • the 1024 multiplication circuits 40 are electrically connected per data line RD1.
  • the current source 42 generates a reference current Iref.
  • the current Iout input to the offset circuit 43 is the difference between the reference current Iref and the current Imac.
  • the current Imac is the sum of the currents flowing through the 1024 multiplier circuits 40, and represents the product of the weighting factor and the input data.
  • the noise component of the current Iout can be reduced by taking the difference between the reference current Iref and Imac.
  • the offset circuit 43 converts the current Iout into a voltage Vout, and takes the difference between the reference voltage Vref and the voltage Vout. Thereby, the noise component of the voltage Vout is reduced.
  • the offset circuit 43 amplifies the differential voltage between Vref and Vout and outputs the amplified voltage to the activation function circuit 44.
  • the activation function circuit 44 outputs the processed data to the MAC array 406.
  • 16 of the 144 columns of the MAC array 405 do not contribute to the generation of the current Iout and hold reference data used for product-sum operations.
  • the MAC array 406 has the same configuration as the MAC array 405.
  • Multiplication circuits 40 are arranged in a matrix of 36 rows and 128 columns. In the MAC array 406, four out of 36 rows do not contribute to the generation of the current Iout, and are used to hold reference data.
  • the enable signal en_cm shown in FIG. 14 is an enable signal for the current source 42 of the MAC array 405, 406.
  • the enable signal en_abs is an enable signal for the offset circuit 43 of the MAC array 405, 406, the signals osp1, osn1, en_res1 are control signals of the offset circuit 43 of the MAC array 405, and the signals osp2, osn2, en_res2 are MAC array It is a control signal of the offset circuit 43 of 406.
  • ⁇ ADC 408, Transmitter 409> The analog data of 32 from the MAC array 406 is input in parallel to the ADC 408.
  • the ADC 408 includes a register in the output stage to perform serial-to-parallel conversion.
  • the ADC 408 outputs one channel of 8-bit digital data.
  • Signals clk_sar, res_ser, go and stby_adc are a clock signal for the ADC 408, a reset signal, an enable signal and a standby signal, respectively.
  • Signals dclk_p2s, en_p2s_per, and en_p2s_ser are a clock signal for a register, a latch signal, and an output enable signal, respectively.
  • the ADC 408 receives 32 analog data and outputs 8-bit digital data to the transmitter 409.
  • Signal stby_tx is a standby signal for transmitter 409.
  • the transmitter 409 converts 8-bit digital data into differential format data tx_dp [7: 0], tx_dn [7: 0] according to the signal dclk_p2s, and outputs the data dclk_p2s as differential clock signal tx_clp, tx_cln. Convert to and output.
  • the difference data tx_dp [7: 0] and tx_dn [7: 0] are 32 types of inference data acquired by the FCNN.
  • the multiplication circuit 40 Since the input and output data of the MAC arrays 405 and 406 are analog data, the number of wires of the MAC arrays 405 and 406 can be significantly reduced as compared to the case where input / output data is digital data.
  • the multiplication circuit 40 has both a multiplication function and a holding function of weight coefficient data, and therefore does not read data at the time of operation. That is, the multiplication circuit 40 has substantially no time penalty and power penalty for data transfer.
  • the GPU is known as a processor having a parallel processing architecture. Similarly to the CPU, in the GPU, data exchange between the operation unit and the memory unit is considered as a bottleneck of operation efficiency. On the other hand, the osAI chip 400 does not have such a problem.
  • the multiplication circuit 40 has the same circuit configuration as that of the 2T gain cell, and can perform multiplication of analog data with a small number of transistors. Therefore, by configuring the product-sum operation unit using a large number of multiplication circuits 40, it is possible to provide the osAI chip 400 capable of performing massively parallel processing with low power consumption. For example, when the number of multiplication circuits 40 is about 10 6 to 10 8 and the operating frequency is 3 MHz or 30 MHz, the computing performance of the osAI chip 400 is about 3 TOPS (Tera Operations Per Second) to 3 POPS (Peta OPS). is there.
  • Embodiment 4 Programmable os AI chip
  • the osAI chip 450 shown here can constitute a programmable neural network.
  • the format of data calculated by the osAI chip 450 is digital.
  • the arithmetic circuit of the osAI chip 450 has a dedicated non-volatile local memory circuit, and the non-volatile local memory is composed of the os memory.
  • the neural network configured on the osAI chip 450 can be used, for example, as various image processing (for example, noise removal, resolution enhancement), object recognition, and general purpose AI.
  • FIG. 16 is a functional block diagram showing a configuration example of the osAI chip 450.
  • the osAI chip (osAI chip) 450 includes a controller (Controller) 460, an I2C module (I2C) 462, a receiver (RX) 463, a transmitter (TX) 464, a data driver (Data driver) 466, and a word driver (Word driver) 467 Have.
  • the controller 460 includes an arithmetic circuit array 470, an arithmetic unit 471, an SRAM 472, selectors 474 and 475, and a demultiplexer 476.
  • the input data of the osAI chip 450 includes operation setting data (Operation setting data), learned data (Learned data), pipeline structure data (Pipeline construction data), and data to be processed by the arithmetic circuit array 470 (Input data). .
  • the learned data and pipeline structure data are input to the osAI chip 450 as configuration data of the controller 460.
  • Data sda is operation setting data in a serial format, and is written to the I2C module 462.
  • the I2C module 462 outputs the written operation setting data to the controller 460.
  • Signals i2c_clk, i2c_resetb, and scl are an I2C controller clock signal, an I2C reset signal, and an I2C clock signal, respectively.
  • the signals O_SAVE, O_LOAD, and OS_USE are used for backup control of operation setting data.
  • the data DATA0 is input to the data driver 466.
  • Data DATA0 is configuration data.
  • the data driver 466 outputs a signal nSTATUS.
  • the signal nSTATUS is a signal representing a configuration state.
  • Data din [7: 0] is single-ended input data and is input to the selector 474.
  • the receiver 463 has the same configuration as the receiver of the osAI chip 400, and according to the differential clock signals rx_clp and rx_cln, the differential input data rx_dp [7: 0] and rx_dn [7: 0] are single-ended data rx_ds [ Convert to 7: 0] and output to the selector 474.
  • the signals stby_rx and hpe_rx are standby signals of the receiver 463 respectively.
  • the signals nCONFIG and DCLK are input to the controller 460, and the controller 460 outputs the signal CONF_DONE.
  • Signals nCONFIG and DCLK are a configuration start signal and a configuration clock signal, respectively.
  • the signal CONF_DONE is a signal indicating that the configuration is completed.
  • Signals sys_clk, sys_resetb, user_resetb, and context_ex [5: 0] are a system clock signal, a system reset signal, a user reset signal, and an external context signal, respectively.
  • the signal data_en is a signal for setting a period for executing transmission of input data to the controller 460. These signals are input to the controller 460.
  • the controller 460 outputs signals State [2: 0] and substate [2: 0]. Signals State [2: 0] and substate [2: 0] indicate the internal state and substate of controller 460, respectively.
  • Output data of the selector 475 is input to the arithmetic circuit array 470.
  • the arithmetic circuit array 470 outputs the processed data to the arithmetic unit 471.
  • the output data of the calculation unit 471 is temporarily stored in the SRAM 472.
  • the data read from the SRAM 472 is output to the selector 475 and the demultiplexer 476.
  • the selector 475 outputs one of the output data of the selector 474 and the output data of the SRAM 472 to the arithmetic circuit array 470.
  • the demultiplexer 476 has a function of selecting an output format of data.
  • One output data of the demultiplexer 476 is output to the outside of the osAI chip 450 as single-ended data dout [7: 0].
  • the other output data is processed by the transmitter 464, converted into differential data tx_dp [7: 0], tx_dn [7: 0], and output to the outside of the osAI chip 450.
  • the arithmetic circuit array 470 will be described with reference to FIGS. 17 to 21. As shown in FIG. 17, in the arithmetic circuit array 470, a plurality of arithmetic circuits 61 and a plurality of switch circuits 62 are provided in a matrix. The arithmetic circuit 61 and the switch circuit 62 are programmable circuits. Arithmetic circuit 61 is configured in accordance with the processing contents of arithmetic circuit array 470. By changing the circuit configuration of the switch circuit 62 in accordance with the processing content of the arithmetic circuit array 470, the connection relationship of the arithmetic circuit 61 is changed.
  • FIG. 17 are the names of the wirings of the switch circuit 62, and represent the connection directions (upper, lower, left, right).
  • the arithmetic circuit 61 includes an input register 51, a memory circuit 52, a multiplying circuit 53, an adding circuit 54, output registers 55A and 55B, selectors 56A to 56D, and memory circuits 57A to 57C.
  • the memory circuits 52, 57A to 57C are nonvolatile local memory circuits of the arithmetic circuit 61, and os memory is applied.
  • Data sin is input to the input register 51.
  • the input register 51 holds data sin under control of the latch signal slat.
  • the input register 51 outputs the held data as data sot to the selector 56A.
  • selector 56A selects either data sin or data sout, and outputs the selected data as data sdata to multiplication circuit 53.
  • the data sot is output to the outside of the arithmetic circuit 61.
  • the memory circuit 52 receives the context signal context_W [1: 0].
  • the context signal context_W [1: 0] is an internal signal generated by decoding the signal context_ex [5: 0].
  • the memory circuit 52 stores a plurality of weight coefficient data.
  • the weighting factor data is written to the memory circuit 52 as configuration data. Configuration data is transmitted from the data driver 466.
  • the memory circuit 52 includes a flip flop 71, a decoder 72, memory cells 73_0 to 73_3, a transistor 77, and a latch circuit 78.
  • the memory cells 73_0 to 73_3 have the same circuit configuration as the os memory 383 (see FIG. 27C), and are gain cells formed of three os transistors.
  • the signals word0 to word3 are generated by the word driver 467.
  • One memory cell is selected by signals word0 to word3, and configuration data is written to the selected memory cell.
  • the flip flop 71 holds the context signal context_W [1: 0].
  • the decoder 72 decodes the context signal context_W [1: 0] to generate and output switching signals context_W0 to context_W3.
  • the switching signals context_W0 to context_W3 have a function of selecting a memory cell to which weight coefficient data is output.
  • the weight data read from the selected memory cell is output to the multiplication circuit 53 as data cmout.
  • the transistor 77 has a function of precharging the wiring from which the data cmout is read to the voltage Vpr. The transistor 77 precharges the wiring according to the signal prch.
  • FIG. 19B shows another configuration example of the memory cell.
  • the memory cell 74 shown in FIG. 19B is a modification of the memory cell 73_0, and a latch circuit formed of two inverter circuits is provided at the gate of the read transistor.
  • these inverter circuits are CMOS circuits formed of an n-channel Si transistor and a p-channel Si transistor.
  • FIG. 20 shows a configuration example of the memory circuit 57A.
  • the memory circuit 57A includes memory cells 91_0 and 91_1 and transistors 92_0, 92_1, and 93.
  • Configuration data configuration data
  • switching signals context_A0 and context_A1 switching signals context_A0 and context_A1
  • signals wordA0, wordB0, wordA1 and wordB1 are input to the memory circuit 57A.
  • Each of the memory cells 91_0 and 91_1 is configured by two os memories 382 (FIG. 27B).
  • the signal wordA0 is set to "H”
  • the signals wordB0, wordA1, and wordB1 are set to "L”.
  • the signal wordB0 is set to "H”
  • the signals wordA0, wordA1, and wordB1 are set to "L”.
  • One of the transistors 92_0 and 92_1 is turned on by the switching signals context_A0 and context_A1. For example, when the transistor 92_0 is turned on, a control signal of a logic according to data held by the memory cell 91_0 is output to the selector 56A.
  • Memory circuits 57B and 57C have the same circuit configuration as memory circuit 57A.
  • the multiplication circuit 53 calculates the product of the data sdata and the data cmout, and generates data mout representing the calculation result.
  • the data mout is output to the adder circuit 54 and the selector 56B.
  • Data ain is the output data of another arithmetic circuit 61 or the output data of the selector 475.
  • the adder circuit 54 calculates the sum of the data ain and the data mout, and generates data aout representing the calculation result.
  • the data aout is output to the selectors 56B and 56C.
  • the output register 55A holds output data of the selector 56B, and the output register 55B holds output data of the selector 56C.
  • the signal res_rg is a reset signal of the output registers 55A and 55B.
  • the output register 55A outputs the held data to the selector 56D.
  • Output data of the selector 56D or the output register 55B is output from the arithmetic circuit 61 as data acout.
  • the arithmetic circuit array can function as a product-sum operation device.
  • the output data of the arithmetic circuit array 470 is input to the arithmetic unit 471.
  • the computing unit 471 has a function of an activation function and / or a function of a pooling layer.
  • the switch circuit 62 will be described with reference to FIGS. 21 (A) and 21 (B). As shown in FIG. 21A, in the switch circuit 62, eight switch circuits 65 are provided.
  • the output wiring 66S for the data sot is electrically connected to any one of the wirings U, D, L, and R. The same applies to the output wiring 67A of the data acout.
  • the switch circuit 65 includes a flip flop 80, a decoder 81, memory cells 83_0 and 83_1, and a wiring 87.
  • the wiring 87 is any of the wirings L, R, U, and D.
  • FIG. 21B shows a switch circuit 65 for transmitting 4-bit data.
  • the flip flop 80 holds the context signal context_C.
  • the decoder 81 decodes the context signal context_C to generate switching signals context_C0 and context_C1. Signals context_C0 and word0 are input to the memory cell 83_0, and signals context_C1 and word1 are input to the memory cell 83_1.
  • the write transistor of the memory cell 83_0 is an os transistor having a back gate.
  • the transistors other than the write transistor are n-channel Si transistors having no back gate. Note that all the transistors of the memory cell 83_0 may be os transistors. The same applies to the memory cell 83_1.
  • the configuration data (configuration data) is written to the memory cell 83_0 by turning on the write transistor by the signal word0.
  • the memory cell 83_0 is selected by the switching signal context_C0, the connection state between the wiring 87 and the arithmetic circuit 61 is determined in accordance with the configuration data held by the memory cell 83_0.
  • the arithmetic circuit 61 and the switch circuit 62 incorporate a non-volatile local memory circuit, the arithmetic circuit 61 and the switch circuit 62 do not need to access a memory device external to the osAI chip 450 during arithmetic. Therefore, in the osAI chip 450 as well as the osAI chip 400, data exchange between the operation unit and the memory unit does not become a bottleneck of the operation efficiency. Since data exchange and arithmetic processing are sequentially performed between the arithmetic circuits 61, the arithmetic can be performed with high efficiency.
  • the arithmetic circuit 61 and the switch circuit 62 are programmable circuits of the multi-context method, it is possible to efficiently execute massively parallel arithmetic processing with less hardware resources. Also, various neural networks can be realized by the hardware of the osAI chip 450.
  • the L1 cache memory device 202 and the L2 cache memory device 203 are configured by the os memory.
  • the os memory refers to a memory in which an os transistor is used in a memory cell.
  • the L1 cache memory device 202 and the L2 cache memory device 203 are configured of NOSRAM (registered trademark) or OSSRAM.
  • the OSSRAM is an SRAM provided with a backup circuit composed of an os transistor.
  • NOSRAM registered trademark
  • OSSRAM is an SRAM provided with a backup circuit composed of an os transistor.
  • FIG. 22A is a block diagram showing a configuration example of the NOSRAM.
  • the NOSRAM 240 is provided with power domains 242 and 243, and power switches 245 to 247.
  • a memory cell array (Memory Cell Array) 250 is provided in the power domain 242, and a peripheral circuit of the NOSRAM 240 is provided in the power domain 243.
  • the peripheral circuit includes a control circuit (Control Circuit) 251, a row circuit (Row Circuit) 252, and a column circuit (Column Circuit) 253.
  • the voltages VDDD, VSSS, VDHW, VDHR, and VBG2, the clock signal GCLK2, the address signal Address, and the signals CE, WE, and PSE5 are input to the NOSRAM 240 from the outside.
  • Signals CE and WE are a chip enable signal and a write enable signal, respectively.
  • the signal PSE5 is generated by the PMU 193 and controls on / off of the power switches 245 to 247.
  • the power switches 245 to 247 control the input of the voltages VDDD, VDHW, and VDHR to the power domain 243, respectively.
  • the voltages, signals and the like input to the NOSRAM 240 are appropriately discarded according to the circuit configuration and operation method of the NOSRAM 240.
  • the power domain without power gating may be provided in the NOSRAM 240, and a power gating control circuit for generating the signal PSE5 may be provided.
  • the memory cell array 250 includes memory cells 260, a write word line WWL, a read word line RWL, a write bit line WBL, a read bit line RBL, and a source line SL.
  • the memory cell 260 is a 2T1C (2-transistor / 1-capacitance) type gain cell, and has a node SN1, transistors M1 and M2, and a capacitive element C1.
  • the transistor M1 is a write transistor and is an os transistor having a back gate.
  • the back gate of the transistor M1 is electrically connected to the wiring BGL2 which supplies the voltage VBG2.
  • the transistor M2 is a read transistor, and is a p-channel Si transistor.
  • Capacitive element C1 is a storage capacitor that holds the voltage of node SN1.
  • the voltages VDDD and VSSS are voltages representing data “1” and “0”.
  • the high level voltages of the write word line WWL and the read word RWL are VDHW and VDHR, respectively.
  • FIG. 23A A configuration example of the memory cell array 250 is shown in FIG. In the memory cell array 250 shown in FIG. 23A, one source line is supplied in two adjacent columns.
  • the number of rewrites in the memory cell 260 is not limited in principle, data rewrite can be performed with low energy, and power is not consumed for data retention.
  • the memory cell 260 can hold data for a long time because the transistor M1 is a very small off-current os transistor. Therefore, by configuring the L1 cache memory device 202 and the L2 cache memory device 203 with the NOSRAM 240, it is possible to make the L1 cache memory device 202 and the L2 cache memory device 203 a non-volatile low power consumption memory device.
  • the circuit configuration of the memory cell 260 is not limited to the circuit configuration of FIG.
  • the read transistor M2 may be an os transistor having a back gate or an n-channel Si transistor.
  • the memory cell 260 may be a 3T gain cell.
  • FIGS. 23B and 23C show examples of 3T-type gain cells.
  • the memory cell 262 shown in FIG. 23B includes transistors M3 to M5, a capacitive element C3, and a node SN3.
  • the transistors M3 to M5 are a write transistor, a read transistor, and a selection transistor.
  • the transistor M3 is an os transistor having a back gate
  • the transistors M4 and M5 are p-channel Si transistors.
  • the transistors M4 and M5 may be composed of an n-channel Si transistor or an os transistor having a back gate.
  • the three transistors are formed of os transistors having back gates.
  • the node SN3 is a holding node.
  • Capacitive element C3 is a holding capacitance for holding the voltage of node SN3.
  • the storage capacitor may be configured by the gate capacitance of the transistor M4 or the like without intentionally providing the capacitive element C3.
  • the wiring PDL is a wiring replacing the source line SL, and a fixed voltage (for example, voltage VDDD) is input to the wiring PLD.
  • the control circuit 251 has a function of controlling the overall operation of the NOSRAM 240. For example, the control circuit 251 performs a logical operation on the signals CE and WE to determine whether the external access is a write access or a read access.
  • the row circuit 252 has a function of selecting the write word line WWL and the read word line RWL of the selected row designated by the address signal Address.
  • the column circuit 253 has a function of writing data to the write bit line WBL of the column designated by the address signal, and a function of reading data from the read bit line RBL of the column.
  • FIG. 24 is a timing chart showing an operation example of the NOSRAM 240.
  • the power switches 245 to 247 are on, and voltages VDDD, VDHW, and VDHR are input to the power domain 243.
  • the NOSRAM 240 performs a read operation.
  • the column circuit 253 precharges the bit line RBL to the voltage VSSS, and then sets the source line SL to “H”. Then, word line RWL of the row selected by row circuit 252 attains "L”.
  • the memory cell 260 in the selected row holds data “0”
  • the voltage VSSS is input to the gate of the transistor M2, so a large current flows between the source and drain of the transistor M2. Therefore, bit line RBL is charged quickly, and the potential of bit line RBL rises.
  • the bit line RBL maintains the precharge voltage (VSSS).
  • the PMU 193 turns off the power switches 245 to 247 and stops the input of the clock signal GCLK2. As a result, the power domain 243 is power gated, and standby power of the NOSRAM 240 can be reduced.
  • the power domain 301 is a power domain that is not power gated, and a power gating control circuit 330 is provided.
  • the power domains 302 and 303 are power gatable power domains.
  • the power domain 302 is provided with a memory cell array 320, and the power domain 303 is provided with a control circuit 331, a row circuit 332, a column circuit 333, and a backup and recovery driver 335.
  • the memory cell array 320 has cells 270, word lines WL, bit lines BL and BLB, and gate lines OGL.
  • the bit lines BL and BLB can also be called local bit lines.
  • a pair of wires formed by the bit lines BL and the bit lines BLB provided in the same column may be called a bit line pair (BL, BLB).
  • VDDD voltages VDDD, VSSS, VDDM, VDML, VSSM, VDHB, VBG3, a clock signal GCLK3, an address signal Address, and signals RST, CE, GW, BW are input.
  • Signals RST, CE, GW, and BW are a reset signal, a chip enable signal, a global write enable signal, and a byte write enable signal, respectively.
  • the control circuit 331 controls the OSSRAM 300 based on these signals.
  • the control circuit 331 may be provided with a register for temporarily storing an input signal.
  • the row circuit 332 has a function of selecting the word line WL of the selected row designated by the address signal Address.
  • the column circuit 333 has a function of writing data in a bit line pair (BL, BLB) of a column designated by an address signal, and a function of reading data from the bit line pair (BL, BLB).
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the structure of the input signal and the output signal of the OSSRAM 300 is set based on the operation mode of the OSSRAM 300, the configuration of the memory cell array 320, and the like.
  • the power gating control circuit 330 generates signals PSE11 to PSE13 and control signals for the row circuit 332, the column circuit 333, and the backup and recovery driver 335 based on the PG control signal generated by the PMU 193. Signals PSE11 to PSE13 control on / off of the power switches 310 to 314.
  • the power switches 310, 311 control the input of the voltages VDDD, VDHB to the power domain 303, respectively.
  • the power switches 312 to 314 control inputs of the voltages VDDM, VDML, and VSSM to the power domain 302, respectively.
  • FIG. 26A shows a circuit configuration example of the cell 270.
  • the cell 270 includes a memory cell 271 and a backup circuit 272.
  • the memory cell 271 has the same circuit configuration as a standard 6T (transistor) SRAM cell, and includes a bistable circuit 275 and transistors MT1 and MT2.
  • the bistable circuit 275 is electrically connected to a word line WL, bit lines BL and BLB, virtual power supply lines V_VDM (hereinafter referred to as V_VDM lines), and V_VSM (hereinafter referred to as V_VSM lines).
  • the V_VDM line is a virtual power supply line whose input of voltage is controlled by the power switches 312 and 313, and the V_VSM line is a virtual power supply line whose input of voltage is controlled by the power switch 314.
  • the voltage VDHB is a high level voltage of the gate line OGL, which is higher than the voltage VDDM.
  • the bistable circuit 275 is a latch circuit formed of two CMOS inverter circuits. Nodes Q and Qb are connections between input terminals and output terminals of two CMOS inverters, respectively, and are nodes for holding complementary data.
  • the bistable circuit 275 becomes stable when the node Q / Qb becomes "H” / "L” or the node Q / Qb becomes "L” / "H”.
  • the transistors MT1 and MT2 are transfer transistors. The conduction state between bit line BL and node Q is controlled by transistor MT1, and the conduction state between bit line BLB and node Qb is controlled by transistor MT2.
  • the backup circuit 272 is a circuit for backing up data of the memory cell 271. Providing the backup circuit 272 in each cell 270 enables power gating of the power domain 302.
  • the backup circuit 272 includes transistors M21 and M22 and capacitive elements C21 and C22. That is, the backup circuit 272 has two 1T1C type memory cells, and the holding nodes of these memory cells are the nodes SN21 and SN22.
  • the transistors M21 and M22 are os transistors having back gates, and the voltage VBG3 is input to these back gates. Since the transistors M21 and M22 are os transistors, the backup circuit 272 can hold data for a long time. Since the transistors M21 and M22 are os transistors, the backup circuit 272 can be stacked on the memory cell 271 made of a Si transistor, so that the area overhead of the cell 270 due to the provision of the backup circuit 272 can be suppressed. it can.
  • the OSSRAM 300 has four types of low power consumption states: (1) bit line floating state, (2) inactive state, (3) cell array domain PG state, and (4) all domain PG state.
  • the power gating control circuit 330 manages the operation of the OSSRAM 300 in the low power consumption state based on the PG signal of the PMU 193 or the like.
  • Bit line floating state In the bit line floating state, the bit line pair (BL, BLB) is brought into the floating state. The data in the memory cell 271 is not lost.
  • the power domain 302 In the sleep state, the power domain 302 is supplied with a voltage VDML lower than the voltage VDDM.
  • the voltage VDML is a size that does not cause the data in the memory cell 271 to disappear.
  • the bit line pair (BL, BLB) is in a floating state.
  • Cell array domain PG state Cell array domain PG state
  • the power switches 312 to 314 are turned off to stop the supply of the voltages VDDM, VDML, and VSSM to the power domain 302.
  • the bit line pair (BL, BLB) is in a floating state. The data in the memory cell 271 is lost.
  • the all-domain PG state is a state in which power gating is performed on all domains that can be power gated.
  • the power switches 310 to 314 are off.
  • the four types of low power consumption states differ in the profit and loss branching time (BET) at which the power consumption reduction effect can be obtained.
  • BET profit and loss branching time
  • ⁇ Power gating sequence> An example of a power gating sequence for the power domain 302 is shown in FIG. In FIG. 26 (B), t1, t2, etc. represent time.
  • the state of the OSSRAM 300 is a normal operation state (write state or read state).
  • the OSSRAM 300 performs the same normal operation as the single port SRAM.
  • the power switches 310 to 312, 314 are on, and the power switch 313 is off.
  • the backup operation starts at time t1.
  • the backup and recovery driver 335 sets all the wiring OGL to “H”.
  • node Q / Qb is "H” / "L”
  • node SN21 / SN22 is "L” / "H”. Therefore, when transistors M21 and M22 are turned on, the voltage of node SN21 Increases from VSSM to VDDM, and the voltage of the node SN22 drops from VDDM to VSSM.
  • the backup operation is completed by setting the wiring OGL to "L” at time t2. Data of node Q / Qb at time t1 is written to node SN21 / SN22.
  • the power gating control circuit 330 turns the signal PSE12 to "L" to turn off the power switches 312 and 314, whereby power gating of the power domain 302 is started.
  • the memory cell 271 becomes inactive. Although the data in the memory cell 271 is lost, the backup circuit 272 keeps holding the data.
  • the bit line pair (BL, BLB) is in a floating state.
  • the power gating control circuit 330 transmits a control signal for that purpose to the column circuit 333.
  • the row circuit 332, the column circuit 333, and the backup and recovery driver 335 perform the recovery operation according to the control signal of the power gating control circuit 330.
  • bistable circuit 275 functions as a sense amplifier for detecting data of nodes Q / Qb.
  • the reset operation of the nodes Q and Qb is performed.
  • the column circuit 333 performs a precharge operation of all bit line pairs (BL, BLB). All bit line pairs (BL, BLB) are precharged to voltage Vpr2.
  • Row circuit 332 brings all word lines WL into a selected state.
  • the V_VDM line and the V_VSM line are precharged to the voltage Vpr2, and the voltages of the nodes Q and Qb are fixed to Vpr2.
  • the backup and recovery driver 335 sets all the wiring OGL to "H".
  • the transistors M21 and M22 are turned on.
  • the charge of the capacitive element C21 is distributed to the node Q and the node SN21
  • the charge of the capacitive element C22 is distributed to the node Qb and the node SN22
  • a voltage difference occurs between the node Q and the node Qb.
  • bistable circuit 275 amplifies the voltage difference between node Q and node Qb.
  • the voltages of the nodes Q and SN21 become VDDM, and the voltages of the nodes Qb and SN22 become VSSM. That is, the state of the node Q / Qb returns to the state ("H" / "L") at time t1.
  • the recovery operation ends at time t7.
  • the configurations of the L1 cache memory device 202 and the L2 cache memory device 203 may be different.
  • an OSSRAM is used for the L1 cache memory device 202
  • a NOSRAM is used for the L2 cache memory device 203.
  • an NOSRAM composed of memory cells 260 is used for the L1 cache memory device 202
  • an NOSRAM composed of memory cells 263 is used for the L1 cache memory device 202
  • the L2 cache memory device 203 since the memory cell array can be stacked on the peripheral circuit, the area of the L2 cache memory device 203 can be reduced, which is advantageous for increasing the capacity.
  • the memory cell 260 is suitable for the L1 cache memory device 202 because the read speed is high because the read transistor is a Si transistor.
  • the osAI chip 390 is an IC chip capable of arithmetic processing of AI using an os transistor.
  • the data used by the osAI chip 390 includes weight coefficient data (learnable data), image data, teacher data, and the like.
  • the calculation result of the osAI chip 390 is output, for example, as inference data.
  • a feature of the osAI chip 390 is that a memory circuit for storing data (typically, weighting factor data) used for the operation is provided in proximity to the operation circuit.
  • An os transistor is used in this memory circuit.
  • a memory having an os transistor may be referred to as an "os memory”.
  • the os memory 381 shown in FIG. 27A has the same circuit configuration as that of the 2T gain cell, and includes a write transistor MW1, a read transistor MR1, and a capacitive element CS1.
  • the gate of the read transistor MR1 is a holding node SN.
  • Each of the write transistor MW1 and the read transistor MR1 is an os transistor.
  • the node SN of the os memory 381 is charged via the write transistor MW1. Since the os transistor has a minimal off current, the write transistor MW1 hardly leaks the charge of the node SN. Therefore, the os memory 381 can function as a non-volatile memory circuit and can be easily multi-valued. Therefore, the os memory 381 can be provided in the osAI chip 390 as a non-volatile analog memory circuit.
  • the write transistor MW1 may be an os transistor without a back gate. The same applies to the read transistor MR1.
  • the metal oxide has a large energy gap, is hard to excite electrons, has a large effective mass of holes, etc.
  • the avalanche breakdown or the like may be less likely to occur in the os transistor compared to a general Si transistor. . Therefore, it is possible to suppress, for example, hot carrier deterioration and the like caused by avalanche collapse. Since the hot carrier deterioration can be suppressed, the os transistor can be driven with a high drain voltage. Therefore, since the write transistor MW1 is an os transistor, it becomes possible to apply a high voltage to the node SN, so that the multilevel memory of the os memory 381 is easy.
  • the os memory 382 shown in FIG. 27B is a modified example of the os memory 381, and the read transistor MR2 is an n-channel Si transistor.
  • the read transistor MR2 may be a p-channel Si transistor.
  • the os memory 383 illustrated in FIG. 27C is a three-transistor gain cell, and includes a write transistor MW3, a read transistor MR3, a selection transistor MS3, and a capacitive element CS3.
  • the write transistor MW3, the read transistor MR3, and the select transistor MS3 are os transistors each having a back gate. Some or all of these transistors may be back gateless os transistors.
  • the os memory 384 illustrated in FIG. 27D is a modification of the os memory 383.
  • the read transistor MR4 and the select transistor MS4 are n-channel Si transistors, respectively.
  • One or both of the read transistor MR4 and the select transistor MS4 may be a p-channel Si transistor.
  • the os memory 381 Since the data is rewritten by the charge and discharge of the capacitive element CS1, the os memory 381 has no restriction in principle on the number of times of rewriting, data can be written and read with low energy, and power is not consumed for data retention. Therefore, by incorporating the os memory 381 into the osAI chip 390, it is possible to provide an AI chip with low power consumption.
  • the os memories 382 to 384 have the same features as the os memory 381.
  • FIG. 28A schematically shows a laminated structure of the circuit portion 391A of the osAI chip 390.
  • the circuit portion 391A has a stacked structure and is roughly divided into a Si transistor layer 1011, a wiring layer 1012, and an os transistor layer 1013. Since the os transistor layer 1013 can be stacked on the Si transistor layer 1011, the area of the osAI chip 390 can be reduced.
  • a plurality of os transistor layers 1013 may be provided. Unlike the circuit units 391A and 391B, the circuit unit 391C is not provided with the Si transistor layer 1011. The number of os transistor layers 1013 in the circuit portion 391C may be one.
  • a more specific circuit configuration of the osAI chip 390 has been described in the third and fourth embodiments.
  • the operation unit of the osAI chip 390 can be configured with a small number of elements and the number of wires, which is advantageous for integration. Since the number of parallel processes can be increased by integration of arithmetic circuits, the osAI chip 390 has the possibility of realizing the same or higher arithmetic performance as commercially available GPU chips.
  • the osAI chip 390 can be provided with approximately 10 6 to 10 8 arithmetic circuits, and the number of parallel processing of multiplication can be 10 6 to 10 8 .
  • the computing performance of the osAI chip 390 is comparable to that of the GPU. The reduction of the operating frequency is very effective in reducing the dynamic power consumption of the IC chip.
  • the GPU chip is driven at a high frequency to perform large-scale arithmetic processing such as AI arithmetic. Therefore, a large amount of power is consumed and the temperature is high. Since the osAI chip 390 can reduce the operating frequency, the heat generation of the osAI chip 390 can be suppressed. Therefore, in the arithmetic device, the heat dissipation mechanism of the osAI chip 390 can be made simpler than the heat dissipation mechanism of the GPU chip.
  • the relation between the improvement of the arithmetic performance and the power saving and the heat generation suppression is a trade-off relation.
  • the osAI chip 390 can reduce the deterioration of the arithmetic performance even if the operating frequency is reduced. Therefore, the osAI chip 390 can perform large-scale arithmetic processing with high efficiency with respect to time and power.
  • FIG. 29A shows an external view of a car as an example of a moving body.
  • FIG. 29B is a diagram in which data exchange in a car is simplified.
  • the car 590 has a plurality of cameras 591 and the like.
  • the automobile 590 also includes various sensors (not shown) such as an infrared radar, a millimeter wave radar, a laser radar, and the like.
  • the osAI chip 390 can be used as the camera 591 or the like.
  • a plurality of images obtained by the camera 591 in a plurality of imaging directions 592 are processed by the osAI chip 390 described in the above embodiment, and the plurality of images are put together by the host controller 594 via the bus 593 or the like.
  • the host controller 594 By analyzing the data, it is possible to determine the surrounding traffic conditions such as the presence of guardrails and pedestrians and to perform automatic driving. Moreover, it can be used for a system that performs road guidance, danger prediction, and the like.
  • the osAI chip 390 performs arithmetic processing such as neural network on the obtained image data, for example, increases the resolution of the image, reduces image noise, face recognition (for crime prevention etc.), object recognition (for automatic driving) And so on), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reflection reflection reduction, etc. can be performed.
  • arithmetic processing such as neural network on the obtained image data, for example, increases the resolution of the image, reduces image noise, face recognition (for crime prevention etc.), object recognition (for automatic driving) And so on), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reflection reflection reduction, etc. can be performed.
  • the motor vehicle is demonstrated as an example of a mobile body above, a mobile body is not limited to a motor vehicle.
  • the moving object may also be a train, a monorail, a ship, a flying object (helicopter, unmanned aircraft (drone), airplane, rocket) or the like, and the computer of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • FIG. 30A is an external view showing an example of a portable electronic device.
  • FIG. 30B is a diagram in which data exchange in the portable electronic device is simplified.
  • the portable electronic device 595 includes a printed wiring board 596, a speaker 597, a camera 598, a microphone 599, and the like.
  • the osAI chip 390 can be provided over the printed wiring board 596.
  • the portable electronic device 595 improves the convenience of the user by processing and analyzing a plurality of data obtained by the speaker 597, the camera 598, the microphone 599, and the like using the osAI chip 390 described in the above embodiment. be able to. Further, it can be used for a system that performs voice guidance, image search and the like.
  • the osAI chip 390 performs arithmetic processing such as neural network on the obtained image data, for example, increases the resolution of the image, reduces image noise, face recognition (for crime prevention etc.), object recognition (for automatic driving) And so on), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reflection reflection reduction, etc. can be performed.
  • arithmetic processing such as neural network on the obtained image data, for example, increases the resolution of the image, reduces image noise, face recognition (for crime prevention etc.), object recognition (for automatic driving) And so on), image compression, image correction (wide dynamic range), image restoration of lensless image sensor, positioning, character recognition, reflection reflection reduction, etc. can be performed.
  • a portable game console 1100 illustrated in FIG. 31A includes a housing 1101, a housing 1102, a housing 1103, a display portion 1104, a connection portion 1105, an operation key 1107, and the like.
  • the housing 1101, the housing 1102, and the housing 1103 can be removed.
  • the connection portion 1105 provided in the housing 1101 to the housing 1108 the video output to the display portion 1104 can be output to another video device.
  • the housing 1102 and the housing 1103 to the housing 1109, the housing 1102 and the housing 1103 are integrated and function as an operation portion.
  • the osAI chip 390 described in the above embodiment can be incorporated in a chip provided on the housings 1102 and 1103 and the like.
  • FIG. 31B illustrates a stick-type electronic device 1120 of a USB connection type.
  • the electronic device 1120 includes a housing 1121, a cap 1122, a USB connector 1123, and a substrate 1124.
  • the substrate 1124 is housed in a housing 1121.
  • the memory chip 1125 and the controller chip 1126 are attached to the substrate 1124.
  • the osAI chip 390 described in the above embodiment can be incorporated in the controller chip 1126 of the substrate 1124 or the like.
  • FIG. 31C shows a humanoid robot 1130.
  • the robot 1130 includes sensors 2101 to 2106 and a control circuit 2110.
  • the osAI chip 390 described in the above embodiment can be incorporated in the control circuit 2110.
  • the osAI chip 390 described in the above embodiment may be used in a server that communicates with an electronic device instead of being built in the electronic device.
  • the electronic device and the server constitute a computing system.
  • FIG. 32 shows a configuration example of a system 3000.
  • the system 3000 includes an electronic device 3001 and a server 3002. Communication between the electronic device 3001 and the server 3002 can be performed via the Internet line 3003.
  • the server 3002 has a plurality of racks 3004.
  • a plurality of substrates 3005 are provided in the plurality of racks, and the osAI chip 390 described in the above embodiment can be mounted on the substrates 3005.
  • a neural network is configured in the server 3002.
  • the server 3002 can perform neural network calculations using data input from the electronic device 3001 via the Internet line 3003.
  • the result of the calculation by the server 3002 can be transmitted to the electronic device 3001 via the Internet line 3003 as necessary. Thereby, the load of calculation in the electronic device 3001 can be reduced.
  • SC1 state, SC2: state, SG1: state, SG2: state, SPG1: state, SPG2: state, SPG3: state, SPG4: state, 10: host, 10A: CPU, 10B: CPU, 11A: CPU core, 11B : CPU core, 12: memory, 13: data holding circuit, 20: bus, 30: GPU, 30_1: GPU, 30_n: GPU, 30A: GPU, 30B: GPU, 31: device memory, 32A: shared memory, 32B: Shared memory, 33A: GPU core, 33B: GPU core, 34A: arithmetic unit, 34B: arithmetic unit, 35A: data holding unit, 35B: data holding unit, 40: multiplication circuit, 42: current source, 43: offset circuit, 44: activation function circuit, 51: input register, 52: memory circuit, 53: multiplication circuit, 54: addition time , 55A: output register, 55B: output register, 56A: selector, 56B: selector, 56C: selector, 56D:

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Abstract

要約書 消費電力の小さい演算装置および電子機器を提供すること。高速動作が可能な演算装置および電子機器 を提供すること。発熱の抑制が可能な演算装置および電子機器を提供すること。 演算装置は、第１の演算部と、第２の演算部と、を有する。第１の演算部は、第１のＣＰＵコアと、第２のＣＰＵ コアと、を有する。第２の演算部は、第１のＧＰＵコアと、第２のＧＰＵコアと、を有する。ＣＰＵコアは、パワー ゲーティング機能を有し、フリップフロップに接続されている第１のデータ保持回路を有する。第１のＧＰＵコ アは、アナログ値を保持し、２ビット以上のデジタルデータとして読み出すことができる第２のデータ保持回 路を有する。第２のＧＰＵコアは、デジタル値を保持し、１ビットのデジタルデータとして読み出すことができる 第３のデータ保持回路を有する。第１乃至第３のデータ保持回路は、それぞれ酸化物半導体を有するトラン ジスタおよび容量素子を有する。

Description

演算装置および電子機器
本発明の一態様は、演算装置および電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等の演算装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、演算装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、マルチコア技術、ＤＶＦＳ（Ｄｙｎａｍｉｃ　Ｖｏｌｔａｇｅ　ａｎｄ　Ｆｒｅｑｕｅｎｃｙ　Ｓｃａｌｉｎｇ）技術がある。
また演算装置は、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）化によって演算処理性能の向上を実現している。ＳｏＣ化によって高性能化した演算装置では、発熱、及び消費電力の増加が問題となってくる。そのため特許文献１では、演算装置が搭載されたコンピュータの電流を監視し制御することによって、熱負荷を低減するための方法およびシステムに関する発明が開示されている。
特表２０１４−５１６４４６号公報
マルチコア技術およびＤＶＦＳ技術は、演算装置の高性能化を図るために有効である。しかしながらＳｏＣ化した演算装置において、マルチコア技術およびＤＶＦＳ技術を適用する場合、コアごとにパワーゲーティングすることが難しく、リーク電流が流れるため消費電力が増加してしまう。
そこで、本発明の一態様は、新規な演算装置および電子機器を提供することを課題の一とする。又は、本発明の一態様は、消費電力の小さい演算装置および電子機器を提供することを課題の一とする。又は、本発明の一態様は、高速動作が可能な演算装置および電子機器を提供することを課題の一とする。又は、本発明の一態様は、発熱の抑制が可能な演算装置および電子機器を提供することを課題の一とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の演算部と、第２の演算部と、を有し、第１の演算部は、第１のＣＰＵコアと、第２のＣＰＵコアと、を有し、第２の演算部は、第１のＧＰＵコアと、第２のＧＰＵコアと、を有し、第１のＣＰＵコアおよび第２のＣＰＵコアと、は、それぞれパワーゲーティングすることができる機能を有し、第１のＣＰＵコアおよび第２のＣＰＵコアは、それぞれフリップフロップに電気的に接続されている第１のデータ保持回路を有し、第１のＧＰＵコアは、アナログ値を保持し、２ビット以上のデジタルデータとして読み出すことができる第２のデータ保持回路を有し、第２のＧＰＵコアは、デジタル値を保持し、１ビットのデジタルデータとして読み出すことができる第３のデータ保持回路を有し、第１乃至第３のデータ保持回路は、それぞれ第１のトランジスタおよび容量素子を有し、第１のトランジスタは、容量素子へのデータの書き込みを制御する機能、および第１のトランジスタのソースとドレインとの間を非導通状態とすることで書き込まれたデータに応じた電荷を保持する機能を有し、第１のトランジスタにおいて、チャネル形成領域は酸化物半導体を有する演算装置である。
本発明の一態様は、第１の演算部と、複数の第２の演算部と、を有し、第１の演算部は、第１のＣＰＵコアと、第２のＣＰＵコアと、を有し、複数の第２の演算部は、それぞれ第１のＧＰＵコアと、第２のＧＰＵコアと、を有し、第１のＣＰＵコアおよび第２のＣＰＵコアと、は、それぞれパワーゲーティングすることができる機能を有し、第１のＣＰＵコアおよび第２のＣＰＵコアは、それぞれフリップフロップに電気的に接続されている第１のデータ保持回路を有し、第１のＧＰＵコアは、アナログ値を保持し、２ビット以上のデジタルデータとして読み出すことができる第２のデータ保持回路を有し、第２のＧＰＵコアは、デジタル値を保持し、１ビットのデジタルデータとして読み出すことができる第３のデータ保持回路を有し、第１乃至第３のデータ保持回路は、それぞれ第１のトランジスタおよび容量素子を有し、第１のトランジスタは、容量素子へのデータの書き込みを制御する機能、および第１のトランジスタのソースとドレインとの間を非導通状態とすることで書き込まれたデータに応じた電荷を保持する機能を有し、第１のトランジスタにおいて、チャネル形成領域は酸化物半導体を有する演算装置である。
本発明の一態様において、第２のデータ保持回路および第３のデータ保持回路は、それぞれ第２のトランジスタを有し、第１のトランジスタのソースまたはドレインの一方と、容量素子の一方の電極と、第２のトランジスタのゲートと、が電気的に接続されたノードにアナログ値またはデジタル値に応じた電位を保持する機能を有する演算装置が好ましい。
本発明の一態様において、第１のＣＰＵコアおよび第２のＣＰＵコアは、いずれか一方が演算処理を実行する状態と、いずれか他方がパワーゲーティングする状態とが切り替えられ、切り替えは第１のＣＰＵコアまたは第２のＣＰＵコアが設けられた領域の温度に応じて制御される演算装置が好ましい。
本発明の一態様において、第１のＧＰＵコアおよび第２のＧＰＵコアは、いずれか一方が演算処理を実行する状態と、いずれか他方がパワーゲーティングする状態とが切り替えられ、切り替えは科学技術計算に基づく演算処理であるか、またはニューラルネットワークを利用した推論に基づく演算処理であるか、に応じて制御される演算装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一態様により、新規な演算装置および電子機器を提供することができる。又は、本発明の一態様により、消費電力の小さい演算装置および電子機器を提供することができる。又は、本発明の一態様により、高速動作が可能な演算装置および電子機器を提供することができる。又は、本発明の一態様により、発熱の抑制が可能な演算装置および電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様の構成を説明するためのブロック図。 本発明の一態様の構成を説明するためのブロック図。 本発明の一態様の構成を説明するためのブロック図。 本発明の一態様の構成を説明するための状態遷移図。 本発明の一態様の構成を説明するための図。 本発明の一態様の構成を説明するための図。 本発明の一態様の構成を説明するためのフローチャート。 本発明の一態様の構成を説明するためのフローチャート。 本発明の一態様の構成を説明するためのブロック図。 本発明の一態様の構成を説明するためのブロック図。 ＣＰＵのパワーゲーティング機構の例を示すブロック図。 Ａ：フリップフロップの構成例を示す回路図。Ｂ：フリップフロップの積層構造例を示す図。 フリップフロップの動作例を示すタイミングチャート。 ｏｓＡＩチップの構成例を示す機能ブロック図。 ＭＡＣアレイの構成例を示す回路図。 ｏｓＡＩチップの構成例を示す機能ブロック図。 演算アレイの構成例を示すブロック図。 演算回路の構成例を示す回路図。 Ａ：メモリ回路の構成例を示す回路図。Ｂ：メモリセルの構成例を示す回路図。 メモリ回路の構成例を示す回路図。 Ａ、Ｂ：スイッチ回路の構成例を示す回路図。 Ａ：ＮＯＳＲＡＭの構成例を示す機能ブロック図。Ｂ：メモリセルの構成例を示す回路図。 Ａ：メモリセルアレイの構成例を示す回路図。Ｂ、Ｃ：メモリセルの構成例を示す回路図。 ＮＯＳＲＡＭの動作例を示すタイミングチャート。 ＯＳＳＲＡＭの構成例を示す機能ブロック図。 Ａ：メモリセルの構成例を示す回路図。Ｂ：ＯＳＳＲＡＭの動作例を示すタイミングチャート。 Ａ−Ｄ：ｏｓメモリの回路構成例を示す回路図。 ｏｓＡＩチップの回路部の構成例を示す模式図。 本発明の一態様の構成を説明するための図。 本発明の一態様の構成を説明するための図。 本発明の一態様の構成を説明するための図。 本発明の一態様の構成を説明するための図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ｏｓトランジスタとも表記する。
（実施の形態１）
本発明の一態様である演算装置の構成、および動作等について説明する。
図１は、演算装置１００Ａのブロック図である。図１に示す演算装置１００Ａは、ホスト１０（図中、Ｈｏｓｔ）と、バス２０（図中、Ｂｕｓ）と、ＧＰＵ３０と、を有する。ホスト１０およびＧＰＵ３０は、プログラムを実行するための演算を行う機能を有する。
ホスト１０は、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）の実行、データの制御、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。ホスト１０は、複数のＣＰＵコアを有する。図１では、一例としてＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂの２つのＣＰＵコアを図示している。ホスト１０は、メモリ１２を有する。メモリ１２は、メインメモリとしての機能、またはデータキャッシュとしての機能を有する。
ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂは、ホスト１０で行われる処理を実行する機能を有する。ＣＰＵコア１１ＡとＣＰＵコア１１Ｂとは、処理性能が異なることが好ましい。例えば、ＣＰＵコア１１Ａは、ＣＰＵコア１１Ｂと比べて、処理性能が低く且つ消費電力が小さいコアであり、ＣＰＵコア１１Ｂは、ＣＰＵコア１１Ａと比べて、処理性能が高く且つ消費電力が大きいコアである構成が好ましい。当該構成とすることで、ホスト１０で行われる処理の量や種類に応じて、ＣＰＵコア１１ＡまたはＣＰＵコア１１Ｂのいずれか一方または双方を選択し、効率的に処理を実行することができる。
なお、ＣＰＵコア１１ＡとＣＰＵコア１１Ｂは異なる回路設計により、処理能力および消費電力を異ならせる構成とすることができる。または、同一のＣＰＵコアを２つ用意し、該ＣＰＵコアのいずれか一方、または双方に対してＤＦＶＳ技術を適用することで、処理能力および消費電力を異ならせる構成とすることができる。具体的な一例としては、一方のＣＰＵコアに対しては電圧および周波数を上げることで処理性能を向上させ、他方のＣＰＵコアに対しては電圧及び周波数を下げることで消費電力を抑制し、上述した処理能力および消費電力を異ならせる構成を実現できる。
ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂは、それぞれデータ保持回路１３を有する。データ保持回路１３は、電源電圧の供給が停止してもデータを保持できる回路である。なお電源電圧の供給は、電源ドメイン（パワードメイン）からのパワースイッチ等による電気的な切り離しによって制御することができる。なお電源電圧は、駆動電圧という場合がある。データ保持回路１３として、例えば、酸化物半導体（ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル形成領域に有するトランジスタ（ｏｓトランジスタ）を有するメモリ（以下、ｏｓメモリともいう。）が好適である。
金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ｏｓトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、ドレイン電流のオン／オフ電流比を２０桁以上１５０桁以下とすることができる。そのため、ｏｓメモリは、ｏｓトランジスタを介して保持ノードからリークする電荷量が極めて少ない。従って、ｏｓメモリは不揮発性メモリ回路として機能できるため、演算装置のパワーゲーティングが可能となる。
ｏｓトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ｏｓトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ−ＯＳとは、ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ−ＯＳとは、Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ−ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ＣＡＣ−ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ−ＯＳをｏｓトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。
金属酸化物は、バンドギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ｏｓトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる。ホットキャリア劣化を抑制できることで、高いドレイン電圧でｏｓトランジスタを駆動することができる。
ｏｓトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ　Ｂａｒｒｉｅｒ　Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ｏｓトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。
ｏｓトランジスタは、短チャネル効果に対する耐性が高いために、ｏｓトランジスタの信頼性を劣化させずに、チャネル長を縮小できるので、ｏｓトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ｏｓトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。
また、ｏｓトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を設けることが可能な場合がある。ゲート絶縁膜を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁膜を厚くすることで、ゲート絶縁膜を介したリーク電流が低減されるため、静的消費電流の低減につながる。
以上より、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂは、ｏｓメモリであるデータ保持回路１３を有することで電源電圧の供給が停止してもデータを保持できる。そのため、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂのパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
メモリ１２は、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂが行う処理において必要なデータを格納する機能を有する。メモリ１２は、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、などの揮発性メモリまたは不揮発性メモリを備える構成とすることができる。具体的には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、およびフラッシュメモリなどを用いることができる。またはＮＯＳＲＡＭ、またはＤＯＳＲＡＭを用いることもできる。
「ＮＯＳＲＡＭ（登録商標）」とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、アクセストランジスタがｏｓトランジスタであるメモリのことをいう。「ＤＯＳＲＡＭ（登録商標）」とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称である。ＤＯＳＲＡＭは、メモリセルがｏｓトランジスタと容量素子とでなる１トランジスタ１容量型（１Ｔ１Ｃ）であり、アクセストランジスタがｏｓトランジスタであるメモリのことをいう。ＮＯＳＲＡＭおよびＤＯＳＲＡＭは、アクセストランジスタがｏｓトランジスタである。ｏｓトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭおよびＤＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル内に保持することで、不揮発性メモリとして用いることができる。
メモリ１２は、メモリバス（図示せず）経由でＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂと電気的に接続されている。なお、演算装置１００Ａは、ＣＰＵとＧＰＵとが搭載されたヘテロジニアスシステムであることから、メモリ１２をホストメモリと呼ぶ場合がある。
ホスト１０は、バス２０を介してＧＰＵ３０と電気的に接続される。つまりホスト１０とＧＰＵ３０とは、バス２０を介してデータ伝送を行うことができる。
ＧＰＵ３０は、デバイスメモリ３１と、共有メモリ３２Ａと、共有メモリ３２Ｂと、ＧＰＵコア３３Ａと、ＧＰＵコア３３Ｂと、を有する。デバイスメモリ３１、共有メモリ３２Ａ、および共有メモリ３２Ｂは、オンサイトメモリという場合がある。
ＧＰＵ３０は、ホストプログラムから呼び出されたプログラムを実行する機能を有する。ＧＰＵ３０は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。
デバイスメモリ３１は、ＧＰＵ３０が実行するプログラム（カーネル、またはカーネルプログラムとも呼ばれる。）、およびＧＰＵ３０が処理するデータを記憶する。デバイスメモリ３１は、メモリバス（図示せず）経由で共有メモリ３２Ａおよび共有メモリ３２Ｂと電気的に接続されている。なお、デバイスメモリ３１とメモリ１２との間のデータ転送は、バス２０を経由して行われる。
共有メモリ３２Ａは、ＧＰＵコア３３Ａと電気的に接続され、デジタル値を保持する機能を有する。共有メモリ３２Ｂは、ＧＰＵコア３３Ｂと電気的に接続され、アナログ値を保持する機能を有する。なおデジタル値は二値、つまり１ビットのデジタルデータである。アナログ値は、４値以上のデータであり、量子化することで２ビット以上のデジタルデータとして扱うことができる。そのため、共有メモリ３２Ｂは、共有メモリ３２Ａよりも単位面積当たりのメモリ容量を増やすことができる。
ＧＰＵコア３３Ａは、デジタル値を用いた演算処理を行う機能を有する。デジタル値はノイズの影響を受けにくい。そのためＧＰＵコア３３Ａは、高い精度の演算結果が要求される演算処理を行うのに適している。ＧＰＵコア３３Ａは、複数の演算ユニット３４Ａを有する。
演算ユニット３４Ａは、デジタル値を保持するデータ保持部３５Ａを有する。各演算ユニット３４Ａは、データ保持部３５Ａに保持されたデジタル値を用いて、整数演算、単精度浮動小数点演算、倍精度浮動小数点演算などの処理のいずれか一を行う機能を有する。ＧＰＵコア３３Ａに搭載されている複数の演算ユニット３４Ａは、基本的には同じ命令を実行する。
ＧＰＵコア３３Ｂは、アナログ値を用いた演算処理を行う機能を有する。量子化されたアナログ値をデジタルデータとして演算処理に用いることで、膨大な量の演算処理を行う必要がなくなり、回路規模を小さく抑えることができる。そのためＧＰＵコア３３Ｂは、消費電力を抑えつつ、発熱を抑制することができる。ＧＰＵコア３３Ｂは、複数の演算ユニット３４Ｂを有する。
演算ユニット３４Ｂは、アナログ値を保持するデータ保持部３５Ｂを有する。各演算ユニット３４Ｂは、データ保持部３５Ｂに保持されたアナログ値を量子化して得られるデジタルデータを用いて、整数演算、単精度浮動小数点演算、倍精度浮動小数点演算などの処理のいずれか一を行う機能を有する。ＧＰＵコア３３Ｂに搭載されている複数の演算ユニット３４Ｂは、基本的には同じ命令を実行する。
図１に示す、演算装置１００Ａにおいて電力の消費を伴う要素は、ホスト１０およびＧＰＵ３０である。演算装置１００Ａの全体の消費電力に対する、ホスト１０およびＧＰＵ３０の割合は比較的大きい。特に、ＧＰＵ３０が、ディープニューラルネットワークの学習（深層学習）、浮動小数点演算を行う科学技術計算などの膨大な演算処理を行う場合、演算装置１００Ａの消費電力は著しく増大する。そのため、ＧＰＵ３０の消費電力を可能な限り小さくすることが好ましい。
図１に示す演算装置１００Ａは、ＧＰＵにおける、量子化したアナログ値を用いた演算、およびデジタル値を用いた演算の切り替え、ならびに、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂの切り替えを行うことで、消費電力および発熱を抑制しつつ、演算処理を高速に行うことができる。当該構成は、複数のＣＰＵコア、および複数のＧＰＵコアを搭載したＳｏＣにおいて特に有効である。
図２は、図１に図示した演算装置１００Ａの変形例のブロック図である。図２に示す演算装置１００Ｂは、２以上のＧＰＵ（ＧＰＵ３０＿１乃至ＧＰＵ３０＿ｎ（ｎは、２以上の自然数。））を有する点において、図１に示す演算装置１００Ａと異なる。
バス２０は、ホスト１０、およびＧＰＵ３０＿１乃至ＧＰＵ３０＿ｎと電気的に接続している。ホスト１０とＧＰＵ３０＿１乃至ＧＰＵ３０＿ｎとは、バス２０を介してデータ伝送を行うことができる。その他の構成については、演算装置１００Ａの構成を参酌する。
演算装置１００Ｂは、複数のＧＰＵを有することで、演算装置１００Ａと比べて、処理をより高速に実行することができる。また、処理を行うＧＰＵを適宜切り替えることで、演算装置１００Ｂの温度が上昇するのを抑制することができる。
図３は、図１に図示した演算装置１００Ａの変形例のブロック図である。図３に示す演算装置１００Ｃは、ＣＰＵ１０Ａ（ＣＰＵ１）と、ＣＰＵ１０Ｂ（ＣＰＵ２）と、バス２０と、ＧＰＵ３０Ａ（ＧＰＵ１）と、ＧＰＵ３０Ｂ（ＧＰＵ２）と、を有する点において、図１に示す演算装置１００Ａと異なる。
ＣＰＵ１０Ａは、ＣＰＵコア１１Ａおよびメモリ１２を有し、ＣＰＵ１０Ｂは、ＣＰＵコア１１Ｂおよびメモリ１２を有する。また、ＧＰＵ３０Ａは、デバイスメモリ３１、共有メモリ３２Ａ、およびＧＰＵコア３３Ａを有し、ＧＰＵ３０Ｂは、デバイスメモリ３１、共有メモリ３２Ｂ、およびＧＰＵコア３３Ｂを有する。
バス２０は、ＣＰＵ１０Ａ、ＣＰＵ１０Ｂ、ＧＰＵ３０Ａ、およびＧＰＵ３０Ｂと電気的に接続している。ＣＰＵ１０ＡおよびＣＰＵ１０Ｂと、ＧＰＵ３０ＡとＧＰＵ３０Ｂとは、バス２０を介してデータ伝送を行うことができる。その他の構成については、演算装置１００Ａの構成を参酌する。
図４は、図１で示す演算装置１００Ａが取り得る複数の状態を説明するための状態遷移図である。図４に示す演算装置１００Ａは、状態ＳＣ１、状態ＳＣ２、状態ＳＧ１、状態ＳＧ２、および状態ＳＰＧ１乃至ＳＰＧ４を有する。
図４に示す状態ＳＣ１はＣＰＵコア１１Ａを用いて処理を実行する状態（図中、ＣＰＵ　Ｃｏｒｅ１と図示）に対応する。状態ＳＣ２はＣＰＵコア１１Ｂを用いて処理を実行する状態（図中、ＣＰＵ　Ｃｏｒｅ２と図示）に対応する。状態ＳＧ１はＧＰＵコア３３Ｂを用いて処理を実行する状態（図中、ＧＰＵ　Ｃｏｒｅ１と図示）に対応する。状態ＳＧ２はＧＰＵコア３３Ａを用いて処理を実行する状態（図中、ＧＰＵ　Ｃｏｒｅ２と図示）に対応する。
図４に示す状態ＳＰＧ１乃至ＳＰＧ４は、状態ＳＣ１、状態ＳＣ２、状態ＳＧ１、状態ＳＧ２の各状態にあるコアに対して、パワーゲーティング状態（ＰＧ状態、図中ＰＧ　Ｍｏｄｅと表記）にする機能を有する。パワーゲーティングとは、回路に対する電源電圧の供給を制御することにより、例えば使用しない回路に対する電源電圧の供給を停止させる技術である。
例えばＣＰＵコア１１ＡのみＰＧ状態にする場合、ＣＰＵコア１１Ａが状態ＳＣ１から状態ＳＰＧ１に移行し、その他の構成であるＣＰＵコア１１Ｂ、ＧＰＵコア３３Ａ、およびＧＰＵコア３３Ｂは、電源電圧の供給が行われる状態ＳＣ２、状態ＳＧ２、状態ＳＧ１のままとなる。また別の例としてＣＰＵコア１１ＡおよびＧＰＵコア３３ＢをＰＧ状態にする場合、ＣＰＵコア１１Ａが状態ＳＣ１から状態ＳＰＧ１に移行するとともに、ＧＰＵコア３３Ｂが状態ＳＧ１から状態ＳＰＧ３に移行し、その他の構成であるＣＰＵコア１１ＢおよびＧＰＵコア３３Ａは、電源電圧の供給が行われる状態ＳＣ２および状態ＳＧ２のままとなる。
演算装置１００Ａでは、ホストプログラムに記載されている命令の種類および演算量を元に、状態ＳＣ１または状態ＳＰＧ１、および状態ＳＣ２または状態ＳＰＧ２の選択、つまりＣＰＵコア１１ＡまたはＣＰＵコア１１Ｂのいずれか一方または双方を用いて処理を行うかを選択する。また、ホストプログラムにカーネルプログラムが記載されている場合、カーネルプログラムの種類および演算量を元に、状態ＳＧ１または状態ＳＰＧ３、および状態ＳＧ２または状態ＳＰＧ４の選択、つまりＧＰＵコア３３ＡまたはＧＰＵコア３３Ｂのいずれか一方又は双方を用いて処理を行うかを選択する。当該構成によって、各コアが独立してＰＧ状態とすることが可能となるため、演算装置全体として消費電力を抑制することができる。
図５は、図４で説明した状態遷移図で示す各状態に移行する例を説明する図である。具体的には、５つの命令（命令１乃至命令５）に対する、各コアの動作について説明する。図５において、電源電圧が供給され演算可能な状態のコアを、「ＥＸＥ．」と表記し、電源電圧の供給が停止されＰＧ状態であるコアを、「ＰＧ」と表記する。
なお図５の説明でＣＰＵコア１（ＣＰＵ　Ｃｏｒｅ１と図示）は、ＣＰＵコア２（ＣＰＵ　Ｃｏｒｅ２と図示）と比べて、演算性能が低く消費電力が小さいコアとする。また、ＣＰＵコア２は、ＣＰＵコア１と比べて、演算性能が高く消費電力が大きいコアとする。また、ＧＰＵコア１（ＧＰＵ　Ｃｏｒｅ１と図示）は、アナログ値を量子化して得られるデジタル値（多値データ）を用いた演算処理を行うＧＰＵコアであり、演算の処理速度および精度が低いが、発熱は小さいとする。また、ＧＰＵコア２（ＧＰＵ　Ｃｏｒｅ２と図示）は、デジタル値を用いた演算処理を行うＧＰＵコアであり、演算の処理速度および精度は高いが、発熱が大きいとする。
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命令１（図中、Ｉｎｓｔｒｕｃｔｉｏｎ１）は、処理を並列に実行することなく、高い処理性能が要求されない命令である。例えば、演算装置を搭載している電子機器または並列計算機がスリープモードの場合（図中、ｓｌｅｅｐ）等がある。このような場合、ＣＰＵコア１のみを動作させ、他のコアはＰＧ状態にする。ＣＰＵコア１は消費電力が小さく、他のコアはＰＧ状態であり電力を消費しないため、演算装置１００Ａの消費電力および発熱を抑制しつつ、命令１を実行することができる。
命令２（図中、Ｉｎｓｔｒｕｃｔｉｏｎ２）は、処理を並列に実行することができず、高速な処理が要求される命令である。例えば、オペレーティングシステムの起動時や、通常のプログラム実行を複数行う場合（図中、ｂｕｓｙ）等がある。このような場合、ＣＰＵコア２のみを動作させ、他のコアはＰＧ状態にする。ＣＰＵコア２は処理性能が高く、他のコアはＰＧ状態であり電力を消費しない。よって、演算装置１００Ａの消費電力を抑制しつつ、命令２を高速に実行することができる。
命令３（図中、Ｉｎｓｔｒｕｃｔｉｏｎ３）は、処理を並列に実行することができ、高い処理性能が要求されない命令である。例えば、機械学習に基づく推論処理を行う場合（図中、ｉｎｆｅｒｅｎｃｅ）等がある。このような場合、ＣＰＵコア１およびＧＰＵコア１を動作させ、他のコアはＰＧ状態にする。ＣＰＵコア１はＧＰＵコア１上のメモリに入力データを転送し、カーネルプログラムを呼び出すことで、ＧＰＵコア１に処理を実行させる。処理が終了したら、出力データをＣＰＵコア上のメモリに転送する。ＣＰＵコア１およびＧＰＵコア１は消費電力が小さく、他のコアはＰＧ状態であり電力を消費しない。よって、演算装置１００Ａの消費電力および発熱を抑制しつつ、命令３を実行することができる。なお、ＧＰＵコア１が処理を行っている際、ＣＰＵコア１の動作が不要な場合は、該処理を行っている期間中、ＣＰＵコア１をＰＧ状態に切り替えてもよい。ＰＧ状態への切り替えを頻繁に行うことで、消費電力および発熱を抑制することができる。
命令４（図中、Ｉｎｓｔｒｕｃｔｉｏｎ４）は、処理を並列に実行することができ、高速な処理が要求される命令である。例えば、科学技術計算を行う場合（図中、ｃａｌｃｕｌａｔｉｏｎ）等がある。このような場合、ＣＰＵコア２およびＧＰＵコア２を動作させ、他のコアはＰＧ状態にする。ＣＰＵコア２はＧＰＵコア２上のメモリに入力データを転送し、カーネルプログラムを呼び出すことで、ＧＰＵコア２に処理を実行させる。処理が終了したら、出力データをＣＰＵコア上のメモリに転送する。なお、ＣＰＵコア２にて処理の一部を実行してもよい。ＣＰＵコア２およびＧＰＵコア２は処理性能が高く、他のコアはＰＧ状態であり電力を消費しないため、演算装置１００Ａの消費電力を抑制しつつ、命令４を高速に実行することができる。なお、ＧＰＵコア２が処理を行っている際、ＣＰＵコア２の動作が不要な場合は、該処理を行っている期間中、ＣＰＵコア２をＰＧ状態に切り替えてもよい。ＰＧ状態への切り替えを頻繁に行うことで、消費電力および発熱を抑制することができる。
命令５（図中、Ｉｎｓｔｒｕｃｔｉｏｎ５）は、命令４と比較して、演算量が多く、より高速な処理が要求される命令である。この場合、ＣＰＵコア２と、ＧＰＵコア２と、の２つのみで処理を行うと、これらのコアが発熱し、基板の温度が上昇することで、演算装置が壊れてしまう恐れがある。このような場合、基板の温度上昇を抑制できる駆動（図中、ｃｏｏｌｉｎｇ）を行うことが有効である。例えば全てのコア（ＣＰＵコア１、ＣＰＵコア２、ＧＰＵコア１、およびＧＰＵコア２）に対して、ＰＧ状態と電源電圧を供給する状態の切り替えを頻繁に行うことで、発熱を抑制しつつ、命令を実行し続けることができる。
以上のように、ホストプログラムに記載されている命令の種類および演算量、ならびに、カーネルプログラムの種類および演算量を元に、使用するコアの組み合わせを適切に選択し、選択されなかったコアをＰＧ状態にすることで、消費電力を抑制しつつ、命令を高速に実行することができる。
図６（Ａ）、（Ｂ）は、基板の温度に応じて複数のＣＰＵコアまたは複数のＧＰＵコアを用いる際の、演算する状態からＰＧ状態への切り替え、およびＰＧ状態から演算を行う状態への切り替えについての動作を説明する図である。
図６（Ａ）では、２つのＣＰＵコア（ＣＰＵ　Ｃｏｒｅ１、ＣＰＵ　Ｃｏｒｅ２）の演算する状態、ＰＧ状態を切り替えて動作させる様子の一例である。初め、ＣＰＵ　Ｃｏｒｅ１への電源電圧の供給をして演算できる状態（ＣＰＵ　Ｃｏｒｅ１　Ｅｘｅ．）とし、ＣＰＵ　Ｃｏｒｅ２への電源電圧の供給を停止してＰＧ状態とする。なお図６（Ａ）に示すグラフは、横軸が時間、縦軸がＣＰＵコアの配置された領域の表面温度を表している。
ＣＰＵ　Ｃｏｒｅ１では、演算によって電流が流れるため、ＣＰＵ　Ｃｏｒｅ１の配置された領域を中心に発熱する。発熱によってＣＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する。ＣＰＵ　Ｃｏｒｅ１の配置された領域の温度が閾値温度Ｔｔｈに達すると、ＣＰＵ　Ｃｏｒｅ２では、ＰＧ状態から電源電圧を供給する状態に切り替え、演算を行うための待機状態に切り替える（ＣＰＵ　Ｃｏｒｅ２　Ｅｘｅ．）。
なおＣＰＵ　Ｃｏｒｅ１の演算能力は、ＣＰＵ　Ｃｏｒｅ２の演算能力より小さい構成とすることが好ましい。具体的にはＣＰＵ　Ｃｏｒｅ２ではＤＶＦＳ技術を適用してＣＰＵ　Ｃｏｒｅ１よりも演算能力を向上させておく構成とする。該構成とすることで、ＣＰＵ　Ｃｏｒｅ１をＣＰＵ　Ｃｏｒｅ２に比べて積極的に用いる場合に、ＣＰＵ　Ｃｏｒｅ１が配置された領域の発熱をＣＰＵ　Ｃｏｒｅ２が配置された領域の発熱よりも抑えることができるため、消費電力の低減、発熱の抑制、およびＰＧ状態への切り替えをおこなう頻度を低減することができる。
やがてＣＰＵ　Ｃｏｒｅ１の配置された領域の発熱によってＣＰＵ　Ｃｏｒｅ１の配置された領域の温度が限界温度Ｔｌｉｍに達すると、ＣＰＵ　Ｃｏｒｅ１への電源電圧の供給を停止してＰＧ状態とする（ＣＰＵ　Ｃｏｒｅ１　ＰＧ）。そして、ＣＰＵ　Ｃｏｒｅ２で演算を開始する。ＣＰＵ　Ｃｏｒｅ２は、演算によって電流が流れるため、ＣＰＵ　Ｃｏｒｅ２の配置された領域を中心に発熱する。なお図６（Ａ）に図示する期間ｔ１で、ＣＰＵ　Ｃｏｒｅ２はＰＧ状態から電源電圧の供給をする状態に切り替えられているが、待機状態であるため、発熱が小さい。
発熱によってＣＰＵ　Ｃｏｒｅ２の配置された領域の温度が上昇する。このＣＰＵ　Ｃｏｒｅ２の配置された領域の温度が上昇する間、ＣＰＵ　Ｃｏｒｅ１をＰＧ状態とすることで、ＣＰＵ　Ｃｏｒｅ１の配置された領域を冷却することができる。そのため、ＣＰＵ　Ｃｏｒｅ２の温度上昇を抑制することができる。その結果、演算装置全体として温度の上昇を抑制することができるため、ファンなどの冷却機構の削減を可能とすることができる。そして、ＣＰＵ　Ｃｏｒｅ２の配置された領域の温度が閾値温度Ｔｔｈに達すると、ＣＰＵ　Ｃｏｒｅ１では、ＰＧ状態から電源電圧を供給する状態に切り替え、演算を行うための待機状態に切り替える（ＣＰＵ　Ｃｏｒｅ１　Ｅｘｅ．）。
やがてＣＰＵ　Ｃｏｒｅ２の配置された領域の発熱によってＣＰＵ　Ｃｏｒｅ２の配置された領域の温度が限界温度Ｔｌｉｍに達すると、ＣＰＵ　Ｃｏｒｅ２への電源電圧の供給を停止してＰＧ状態とする（ＣＰＵ　Ｃｏｒｅ２　ＰＧ）。そして、ＣＰＵ　Ｃｏｒｅ１で演算を開始する。ＣＰＵ　Ｃｏｒｅ１は、演算によって電流が流れるため、ＣＰＵ　Ｃｏｒｅ１の配置された領域を中心に発熱する。なお図６（Ａ）に図示する期間ｔ２で、ＣＰＵ　Ｃｏｒｅ１はＰＧ状態から電源電圧を供給する状態に切り替えられているが、待機状態であるため、発熱が小さい。
発熱によって、再度ＣＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する。このＣＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する間、ＣＰＵ　Ｃｏｒｅ２をＰＧ状態とすることで、ＣＰＵ　Ｃｏｒｅ２の配置された領域を冷却することができる。そのため、ＣＰＵ　Ｃｏｒｅ１の温度上昇を抑制することができる。その結果、演算装置全体として温度の上昇を抑制することができるため、ファンなどの冷却機構の削減を可能とすることができる。
同様に図６（Ｂ）では、２つのＧＰＵコア（ＧＰＵ　Ｃｏｒｅ１、ＧＰＵ　Ｃｏｒｅ２）の演算する状態、ＰＧ状態を切り替えて動作させる様子の一例である。初め、ＧＰＵ　Ｃｏｒｅ１に電源電圧の供給をして演算できる状態（ＧＰＵ　Ｃｏｒｅ１　Ｅｘｅ．）とし、ＧＰＵ　Ｃｏｒｅ２への電源電圧の供給を停止してＰＧ状態とする。なお図６（Ｂ）に示すグラフは、横軸が時間、縦軸がＧＰＵコアの配置された領域の表面温度を表している。
ＧＰＵ　Ｃｏｒｅ１では、演算によって電流が流れるため、ＧＰＵ　Ｃｏｒｅ１の配置された領域を中心に発熱する。発熱によってＧＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する。ＧＰＵ　Ｃｏｒｅ１の配置された領域の温度が閾値温度Ｔｔｈに達すると、ＧＰＵ　Ｃｏｒｅ２では、ＰＧ状態から電源電圧を供給する状態に切り替え、演算を行うための待機状態に切り替える（ＧＰＵ　Ｃｏｒｅ２　Ｅｘｅ．）。
なおＧＰＵ　Ｃｏｒｅ１を用いた演算は、ＧＰＵ　Ｃｏｒｅ２を用いた演算より演算量を小さくすることができる。そのため、ＧＰＵ　Ｃｏｒｅ１をＧＰＵ　Ｃｏｒｅ２に比べて積極的に用いるようにすることで、消費電力の低減、発熱の抑制、およびＰＧ状態への切り替えをおこなう頻度を低減することができる。
やがてＧＰＵ　Ｃｏｒｅ１の配置された領域の発熱によってＧＰＵ　Ｃｏｒｅ１の配置された領域の温度が限界温度Ｔｌｉｍに達すると、ＧＰＵ　Ｃｏｒｅ１への電源電圧の供給を停止してＰＧ状態とする（ＧＰＵ　Ｃｏｒｅ１　ＰＧ）。そして、ＧＰＵ　Ｃｏｒｅ２で演算を開始する。ＧＰＵ　Ｃｏｒｅ２は、演算によって電流が流れるため、ＧＰＵ　Ｃｏｒｅ２の配置された領域を中心に発熱する。なお図６（Ｂ）に図示する期間ｔ３で、ＧＰＵ　Ｃｏｒｅ２はＰＧ状態から電源電圧の供給をする状態に切り替えられているが、待機状態であるため、発熱が小さい。
発熱によってＧＰＵ　Ｃｏｒｅ２の配置された領域の温度が上昇する。このＧＰＵ　Ｃｏｒｅ２の配置された領域の温度が上昇する間、ＧＰＵ　Ｃｏｒｅ１をＰＧ状態とすることで、ＧＰＵ　Ｃｏｒｅ１の配置された領域を冷却することができる。そのため、ＧＰＵ　Ｃｏｒｅ２の温度上昇を抑制することができる。その結果、演算装置全体として温度の上昇を抑制することができるため、ファンなどの冷却機構の削減を可能とすることができる。そして、ＧＰＵ　Ｃｏｒｅ２の配置された領域の温度が閾値温度Ｔｔｈに達すると、ＧＰＵ　Ｃｏｒｅ１では、ＰＧ状態から電源電圧を供給する状態に切り替え、演算を行うための待機状態に切り替える（ＧＰＵ　Ｃｏｒｅ１　Ｅｘｅ．）。
やがてＧＰＵ　Ｃｏｒｅ２の配置された領域の発熱によってＧＰＵ　Ｃｏｒｅ２の配置された領域の温度が限界温度Ｔｌｉｍに達すると、ＧＰＵ　Ｃｏｒｅ２への電源電圧の供給を停止してＰＧ状態とする（ＧＰＵ　Ｃｏｒｅ２　ＰＧ）。そして、ＧＰＵ　Ｃｏｒｅ１で演算を開始する。ＧＰＵ　Ｃｏｒｅ１は、演算によって電流が流れるため、ＧＰＵ　Ｃｏｒｅ１の配置された領域を中心に発熱する。なお図６（Ｂ）に図示する期間ｔ４で、ＧＰＵ　Ｃｏｒｅ１はＰＧ状態から電源電圧の供給する状態に切り替えられているが、待機状態であるため、発熱が小さい。
発熱によって、再度ＧＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する。このＧＰＵ　Ｃｏｒｅ１の配置された領域の温度が上昇する間、ＧＰＵ　Ｃｏｒｅ２をＰＧ状態とすることで、ＧＰＵ　Ｃｏｒｅ２の配置された領域を冷却することができる。そのため、ＧＰＵ　Ｃｏｒｅ１の温度上昇を抑制することができる。その結果、演算装置全体として温度の上昇を抑制することができるため、ファンなどの冷却機構の削減を可能とすることができる。
図７は、ＣＰＵコア１（またはＣＰＵコア２。以下図７の説明ではＣＰＵコア１として説明）で実行するプログラムの演算の一部をＧＰＵコア１（またはＧＰＵコア２。以下図７の説明ではＧＰＵコア１として説明）で実行する場合の、動作の一例を説明する図である。
ＣＰＵコア１（ＣＰＵ　Ｃｏｒｅ１）にて、ホストプログラムが実行される（ステップＳ１）。このとき、ＧＰＵコア１（ＧＰＵ　Ｃｏｒｅ１）はＰＧ状態（電源電圧の供給が停止される状態）である。
ＣＰＵコア１は、ＧＰＵを用いて演算を行う際に必要とされるデータ用領域を、デバイスメモリに確保するとの命令を確認した場合（ステップＳ２）、該データ用領域を、デバイスメモリ上に確保する（ステップＳ３）。
次に、ＣＰＵコア１は、メインメモリから上記デバイスメモリへ入力データを送信する（ステップＳ４）。上記デバイスメモリは該入力データを受信し、該入力データを、ステップＳ２で確保された領域に格納する（ステップＳ５）。
ＣＰＵコア１は、カーネルプログラムを起動するとの命令を確認した場合（ステップＳ６）、ＧＰＵコア１は、ＰＧ状態から演算を行う状態（電源電圧が供給される状態）へ切り替えられ、カーネルプログラムの実行を開始する（ステップＳ７）。
ＧＰＵコア１がカーネルプログラムの実行を開始した直後、ＣＰＵコア１を、演算を行う状態からＰＧ状態へと切り替えてもよい（ステップＳ８）。その場合、ＧＰＵコアがカーネルプログラムの実行を終了する直前に、ＣＰＵコア１は、ＰＧ状態から演算を行う状態へ切り替えられる（ステップＳ９）。ステップＳ８からステップＳ９までの期間、ＣＰＵコア１をＰＧ状態にすることで、演算装置全体として消費電力および発熱を抑制することができる。
ＧＰＵコア１がカーネルプログラムの実行を終了すると、出力データが上記デバイスメモリに格納される（ステップＳ１０）。その後、ＧＰＵコア１は、演算を行う状態からＰＧ状態へと切り替えられる。
カーネルプログラムの実行が終了した後、ＣＰＵコア１は、デバイスメモリに格納された出力データをメインメモリへ送信するとの命令を確認した場合（ステップＳ１１）、上記の出力データが上記メインメモリへ送信され、上記メインメモリに格納される（ステップＳ１２）。
ＣＰＵコア１は、デバイスメモリ上に確保されたデータ用領域を解放するとの指示を確認した場合（ステップＳ１３）、上記デバイスメモリ上に確保された領域が解放される（ステップＳ１４）。
以上のステップＳ１からステップＳ１４までの動作を繰り返すことにより、ＣＰＵコア１およびＧＰＵコア１の消費電力および発熱を抑制しつつ、ＣＰＵコア１で実行するプログラムの演算の一部をＧＰＵコア１で実行することができる。
図８は、図７と同様にＣＰＵコア１（またはＣＰＵコア２。以下図８の説明ではＣＰＵコア１として説明）で実行するプログラムの演算の一部をＧＰＵコアで行う場合において、ＧＰＵコアで行う演算の種類に応じて演算に用いるＧＰＵコアを切り替える際の動作の一例を説明する図である。ここで、一方のＧＰＵコア（例えばＧＰＵコア１）を、アナログ値を量子化することで２ビット以上のデジタルデータとして演算処理を行うことのできるＧＰＵコアとし、他方のＧＰＵコア（例えばＧＰＵコア２）を、デジタル値を用いた演算処理を行うことのできるＧＰＵコアとする。
図８に示すステップＳ２１からステップＳ２５までの動作については、図７に示すステップＳ１からステップＳ５までの動作の説明を参酌することができる。
ＣＰＵコア１（ＣＰＵ　Ｃｏｒｅ１）は、カーネルプログラムを起動するとの命令を確認した場合（ステップＳ２６）、カーネルプログラムの種類によって、演算を実行するのに最適なＧＰＵコアを選択する。選択されたＧＰＵコアは、ＰＧ状態から演算を行う状態へと切り替えられ、カーネルプログラムの実行を開始する。カーネルプログラムの実行が終了した後、該ＧＰＵコアは、演算を行う状態からＰＧ状態へと切り替えられる。なお、該ＧＰＵコアが演算を行っている期間、ＣＰＵコア１をＰＧ状態にしてもよい。当該構成とすることで、演算装置全体として消費電力および発熱を抑制することができる。
例えば、カーネルプログラムが、機械学習に基づく推論処理である場合（ステップＳ２７）、ＧＰＵコア１（ＧＰＵ　Ｃｏｒｅ１）が選択され、カーネルプログラムの実行を開始する（ステップＳ２９）。カーネルプログラムの実行が終了すると、出力データがデバイスメモリ上に格納される（ステップＳ３１）。その後、ＧＰＵコア１は、演算を行う状態からＰＧ状態へと切り替えられる。
また、例えば、カーネルプログラムが、科学技術計算である場合（ステップＳ２８）、ＧＰＵコア２（ＧＰＵ　Ｃｏｒｅ２）が選択され、カーネルプログラムの実行を開始する（ステップＳ３０）。カーネルプログラムの実行が終了すると、出力データがデバイスメモリ上に格納される（ステップＳ３２）。その後、ＧＰＵコア２は、演算を行う状態からＰＧ状態へと切り替えられる。
図８に示すステップＳ３３からステップＳ３６までの動作については、図７に示すステップＳ１１からステップＳ１４までの動作の説明を参酌することができる。
以上のステップにより、ＧＰＵコアで行う演算の種類に応じて演算に用いるＧＰＵコアを切り替えることで、ＣＰＵコア１で実行するプログラムの演算の一部をＧＰＵコアで行うことができる。
図９は、より具体的な演算装置の構成を説明するためのブロック図の一例である。
図９に図示する演算装置１００Ｄは、ＣＰＵ１１０、ＧＰＵ１２０、オンチップメモリ１３１、ＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅｒ）１４１、電源回路１６０、パワーマネジメントユニット（ＰＭＵ）１４２、セキュリティー回路１４７、メモリコントローラ１４３、ＤＤＲ　ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）コントローラ１４４、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）インターフェース回路１４５、ディスプレイインターフェース回路１４６、ブリッジ回路１５０、割り込み制御回路１５１、インターフェース回路１５２、バッテリー制御回路１５３、およびＡＤＣ（Ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ　ｃｏｎｖｅｒｔｅｒ）／ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ）インターフェース回路１５４を有する。
ＣＰＵ１１０は、ＣＰＵコア１１１、命令キャッシュ１１２、データキャッシュ１１３、およびバスインターフェース回路１１４を有する。ＧＰＵ１２０は、ＧＰＵコア１２１、オンサイトメモリ１２２、ＡＤＣ／ＤＡＣ１２３、および制御回路１２４を有する。
ＣＰＵコア１１１は、複数のＣＰＵコアを有する。例えば、図１で説明したようにＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂを有する構成とすればよい。命令キャッシュ１１２は、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂで実行する命令を一時的に記憶する回路構成とすればよい。データキャッシュ１１３は、ＣＰＵコア１１ＡおよびＣＰＵコア１１Ｂで処理するデータまたは処理によって得られたデータを一時的に記憶する回路構成とすればよい。バスインターフェース回路１１４は、ＣＰＵ１１０と、演算装置内の他の回路とを接続するためのバスとデータやアドレス等の信号を送受信することができる回路構成であればよい。
ＧＰＵコア１２１は、複数のＧＰＵコアを有する。例えば、図１で説明したようにＧＰＵコア３３ＡおよびＧＰＵコア３３Ｂを有する構成とすればよい。オンサイトメモリ１２２は、ＧＰＵコア３３ＡおよびＧＰＵコア３３Ｂで処理するデータおよびＧＰＵ３０が実行するプログラムを一時的に記憶する回路構成とすればよい。ＡＤＣ／ＤＡＣ１２３は、処理するデータのアナログ値とデジタル値の変換を相互に行うための回路構成とすればよい。制御回路１２４は、ＧＰＵ１２０内の回路を制御するための回路構成とすればよい。
高速バス１４０Ａは、ＣＰＵ１１０、ＧＰＵ１２０、オンチップメモリ１３１、ＤＭＡＣ１４１、パワーマネジメントユニット１４２、セキュリティー回路１４７、メモリコントローラ１４３、ＤＤＲ　ＳＤＲＡＭコントローラ１４４、ＵＳＢインターフェース回路１４５、およびディスプレイインターフェース回路１４６の間の各種信号を高速で送受信するためのバスである。一例としては、ＡＭＢＡ（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏｃｏｎｔｏｒｏｌｌｅｒ　Ｂｕｓ　Ａｒｔｃｉｔｅｃｔｕｒｅ）−ＡＨＢ（Ａｄｖａｎｃｅｄ　Ｈｉｇｈ−ｐｅｒｆｅｒｍａｎｃｅ　Ｂｕｓ）をバスとして用いることができる。
オンチップメモリ１３１は、演算装置１００Ｄが有する回路、例えばＣＰＵ１１０またはＧＰＵ１２０に入出力するデータまたはプログラムを記憶するための回路構成を有する。
ＤＭＡＣ１４１は、ダイレクトメモリアクセスコントローラである。ＤＭＡＣ１４１を有することで、ＣＰＵ１１０以外の周辺機器は、ＣＰＵ１１０を介さずにオンチップメモリ１３１にアクセスすることができる。
パワーマネジメントユニット１４２は、演算装置１００Ｄが有するＧＰＵコアやＣＰＵコア等の回路のパワーゲーティングを制御するための回路構成を有する。
セキュリティー回路１４７は、演算装置１００Ｄと外部の回路との間で暗号化して信号を送受信するなど、信号の秘匿性を高めるための回路構成を有する。
メモリコントローラ１４３は、演算装置１００Ｄの外部にあるプログラムメモリからＣＰＵ１１０またはＧＰＵ１２０で実行するためのプログラムを書き込みまたは読み出しを行うための回路構成を有する。
ＤＤＲ　ＳＤＲＡＭコントローラ１４４は、演算装置１００Ｄの外部にあるＤＲＡＭ等のメインメモリとの間でデータを書き込みまたは読み出しを行うための回路構成を有する。
ＵＳＢインターフェース回路１４５は、演算装置１００Ｄの外部にある回路とＵＳＢ端子を介してデータの送受信を行うための回路構成を有する。
ディスプレイインターフェース回路１４６は、演算装置１００Ｄの外部にあるディスプレイデバイスとデータの送受信を行うための回路構成を有する。
電源回路１６０は、演算装置１００Ｄ内で用いる電圧を生成するための回路である。例えば、ｏｓトランジスタのバックゲートに与える、電気的特性を安定化するための負電圧を生成する回路である。
低速バス１４０Ｂは、割り込み制御回路１５１、インターフェース回路１５２、バッテリー制御回路１５３、およびＡＤＣ／ＤＡＣインターフェース回路１５４の間の各種信号を低速で送受信するためのバスである。一例としては、ＡＭＢＡ−ＡＰＢ（Ａｄｖａｎｃｅｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｂｕｓ）をバスとして用いることができる。高速バス１４０Ａと低速バス１４０Ｂとの間の各種信号の送受信は、ブリッジ回路１５０を介して行う。
割り込み制御回路１５１は、周辺機器から受け取る要求に対して、割り込み処理を行うための回路構成を有する。
インターフェース回路１５２は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）や、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）などのインターフェースを機能させるための回路構成を有する。
バッテリー制御回路１５３は、演算装置１００Ｄの外部にあるバッテリーの充放電に関するデータを送受信するための回路構成を有する。
ＡＤＣ／ＤＡＣインターフェース回路１５４は、演算装置１００Ｄの外部にあるＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）デバイス等のアナログ信号を出力するデバイスとの間でデータを送受信するための回路構成を有する。
図１０（Ａ）、（Ｂ）は、ＳｏＣ化した際の回路ブロックの配置の一例を示す図である。図１０（Ａ）に図示する演算装置１００Ｄのように図９のブロック図で図示した各構成は、チップ上で領域を区切って配置することができる。
なお図９で説明したオンチップメモリ１３１や、ＧＰＵ１２０が有するオンサイトメモリ１２２は、ｏｓメモリ、例えばＮＯＳＲＡＭ等で構成することができる。つまりオンチップメモリ１３１とオンサイトメモリ１２２とは、同じ回路構成を有する。そのため、ＳｏＣ化した際、図１０（Ｂ）に図示する演算装置１００Ｅのようにオンチップメモリ１３１とオンサイトメモリ１２２とを一体化して同じ領域内に配置することも可能である。
以上説明した本発明の一態様により、新規な演算装置および電子機器を提供することができる。又は、本発明の一態様により、消費電力の小さい演算装置および電子機器を提供することができる。又は、本発明の一態様により、高速動作が可能な演算装置および電子機器を提供することができる。又は、本発明の一態様により、発熱の抑制が可能な演算装置および電子機器を提供することができる。
（実施の形態２）
本実施の形態では、パワーゲーティングが可能なＣＰＵコアを有するＣＰＵの一例について説明する。
＜＜ＣＰＵ１９０＞＞
図１１に、ＣＰＵ１９０の構成例を示す。ＣＰＵ１９０は、ＣＰＵコア（ＣＰＵ　Ｃｏｒｅ）２００、Ｌ１（レベル１）キャッシュメモリ装置（Ｌ１　Ｃａｃｈｅ）２０２、Ｌ２キャッシュメモリ装置（Ｌ２　Ｃａｃｈｅ）２０３、バスインターフェース部（ＢｕｓＩ／Ｆ）２０５、パワースイッチ２１０~２１２、レベルシフタ（ＬＳ）２１４を有する。ＣＰＵコア２００はフリップフロップ２２０を有する。
バスインターフェース部２０５によって、ＣＰＵコア２００、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３が相互に電気的に接続される。
外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、ＣＰＵ１９０が発行する信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ１９３はクロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号はＣＰＵ１９０に入力される。ＰＧ制御信号は、パワースイッチ２１０~２１２、フリップフロップ２２０を制御する。
パワースイッチ２１０、２１１は、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ２１２は、仮想電源線Ｖ＿ＶＤＨ（以下、Ｖ＿ＶＤＨ線と呼ぶ。）への電圧ＶＤＤＨの供給を制御する。ＣＰＵ１９０、ＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。
電圧ＶＤＤＤ、ＶＤＤ１はＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはｏｓトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。
Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３、バスインターフェース部２０５それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。
フリップフロップ２２０は、レジスタに用いられる。フリップフロップ２２０には、バックアップ回路が設けられている。バックアップ回路は、ｏｓメモリで構成されている。以下、フリップフロップ２２０について説明する。
＜フリップフロップ（Ｆｌｉｐ−ｆｌｏｐ）２２０＞
図１２にフリップフロップ２２０の回路構成例を示す。フリップフロップ２２０はスキャンフリップフロップ（Ｓｃａｎ　Ｆｌｉｐ−ｆｌｏｐ）２２１、バックアップ回路（Ｂｕｃｋｕｐ　Ｃｉｒｃｕｉｔ）２２２を有する。
（スキャンフリップフロップ２２１）
スキャンフリップフロップ２２１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路２２１Ａを有する。
ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路２２１Ａに入力される。スキャンフリップフロップ２２１のアナログスイッチは、クロックバッファ回路２２１ＡのノードＣＫ１、ＣＫＢ１に電気的に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ　ｓｉｇｎａｌ）の入力ノードである。
信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ１９３で生成される。ＰＭＵ１９３は信号ＢＫ、ＲＣを生成する。レベルシフタ２１４は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫ、ＲＣはバックアップ信号、リカバリ信号である。
スキャンフリップフロップ２２１の回路構成は、図１２に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。
（バックアップ回路２２２）
バックアップ回路２２２は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭ１１~Ｍ１３、容量素子Ｃ１１を有する。
ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ２２１のノードＱ１に電気的に接続される。ノードＳＮ１１は、バックアップ回路２２２の保持ノードである。容量素子Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。
トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。
トランジスタＭ１１~Ｍ１３は、後述するトランジスタＭ１と同様に、バックゲートを有するｏｓトランジスタである。トランジスタＭ１１~Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に電気的に接続されている。
少なくともトランジスタＭ１１、Ｍ１２がｏｓトランジスタであることが好ましい。オフ電流が極めて小さいというｏｓトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路２２２は不揮発性の特性をもつ。容量素子Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路２２２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。
バックアップ回路２２２の全てのトランジスタはｏｓトランジスタであることが非常に好ましい。図１２（Ｂ）に示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ２２１上にバックアップ回路２２２を積層することができる。
バックアップ回路２２２は、スキャンフリップフロップ２２１と比較して素子数が非常に少ないので、バックアップ回路２２２を積層するためにスキャンフリップフロップ２２１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路２２２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ２２１が形成されている領域内にバックアップ回路２２２を設けることができるので、バックアップ回路２２２を組み込んでも、フリップフロップ２２０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路２２２をフリップフロップ２２０に設けることで、ＣＰＵコア２００のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア２００を高効率にパワーゲーティングすることが可能である。
バックアップ回路２２２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ２２１の動作に影響はない。つまり、バックアップ回路２２２を設けても、フリップフロップ２２０の性能は実質的に低下しない。
＜低消費電力状態＞
ＣＰＵコア２００の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ１９３は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア２００の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の生成を停止する。
例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ１９３は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ１９３は、電圧ＶＤＤ１をＣＰＵコア２００に入力するため、パワースイッチ２１０をオフにし、パワースイッチ２１１をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ２２１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の周波数を低下させる。
ＣＰＵコア２００を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ２２１のデータをバックアップ回路２２２にバックアップする動作が行われる。ＣＰＵコア２００をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路２２２のデータをスキャンフリップフロップ２２１に書き戻すリカバリ動作が行われる。
図１３に、ＣＰＵコア２００のパワーゲーティングシーケンスの一例を示す。なお、図１３において、ｔ１~ｔ７は時刻を表している。信号ＰＳＥ０~ＰＳＥ２は、パワースイッチ２１０~２１２の制御信号であり、ＰＭＵ１９３で生成される。信号ＰＳＥ０が“Ｈ”／“Ｌ”のとき、パワースイッチ２１０はオン／オフである。信号ＰＳＥ１、ＰＳＥ２についても同様である。
（通常動作（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ））
時刻ｔ１以前は、通常動作状態である。パワースイッチ２１０はオンであり、ＣＰＵコア２００には電圧ＶＤＤＤが入力される。スキャンフリップフロップ２２１は通常動作を行う。このとき、レベルシフタ２１４は動作させる必要がないため、パワースイッチ２１２はオフであり、信号ＳＣＥ、ＢＫ、ＲＣは“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ２２１はノードＤ１のデータを記憶する。なお、図１３の例では、時刻ｔ１において、バックアップ回路２２２のノードＳＮ１１は“Ｌ”である。
（バックアップ（Ｂａｃｋｕｐ））
時刻ｔ１で、ＰＭＵ１９３はクロック信号ＧＣＬＫ１を停止し、信号ＰＳＥ２、ＢＫを“Ｈ”にする。レベルシフタ２１４はアクティブになり、“Ｈ”の信号ＢＫＨをバックアップ回路２２２に出力する。
バックアップ回路２２２のトランジスタＭ１１がオンになり、スキャンフリップフロップ２２１のノードＱ１のデータがバックアップ回路２２２のノードＳＮ１１に書き込まれる。スキャンフリップフロップ２２１のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
ＰＭＵ１９３は、時刻ｔ２で信号ＰＳＥ２、ＢＫを“Ｌ”にし、時刻ｔ３で信号ＰＳＥ０を“Ｌ”にする。時刻ｔ３で、ＣＰＵコア２００の状態はパワーゲーティング状態に移行する。なお、信号ＢＫを立ち下げるタイミングで信号ＰＳＥ０を立ち下げてもよい。
（パワーゲーティング（Ｐｏｗｅｒ−ｇａｔｉｎｇ））
信号ＰＳＥ０が“Ｌになることで、Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時刻ｔ３でのノードＱ１のデータを保持し続ける。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
時刻ｔ４で、ＰＭＵ１９３が信号ＰＳＥ０を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始され、Ｖ＿ＶＤＤ線の電圧がＶＤＤＤになった状態（時刻ｔ５）で、ＰＭＵ１９３は信号ＰＳＥ２、ＲＣ、ＳＣＥを“Ｈ”にする。
トランジスタＭ１２はオンになり、容量素子Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ２２１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。時刻ｔ６でノードＣＫにクロック信号ＧＣＬＫ１が入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
時刻ｔ７で、ＰＭＵ１９３は信号ＰＳＥ２、ＳＣＥ、ＲＣを“Ｌ”にし、リカバリ動作が終了する。
ｏｓトランジスタを用いたバックアップ回路２２２は、動的および静的低消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。フリップフロップ２２０を搭載しても、ＣＰＵコア２００の性能低下、動的電力の増加をほとんど発生させないようにできる。
なお、ＣＰＵコア２００は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア２００は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ２２０、パワースイッチ２１０~２１２の制御を行うためのパワーゲーティング制御回路を設けてもよい。
なお、フリップフロップ２２０の適用はＣＰＵ１９０に限定されない。演算装置において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ２２０を適用できる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した演算装置をＳｏＣ化した集積回路（以下、ｏｓＡＩチップ）について、具体的な構成例を説明する。以下では、データ保持回路にアナログ値を保持して演算処理（アナログ演算ともいう）を行うｏｓＡＩチップ（アナログｏｓＡＩチップ）として説明する。なおアナログｏｓＡＩチップは、実施の形態４で後述する、データ保持回路にデジタル値を保持して演算処理（デジタル演算ともいう）を行うｏｓＡＩチップ（プログラマブルｏｓＡＩチップ）と、を１つのＳｏＣ化したｏｓＡＩチップとすることができる。
＜＜アナログｏｓＡＩチップ＞＞
ここでは、アナログ演算を利用した超並列コンピューティングが可能なｏｓＡＩチップ４００について説明する。ｏｓＡＩチップ４００は、全結合型ニューラルネットワーク（ＦＣＮＮ）に非常に有利である。ｏｓＡＩチップ４００の構成例、動作方法例の理解を容易にするため、ＦＣＮＮが回路によって構成されているとする。ＦＣＮＮは、１個の隠れ層をもつ。入力層、隠れ層、出力層のユニット数はそれぞれ１０２４、１２８、３２である。活性化関数にはＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ　Ｌｉｎｅａｒ　Ｕｎｉｔ）が用いられている。ｏｓＡＩチップ４００のＦＣＮＮは、例えば、手書き文字認識、汎用ＡＩに適用される。
図１４は、ｏｓＡＩチップ４００の構成例を示す機能ブロック図である。図１４に示すｏｓＡＩチップ（ｏｓＡＩ　ｃｈｉｐ）４００は、レシーバ（ＲＸ）４０１、デジタル−アナログコンバータ（ＤＡＣ）４０３、４０４、積和演算回路（ＭＡＣ）アレイ（ＭＡＣと図示）４０５、４０６、ゲートドライバ（Ｇａｔｅ　ｄｒｉｖｅｒ）４０７、アナログ−デジタルコンバータ（ＡＤＣ）４０８、トランスミッタ（ＴＸ）４０９を有する。
ｏｓＡＩチップ４００のデータ伝送方式は差動伝送方式である。例えば、レシーバ４０１として、ＬＶＤＳ（小振幅差動伝送方式：Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）レシーバが用いられ、トランスミッタ４０９としてＬＶＤＳトランスミッタが用いられる。
リセット信号ｒｅｓｅｔ＿ｎは、ｏｓＡＩチップ４００をリセットする。
データｉｎ＿ｗ［７：０］は、学習済みデータ（Ｌｅａｒｎｅｄ　ｄａｔａ）である。例えば、重み係数を表す８ビットデジタル信号である。イネーブル信号ｅｎ＿ｌａ＿ｗ、クロック信号ｄｃｌｋ＿ｗに従い、ＤＡＣ４０４は、データｉｎ＿ｗ［７：０］をアナログデータに変換する。ゲートドライバ４０７は、ＭＡＣアレイ４０５、４０６へのアナログデータの書込みを制御する。ゲートドライバ４０７には、クロック信号ｇｃｌｋ、パルス幅制御信号ｇｐｗｃ、スタートパルス信号ｇｓｐが入力される。
ｏｓＡＩチップ４００が処理するデータは８ビットデジタルデータであり、差動伝送方式で入力される。例えば、レシーバ４０１として、ＬＶＤＳレシーバが用いられる。レシーバ４０１は、差動クロック信号ｒｘ＿ｃｌｐ、ｒｘ＿ｃｌｎに従い、入力データｒｘ＿ｄｐ［７：０］、ｒｘ＿ｄｎ［７：０］をシングルエンド形式の８ビットデータに変換する。ＤＡＣ４０３は、この８ビットデータをアナログデータに変換する。ＤＡＣ４０３から出力されるアナログデータは、逐次ＭＡＣアレイ４０５に書き込まれる。
＜ＭＡＣアレイ４０５、４０６＞
図１５を参照して、ＭＡＣアレイ４０５の回路構成例を説明する。ＭＡＣアレイ４０５には、１０２４行１４４列の行列状に乗算回路４０が設けられている。乗算回路４０は、図２７（Ｂ）のｏｓメモリ３８２と同じ回路構成である。つまり、乗算回路４０は、演算回路と、重み係数を記憶する不揮発性ローカルメモリ回路双方の機能を持つ。このことにより、ｏｓＡＩチップ４００は、ＧＰＵと比べて非常に少ないトランジスタ数によって、超並列演算を実現できる。トランジスタ数の低減は、ｏｓＡＩチップ４００の小型化、消費電力の低減につながる。
ＭＡＣアレイ４０５には、乗算回路４０の配列に応じて、ゲート線ＧＬ１、データ線ＲＸ１、ＷＤ１、ＲＤ１が設けられている。データ線ＷＤ１は重み係数データを乗算回路４０に入力するための配線である。データ線ＷＤ１には、ＤＡＣ４０４からアナログデータが入力される。ゲート線ＧＬ１は、重み係数データを入力する乗算回路４０を選択するための信号線である、ゲート線ＧＬ１は、ゲートドライバ４０７によって駆動される。
乗算回路４０に重み係数データｗ０を書き込むことで、乗算回路４０の保持ノード（読出しトランジスタのゲート）の電圧は、重み係数データに応じた電圧Ｖｗ０となる。
データ線ＲＸ１は、ＣＦＮＮが処理するデータの入力用配線である。データ線ＲＸ１には、ＤＡＣ４０３からアナログデータが入力される。データ線ＲＤ１には、乗算回路４０の演算結果が読みだされる。データ線ＲＤ１には、電流源４２、オフセット回路４３が電気的に接続されている。
乗算回路４０に流れる電流Ｉ０は、保持ノードの電圧Ｖｗ０とデータ線ＲＸ１の電圧Ｖｘ０の積に比例する。つまり、電流Ｉ０は、重み係数と入力データの積を表している。同様に、電流Ｉ１は、保持ノードの電圧Ｖｗ１と電圧Ｖｘ１との積に比例する。つまり乗算回路４０は、重み係数データと入力データとの積を計算することができる。
データ線ＲＤ１あたり１０２４個の乗算回路４０が電気的に接続されている。電流源４２は参照電流Ｉｒｅｆを生成する。オフセット回路４３に入力される電流Ｉｏｕｔは、参照電流Ｉｒｅｆと電流Ｉｍａｃとの差分である。電流Ｉｍａｃは、１０２４個の乗算回路４０を流れる電流の総和であり、重み係数と入力データとの積和した値を表す。参照電流ＩｒｅｆとＩｍａｃとの差分をとることで、電流Ｉｏｕｔのノイズ成分を低減できる。
オフセット回路４３は、電流Ｉｏｕｔを電圧Ｖｏｕｔに変換し、参照電圧Ｖｒｅｆと電圧Ｖｏｕｔとの差分をとる。これにより、電圧Ｖｏｕｔのノイズ成分が低減される。オフセット回路４３は、ＶｒｅｆとＶｏｕｔとの差分電圧を増幅して、活性化関数回路４４に出力する。活性化関数回路４４は処理したデータをＭＡＣアレイ４０６に出力する。
なお、ＭＡＣアレイ４０５の１４４列のうちの１６列は、電流Ｉｏｕｔの生成に寄与せず積和演算に用いられる参照データを保持する。
ＭＡＣアレイ４０６は、ＭＡＣアレイ４０５と同様の構成である。乗算回路４０が３６行１２８列の行列状に配置されている。ＭＡＣアレイ４０６において、３６行のうちの４行は、電流Ｉｏｕｔの生成に寄与せず、参照データの保持に用いられる。
図１４に示すイネーブル信号ｅｎ＿ｃｍは、ＭＡＣアレイ４０５、４０６の電流源４２用のイネーブル信号である。イネーブル信号ｅｎ＿ａｂｓは、ＭＡＣアレイ４０５、４０６のオフセット回路４３用のイネーブル信号であり、信号ｏｓｐ１、ｏｓｎ１、ｅｎ＿ｒｅｓ１はＭＡＣアレイ４０５のオフセット回路４３の制御信号であり、信号ｏｓｐ２、ｏｓｎ２、ｅｎ＿ｒｅｓ２はＭＡＣアレイ４０６のオフセット回路４３の制御信号である。
＜ＡＤＣ４０８、トランスミッタ４０９＞
ＡＤＣ４０８には、ＭＡＣアレイ４０６から３２のアナログデータが並列に入力される。ＡＤＣ４０８は、シリアルパラレル変換を行うため、出力段にレジスタを備える。ＡＤＣ４０８は、１チャネルの８ビットデジタルデータを出力する。
信号ｃｌｋ＿ｓａｒ、ｒｅｓ＿ｓｅｒ、ｇｏ、ｓｔｂｙ＿ａｄｃは、それぞれ、ＡＤＣ４０８用のクロック信号、リセット信号、イネーブル信号、スタンバイ信号である。信号ｄｃｌｋ＿ｐ２ｓ、ｅｎ＿ｐ２ｓ＿ｐｅｒ、ｅｎ＿ｐ２ｓ＿ｓｅｒは、それぞれ、レジスタ用のクロック信号、ラッチ信号、出力イネーブル信号である。ＡＤＣ４０８には、３２のアナログデータが入力され、８ビットデジタルデータをトランスミッタ４０９へ出力する。信号ｓｔｂｙ＿ｔｘはトランスミッタ４０９用のスタンバイ信号である。
トランスミッタ４０９は、信号ｄｃｌｋ＿ｐ２ｓに応じて、８ビットデジタルデータを差分形式のデータｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］に変換し、出力し、信号ｄｃｌｋ＿ｐ２ｓを差分形式のクロック信号ｔｘ＿ｃｌｐ、ｔｘ＿ｃｌｎに変換し、出力する。差分データｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］は、ＦＣＮＮが取得した３２種類の推論データである。
ＭＡＣアレイ４０５、４０６の入力および出力データはアナログデータであるので、入出力データがデジタルデータである場合と比較し、ＭＡＣアレイ４０５、４０６の配線数を大幅に低減することができる。乗算回路４０は、乗算機能と、重み係数データの保持機能双方を備えるため、演算時にデータを読み込むことがない。つまり、乗算回路４０は、データの授受の時間ペナルティーおよび電力ペナルティーが実質的にない。
並列処理アーキテクチャをもつプロセッサとしてＧＰＵが知られている。ＧＰＵも、ＣＰＵと同様に、演算部とメモリ部間のデータ授受が演算効率のボトルネックとされている。これに対して、ｏｓＡＩチップ４００はこのような問題点がない。
乗算回路４０は、２Ｔゲインセルと同じ回路構成であり、少ないトランジスタ数によって、アナログデータの掛け算を行うことができる。したがって、多数の乗算回路４０を用いて、積和演算部を構成することで、低消費電力で、超並列演算処理が可能なｏｓＡＩチップ４００を提供することができる。例えば、乗算回路４０の数が１０６乃至１０８個程度であり、動作周波数３ＭＨｚ又は３０ＭＨｚである場合、ｏｓＡＩチップ４００の演算性能は、３ＴＯＰＳ（Ｔｅｒａ　Ｏｐｅｒａｔｉｏｎｓ　Ｐｅｒ　Ｓｅｃｏｎｄ）乃至３ＰＯＰＳ（Ｐｅｔａ　ＯＰＳ）程度である。
（実施の形態４）
＜＜プログラマブルｏｓＡＩチップ＞＞
ここで示すｏｓＡＩチップ４５０は、プログラマブルニューラルネットワークを構成できる。ｏｓＡＩチップ４５０が演算するデータの形式はデジタルである。ｏｓＡＩチップ４５０の演算回路は、専用の不揮発性ローカルメモリ回路を有し、不揮発性ローカルメモリはｏｓメモリで構成されている。ｏｓＡＩチップ４５０上に構成されたニューラルネットワークは、例えば、各種画像処理（例えば、ノイズ除去、高解像度化）、物体認識、汎用ＡＩとして用いることができる。
図１６は、ｏｓＡＩチップ４５０の構成例を示す機能ブロック図である。ｏｓＡＩチップ（ｏｓＡＩ　ｃｈｉｐ）４５０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）４６０、Ｉ２Ｃモジュール（Ｉ２Ｃ）４６２、レシーバ（ＲＸ）４６３、トランスミッタ（ＴＸ）４６４、データドライバ（Ｄａｔａ　ｄｒｉｖｅｒ）４６６、ワードドライバ（Ｗｏｒｄ　ｄｒｉｖｅｒ）４６７を有する。コントローラ４６０は、演算回路アレイ４７０、演算部４７１、ＳＲＡＭ４７２、セレクタ４７４、４７５、デマルチプレクサ４７６を有する。
ｏｓＡＩチップ４５０の入力データには、動作設定データ（Ｏｐｅｒａｔｉｏｎ　ｓｅｔｔｉｎｇ　ｄａｔａ）、学習済みデータ（Ｌｅａｒｎｅｄ　ｄａｔａ）、パイプライン構造データ（Ｐｉｐｅｌｉｎｅ　ｃｏｎｓｔｒｕｃｔｉｏｎ　ｄａｔａ）、演算回路アレイ４７０が処理するデータ（Ｉｎｐｕｔ　ｄａｔａ）がある。学習済みデータ、パイプライン構造データは、コントローラ４６０のコンフィギュレーションデータとして、ｏｓＡＩチップ４５０に入力される。
データｓｄａはシリアル形式の動作設定データであり、Ｉ２Ｃモジュール４６２に書き込まれる。Ｉ２Ｃモジュール４６２は、書き込まれた動作設定データをコントローラ４６０に出力する。信号ｉ２ｃ＿ｃｌｋ、ｉ２ｃ＿ｒｅｓｅｔｂ、ｓｃｌは、それぞれ、Ｉ２Ｃコントローラ用クロック信号、Ｉ２Ｃリセット信号、Ｉ２Ｃクロック信号である。信号Ｏ＿ＳＡＶＥ、Ｏ＿ＬＯＡＤ、ＯＳ＿ＵＳＥは、動作設定データのバックアップ制御に用いられる。
データＤＡＴＡ０は、データドライバ４６６に入力される。データＤＡＴＡ０はコンフィグレーションデータである。データドライバ４６６からは信号ｎＳＴＡＴＵＳが出力される。信号ｎＳＴＡＴＵＳは、コンフィギュレーション状態をあらわす信号である。
ｏｓＡＩチップ４５０へのデータ伝送方式には、シングルエンド方式と、ＬＶＤＳ方式とが可能である。データｄｉｎ［７：０］はシングルエンド方式の入力データであり、セレクタ４７４に入力される。レシーバ４６３は、ｏｓＡＩチップ４００のレシーバと同様の構成であり、差動クロック信号ｒｘ＿ｃｌｐ、ｒｘ＿ｃｌｎに従い、差動入力データｒｘ＿ｄｐ［７：０］、ｒｘ＿ｄｎ［７：０］をシングルエンド方式のデータｒｘ＿ｄｓ［７：０］に変換し、セレクタ４７４に出力する。信号ｓｔｂｙ＿ｒｘ、ｈｐｅ＿ｒｘはそれぞれ、レシーバ４６３のスタンバイ信号である。
信号ｎＣＯＮＦＩＧ、ＤＣＬＫがコントローラ４６０に入力され、コントローラ４６０は信号ＣＯＮＦ＿ＤＯＮＥを出力する。信号ｎＣＯＮＦＩＧ、ＤＣＬＫはそれぞれ、コンフィギュレーション開始信号、コンフィギュレーション用クロック信号である。信号ＣＯＮＦ＿ＤＯＮＥはコンフィギュレーションが完了したことを表す信号である。
信号ｓｙｓ＿ｃｌｋ、ｓｙｓ＿ｒｅｓｅｔｂ、ｕｓｅｒ＿ｒｅｓｅｔｂ、ｃｏｎｔｅｘｔ＿ｅｘ［５：０］は、それぞれ、システムクロック信号、システムリセット信号、ユーザリセット信号、外部コンテキスト信号である。信号ｄａｔａ＿ｅｎは、コントローラ４６０への入力データの伝送を実行する期間を設定する信号である。これらの信号は、コントローラ４６０に入力される。コントローラ４６０は信号Ｓｔａｔｅ［２：０］、ｓｕｂｓｔａｔｅ［２：０］を出力する。信号Ｓｔａｔｅ［２：０］、ｓｕｂｓｔａｔｅ［２：０］はそれぞれコントローラ４６０内部の状態、サブ状態をあらわす。
演算回路アレイ４７０には、セレクタ４７５の出力データが入力される。演算回路アレイ４７０は処理したデータを演算部４７１に出力する。演算部４７１の出力データはＳＲＡＭ４７２で一時的に記憶される。ＳＲＡＭ４７２から読み出されたデータは、セレクタ４７５、デマルチプレクサ４７６に出力される。セレクタ４７５は、セレクタ４７４の出力データ、ＳＲＡＭ４７２の出力データの何れか一方を演算回路アレイ４７０に出力する。
デマルチプレクサ４７６は、データの出力形式を選択する機能をもつ。デマルチプレクサ４７６の一方の出力データは、シングルエンド形式のデータｄｏｕｔ［７：０］としてｏｓＡＩチップ４５０外部に出力される。他方の出力データはトランスミッタ４６４で処理され、差動形式のデータｔｘ＿ｄｐ［７：０］、ｔｘ＿ｄｎ［７：０］に変換され、ｏｓＡＩチップ４５０外部に出力される。
＜演算回路アレイ４７０＞
図１７~図２１を参照して、演算回路アレイ４７０について説明する。図１７に示すように、演算回路アレイ４７０は、複数の演算回路６１、複数のスイッチ回路６２が行列状に設けられている。演算回路６１、スイッチ回路６２はプログラマブル回路である。演算回路アレイ４７０の処理内容に合わせて、演算回路６１は回路構成される。演算回路アレイ４７０の処理内容に合わせて、スイッチ回路６２の回路構成を変更することにより、演算回路６１の接続関係が変更される。
なお、図１７中の「Ｕ」、「Ｄ、「Ｌ」、「Ｒ」はスイッチ回路６２の配線の名称であり、かつ接続方向（上、下、左、右）を表している。
図１８に演算回路６１の構成例を示す。演算回路６１は、入力レジスタ５１、メモリ回路５２、乗算回路５３、加算回路５４、出力レジスタ５５Ａ、５５Ｂ、セレクタ５６Ａ~５６Ｄ、メモリ回路５７Ａ~５７Ｃを有する。メモリ回路５２、５７Ａ~５７Ｃは、演算回路６１の不揮発性ローカルメモリ回路であり、ｏｓメモリが適用されている。
入力レジスタ５１には、データｓｉｎが入力される。入力レジスタ５１はラッチ信号ｓｌａｔの制御でデータｓｉｎを保持する。入力レジスタ５１は、保持データをデータｓｏｕｔとして、セレクタ５６Ａに出力する。メモリ回路５７Ａの出力信号に従い、セレクタ５６Ａは、データｓｉｎとデータｓｏｕｔの何れか一方を選択し、選択したデータをデータｓｄａｔａとして、乗算回路５３に出力する。データｓｏｕｔは、演算回路６１の外部に出力される。入力レジスタ５１を設けることで、データｓｉｎを入力レジスタ５１で一時的に保持することで、データｓｉｎをシフトしたデータｓｏｕｔを出力することができる。
メモリ回路５２は、コンテキスト信号ｃｏｎｔｅｘｔ＿Ｗ［１：０］が入力される。コンテキスト信号ｃｏｎｔｅｘｔ＿Ｗ［１：０］は、信号ｃｏｎｔｅｘｔ＿ｅｘ［５：０］をデコードすることで生成される内部信号である。メモリ回路５２は複数の重み係数データを記憶している。重み係数データは、コンフィギュレーションデータ（ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ）として、メモリ回路５２に書き込まれている。コンフィギュレーションデータはデータドライバ４６６から伝送される。
図１９（Ａ）に示すように、メモリ回路５２は、フリップフロップ７１、デコーダ７２、メモリセル７３＿０~７３＿３、トランジスタ７７、ラッチ回路７８を有する。メモリセル７３＿０~７３＿３は、ｏｓメモリ３８３（図２７（Ｃ）参照）と同じ回路構成であり、３個のｏｓトランジスタでなるゲインセルである。
信号ｗｏｒｄ０~ｗｏｒｄ３はワードドライバ４６７で生成される。信号ｗｏｒｄ０~ｗｏｒｄ３によって１個のメモリセルが選択され、選択されたメモリセルにコンフィギュレーションデータ（ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ）が書き込まれる。
フリップフロップ７１は、コンテキスト信号ｃｏｎｔｅｘｔ＿Ｗ［１：０］を保持する。デコーダ７２は、コンテキスト信号ｃｏｎｔｅｘｔ＿Ｗ［１：０］をデコードして、切替え信号ｃｏｎｔｅｘｔ＿Ｗ０~ｃｏｎｔｅｘｔ＿Ｗ３を生成し、出力する。切替え信号ｃｏｎｔｅｘｔ＿Ｗ０~ｃｏｎｔｅｘｔ＿Ｗ３は、重み係数データを出力するメモリセルを選択する機能を持つ。選択されたメモリセルから読み出された重みデータは、データｃｍｏｕｔとして、乗算回路５３へ出力される。トランジスタ７７は、データｃｍｏｕｔが読みだされる配線を電圧Ｖｐｒにプリチャージする機能を持つ。信号ｐｒｃｈに従い、トランジスタ７７は当該配線をプリチャージする。
図１９（Ｂ）にメモリセルの他の構成例を示す。図１９（Ｂ）に示すメモリセル７４は、メモリセル７３＿０の変形例であり、読出しトランジスタのゲートに２個のインバータ回路でなるラッチ回路が設けられている。例えば、これらインバータ回路は、ｎチャネル型Ｓｉトランジスタとｐチャネル型ＳｉトランジスタでなるＣＭＯＳ回路である。
図２０にメモリ回路５７Ａの構成例を示す。メモリ回路５７Ａは、メモリセル９１＿０、９１＿１、トランジスタ９２＿０、９２＿１、９３を有する。メモリ回路５７Ａには、コンフィギュレーションデータ（ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ）、切替え信号ｃｏｎｔｅｘｔ＿Ａ０、ｃｏｎｔｅｘｔ＿Ａ１、信号ｗｏｒｄＡ０、ｗｏｒｄＢ０、ｗｏｒｄＡ１、ｗｏｒｄＢ１が入力される。
メモリセル９１＿０、９１＿１は、それぞれ、２個のｏｓメモリ３８２（図２７（Ｂ））で構成される。メモリセル９１＿０にコンフィギュレーションデータ“１”を書き込む場合は、信号ｗｏｒｄＡ０を“Ｈ”にし、信号ｗｏｒｄＢ０、ｗｏｒｄＡ１、ｗｏｒｄＢ１を“Ｌ”にする。メモリセル９１＿０にコンフィギュレーションデータ“０”を書き込む場合は、信号ｗｏｒｄＢ０を“Ｈ”にし、信号ｗｏｒｄＡ０、ｗｏｒｄＡ１、ｗｏｒｄＢ１を“Ｌ”にする。
セレクタ５６Ａへ制御信号が出力される間は、トランジスタ９３はオフ状態である。切替え信号ｃｏｎｔｅｘｔ＿Ａ０、ｃｏｎｔｅｘｔ＿Ａ１により、トランジスタ９２＿０、９２＿１の何れか一方がオン状態になる。例えば、トランジスタ９２＿０がオンになると、メモリセル９１＿０の保持データに応じた論理の制御信号が、セレクタ５６Ａに出力される。
メモリ回路５７Ｂ、５７Ｃは、メモリ回路５７Ａと同じ回路構成をもつ。
乗算回路５３は、データｓｄａｔａとデータｃｍｏｕｔとの積を計算し、計算結果を表すデータｍｏｕｔを生成する。データｍｏｕｔは、加算回路５４およびセレクタ５６Ｂに出力される。
データａｉｎは、他の演算回路６１の出力データ、または、セレクタ４７５の出力データである。加算回路５４は、データａｉｎとデータｍｏｕｔとの和を計算し、計算結果を表すデータａｏｕｔを生成する。データａｏｕｔはセレクタ５６Ｂ、５６Ｃに出力される。
出力レジスタ５５Ａはセレクタ５６Ｂの出力データを保持し、出力レジスタ５５Ｂはセレクタ５６Ｃの出力データを保持する。出力レジスタ５５Ａ、５５Ｂを設けることで、信号遅延による演算エラーを防ぐことができる。信号ｒｅｓ＿ｒｇは、出力レジスタ５５Ａ、５５Ｂのリセット信号である。
出力レジスタ５５Ａは保持データをセレクタ５６Ｄに出力する。セレクタ５６Ｄまたは出力レジスタ５５Ｂの出力データが、データａｃｏｕｔとして演算回路６１から出力される。
演算回路アレイ４７０には演算回路６１が行列状に配列されているので、演算回路アレイは、積和演算装置として機能させることができる。
演算回路アレイ４７０の出力データは、演算部４７１に入力される。例えば、演算部４７１は、活性化関数の機能および／またはプーリング層の機能を持つ。
＜スイッチ回路６２の構成＞
図２１（Ａ）、図２１（Ｂ）を参照して、スイッチ回路６２を説明する。図２１（Ａ）に示すように、スイッチ回路６２には、８個のスイッチ回路６５が設けられている。データｓｏｕｔの出力用配線６６Ｓは、配線Ｕ、Ｄ、Ｌ、Ｒのうちの何れか１に電気的に接続される。データａｃｏｕｔの出力用配線６７Ａについても同様である。
図２１（Ｂ）に示すように、スイッチ回路６５は、フリップフロップ８０、デコーダ８１、メモリセル８３＿０、８３＿１、配線８７を有する。配線８７は、配線Ｌ、Ｒ、ＵまたはＤのいずれかの配線である。図２１（Ｂ）には、４ビットデータを伝えるためのスイッチ回路６５を図示している。
フリップフロップ８０は、コンテキスト信号ｃｏｎｔｅｘｔ＿Ｃを保持する。デコーダ８１は、コンテキスト信号ｃｏｎｔｅｘｔ＿Ｃをデコードして、切替え信号ｃｏｎｔｅｘｔ＿Ｃ０、ｃｏｎｔｅｘｔ＿Ｃ１を生成する。メモリセル８３＿０には信号ｃｏｎｔｅｘｔ＿Ｃ０、ｗｏｒｄ０が入力され、メモリセル８３＿１には信号ｃｏｎｔｅｘｔ＿Ｃ１、ｗｏｒｄ１が入力される。
メモリセル８３＿０の書込みトランジスタは、バックゲートを有するｏｓトランジスタである。メモリセル８３＿０において、書込みトランジスタ以外のトランジスタは、バックゲートを有さないｎチャネル型Ｓｉトランジスタである。なお、メモリセル８３＿０の全てのトランジスタがｏｓトランジスタであってもよい。メモリセル８３＿１についても同様である。
信号ｗｏｒｄ０によって、書込みトランジスタをオン状態にすることで、メモリセル８３＿０へコンフィギュレーションデータ（ｃｏｎｆｉｇｕｒａｔｉｏｎ　ｄａｔａ）が書き込まれる。切替え信号ｃｏｎｔｅｘｔ＿Ｃ０によって、メモリセル８３＿０が選択される場合、メモリセル８３＿０が保持しているコンフィギュレーションデータに応じて、配線８７と演算回路６１間の接続状態が決定される。
演算回路６１およびスイッチ回路６２は不揮発性ローカルメモリ回路を内蔵しているため、演算回路６１およびスイッチ回路６２は、演算中にｏｓＡＩチップ４５０の外部のメモリ装置にアクセスする必要がない。よって、ｏｓＡＩチップ４５０もｏｓＡＩチップ４００と同様に演算部とメモリ部間のデータ授受が演算効率のボトルネックにならない。演算回路６１間でデータの受け渡しと、演算処理とが逐次実行されるため、演算を高効率に行える。
演算回路６１およびスイッチ回路６２がマルチコンテキスト方式のプログラマブルな回路であるため、少ないハードウエア資源で、超並列演算処理を効率よく実行することが可能である。また、様々なニューラルネットワークをｏｓＡＩチップ４５０のハードウエアによって実現することができる。
（実施の形態５）
Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３は、ｏｓメモリで構成される。ｏｓメモリとは、メモリセルにｏｓトランジスタが用いられているメモリのことを指す。例えば、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３は、ＮＯＳＲＡＭ（登録商標）、またはＯＳＳＲＡＭで構成される。ＯＳＳＲＡＭとは、ｏｓトランジスタで構成されるバックアップ回路が設けられているＳＲＡＭのことである。以下に、ＮＯＳＲＡＭ、ＯＳＳＲＡＭの構成例を示す。
＜ＮＯＳＲＡＭ＞
図２２（Ａ）はＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ２４０には、パワードメイン２４２、２４３、パワースイッチ２４５~２４７が設けられている。パワードメイン２４２には、メモリセルアレイ（Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ａｒｒａｙ）２５０が設けられ、パワードメイン２４３にはＮＯＳＲＡＭ２４０の周辺回路が設けられている。周辺回路は、制御回路（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）２５１、行回路（Ｒｏｗ　Ｃｉｒｃｕｉｔ）２５２、列回路（Ｃｏｌｕｍｎ　Ｃｉｒｃｕｉｔ）２５３を有する。
外部からＮＯＳＲＡＭ２４０に電圧ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＢＧ２、クロック信号ＧＣＬＫ２、アドレス信号Ａｄｄｒｅｓｓ、信号ＣＥ、ＷＥ、ＰＳＥ５が入力される。信号ＣＥ、ＷＥは、それぞれ、チップイネーブル信号、書き込みイネーブル信号である。信号ＰＳＥ５はＰＭＵ１９３で生成され、パワースイッチ２４５~２４７のオンオフを制御する。パワースイッチ２４５~２４７は、パワードメイン２４３への電圧ＶＤＤＤ、ＶＤＨＷ、ＶＤＨＲの入力をそれぞれ制御する。
なお、ＮＯＳＲＡＭ２４０に入力される電圧、信号等は、ＮＯＳＲＡＭ２４０の回路構成、動作方法に応じて適宜取捨される。例えば、ＮＯＳＲＡＭ２４０にパワーゲーティングされないパワードメインを設け、信号ＰＳＥ５を生成するパワーゲーティング制御回路を設けてもよい。
メモリセルアレイ２５０は、メモリセル２６０、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、ソース線ＳＬを有する。
図２２（Ｂ）に示すように、メモリセル２６０は２Ｔ１Ｃ（２トランジスタ１容量）型のゲインセルであり、ノードＳＮ１、トランジスタＭ１、Ｍ２、容量素子Ｃ１を有する。トランジスタＭ１は書き込みトランジスタであり、バックゲートを有するｏｓトランジスタである。トランジスタＭ１のバックゲートは、電圧ＶＢＧ２を供給する配線ＢＧＬ２に電気的に接続されている。トランジスタＭ２は読出しトランジスタであり、ｐチャネル型Ｓｉトランジスタである。容量素子Ｃ１はノードＳＮ１の電圧を保持する保持容量である。
電圧ＶＤＤＤ、ＶＳＳＳはデータ“１”、“０”を表す電圧である。なお、書込みワード線ＷＷＬ、読み出しワードＲＷＬの高レベル電圧は、それぞれ、ＶＤＨＷ、ＶＤＨＲである。
図２３（Ａ）にメモリセルアレイ２５０の構成例を示す。図２３（Ａ）に示すメモリセルアレイ２５０では、隣接する２列で１本のソース線が供給されている。
メモリセル２６０は原理的に書き換え回数に制限はなく、データの書き換えを低エネルギーで行え、データの保持に電力を消費しない。トランジスタＭ１が極小オフ電流のｏｓトランジスタであるため、メモリセル２６０は長時間データを保持することが可能である。よって、ＮＯＳＲＡＭ２４０で、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３を構成することで、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３を、不揮発性の低消費電力なメモリ装置とすることができる。
メモリセル２６０の回路構成は、図２２（Ｂ）の回路構成に限定されない。例えば、読出しトランジスタＭ２は、バックゲートを有するｏｓトランジスタ、またはｎチャネル型Ｓｉトランジスタでもよい。或いは、メモリセル２６０は３Ｔ型ゲインセルでもよい。図２３（Ｂ）、図２３（Ｃ）に３Ｔ型ゲインセルの例を示す。図２３（Ｂ）に示すメモリセル２６２は、トランジスタＭ３~Ｍ５、容量素子Ｃ３、ノードＳＮ３を有する。トランジスタＭ３~Ｍ５は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタＭ３はバックゲートを有するｏｓトランジスタであり、トランジスタＭ４、Ｍ５はｐチャネル型Ｓｉトランジスタである。トランジスタＭ４、Ｍ５を、ｎチャネル型Ｓｉトランジスタまたはバックゲートを有するｏｓトランジスタで構成してもよい。図２３（Ｃ）に示すメモリセル２６３では、３個のトランジスタはバックゲートを有するｏｓトランジスタで構成されている。
ノードＳＮ３は保持ノードである。容量素子Ｃ３はノードＳＮ３の電圧を保持するための保持容量である。容量素子Ｃ３を意図的に設けず、トランジスタＭ４のゲート容量などで保持容量を構成してもよい。配線ＰＤＬはソース線ＳＬに代わる配線であり、配線ＰＬＤには固定電圧（例えば、電圧ＶＤＤＤ）が入力される。
制御回路２５１は、ＮＯＳＲＡＭ２４０の動作全般を制御する機能を有する。例えば、制御回路２５１は、信号ＣＥ、ＷＥを論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるかを判断する。
行回路２５２は、アドレス信号Ａｄｄｒｅｓｓが指定する選択された行の書込みワード線ＷＷＬ、読出しワード線ＲＷＬを選択する機能をもつ。列回路２５３は、アドレス信号が指定する列の書込みビット線ＷＢＬにデータを書き込む機能、および当該列の読出しビット線ＲＢＬからデータを読み出す機能をもつ。
＜動作例＞
図２４を参照して、ＮＯＳＲＡＭ２４０の動作例を説明する。図２４は、ＮＯＳＲＡＭ２４０の動作例を示すタイミングチャートである。書込み動作状態（Ｗｒｉｔｅ）、読出し動作状態（Ｒｅａｄ）、およびスタンバイ状態（Ｓｔａｎｄ−ｂｙ）において、パワースイッチ２４５~２４７はオンであり、パワードメイン２４３には電圧ＶＤＤＤ、ＶＤＨＷ、ＶＤＨＲが入力される。
＜書き込み＞
“Ｈ”の信号ＣＥと、“Ｈ”の信号ＷＥとが入力されると、ＮＯＳＲＡＭ２４０は書き込み動作を行う。行回路２５２によって選択された行のワード線ＷＷＬは“Ｈ”であり、ワード線ＲＷＬは“Ｌ”である。列回路２５３によって選択されたビット線ＷＢＬには、データに応じた電圧が入力される。選択されたメモリセル２６０のノードＳＮ１の電圧は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き込まれた場合ＶＳＳＳとなる。
＜読み出し＞
“Ｈ”の信号ＣＥと、“Ｌ”の信号ＷＥとが入力されると、ＮＯＳＲＡＭ２４０は読み出し動作を行う。列回路２５３は、ビット線ＲＢＬを電圧ＶＳＳＳにプリチャージし、次に、ソース線ＳＬを“Ｈ”にする。次いで、行回路２５２によって選択された行のワード線ＲＷＬは“Ｌ”となる。選択行のメモリセル２６０がデータ“０”を保持している場合、トランジスタＭ２のゲートには電圧ＶＳＳＳが入力されているため、トランジスタＭ２のソース−ドレイン間には大きな電流が流れる。したがって、ビット線ＲＢＬは速やかに充電され、ビット線ＲＢＬの電位は上昇する。選択行のメモリセル２６０がデータ“１”を保持している場合、トランジスタＭ２のゲートには電位ＶＤＤＤが入力されているため、トランジスタＭ２はドレイン電流を殆んど流さない。そのため、ビット線ＲＢＬはプリチャージ電圧（ＶＳＳＳ）を維持する。
＜スタンバイ＞
書込みワード線ＷＷＬ、ソース線ＳＬは“Ｌ”であり、読出しワード線ＲＷＬは“Ｈ”である。メモリセル２６０のトランジスタＭ１はオフ状態である。
例えば、ＮＯＳＲＡＭ２４０がスタンバイ状態である時間が一定時間を超えると、ＰＭＵ１９３はパワースイッチ２４５~２４７をオフ状態にし、かつクロック信号ＧＣＬＫ２の入力を停止する。これにより、パワードメイン２４３はパワーゲーティングされ、ＮＯＳＲＡＭ２４０の待機電力を低減できる。
＜ＯＳＳＲＡＭ＞
次に、図２５、図２６を参照して、ＯＳＳＲＡＭについて説明する。
図２５に示すように、ＯＳＳＲＡＭ３００には、パワードメイン３０１~３０３、パワースイッチ３１０~３１４が設けられている。パワードメイン３０１はパワーゲーティングされないパワードメインであり、パワーゲーティング制御回路３３０が設けられる。パワードメイン３０２、３０３はパワーゲーティング可能なパワードメインである。パワードメイン３０２には、メモリセルアレイ３２０が設けられ、パワードメイン３０３には、制御回路３３１、行回路３３２、列回路３３３、バックアップ及びリカバリドライバ３３５が設けられている。
メモリセルアレイ３２０は、セル２７０、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、ゲート線ＯＧＬを有する。なお、ビット線ＢＬ、ＢＬＢはローカルビット線と呼ぶこともできる。同じ列に設けられているビット線ＢＬとビット線ＢＬＢとでなる配線対をビット線対（ＢＬ、ＢＬＢ）と呼ぶ場合がある。
ＯＳＳＲＡＭ３００には、電圧ＶＤＤＤ、ＶＳＳＳ、ＶＤＤＭ、ＶＤＭＬ、ＶＳＳＭ、ＶＤＨＢ、ＶＢＧ３、クロック信号ＧＣＬＫ３、アドドレス信号Ａｄｄｒｅｓｓ、信号ＲＳＴ、ＣＥ、ＧＷ、ＢＷが入力される。
信号ＲＳＴ、ＣＥ、ＧＷ、ＢＷは、それぞれ、リセット信号、チップイネーブル信号、グローバル書き込みイネーブル信号、バイト書き込みイネーブル信号である。これら信号に基づき、制御回路３３１はＯＳＳＲＡＭ３００を制御する。制御回路３３１に、入力信号を一時的に格納するレジスタを設けてもよい。
行回路３３２は、アドレス信号Ａｄｄｒｅｓｓが指定する選択された行のワード線ＷＬを選択する機能をもつ。列回路３３３は、アドレス信号が指定する列のビット線対（ＢＬ、ＢＬＢ）にデータを書き込む機能、および当該ビット線対（ＢＬ、ＢＬＢ）からデータを読み出す機能をもつ。
ＯＳＳＲＡＭ３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＯＳＳＲＡＭ３００の入力信号および出力信号の構造は、ＯＳＳＲＡＭ３００の動作モード、およびメモリセルアレイ３２０の構成等に基づいて設定される。
パワーゲーティング制御回路３３０は、ＰＭＵ１９３が生成するＰＧ制御信号に基づき、信号ＰＳＥ１１~ＰＳＥ１３、ならびに行回路３３２、列回路３３３、バックアップ及びリカバリドライバ３３５の制御信号を生成する。信号ＰＳＥ１１~ＰＳＥ１３は、パワースイッチ３１０~３１４のオンオフを制御する。パワースイッチ３１０、３１１は、それぞれ、電圧ＶＤＤＤ、ＶＤＨＢのパワードメイン３０３への入力を制御する。パワースイッチ３１２~３１４はそれぞれ電圧ＶＤＤＭ、ＶＤＭＬ、ＶＳＳＭのパワードメイン３０２への入力を制御する。
（セル２７０）
図２６（Ａ）にセル２７０の回路構成例を示す。セル２７０は、メモリセル２７１、バックアップ回路２７２を有する。メモリセル２７１は、標準的な６Ｔ（トランジスタ）ＳＲＡＭセルと同じ回路構成であり、双安定回路２７５、トランジスタＭＴ１、ＭＴ２を有する。双安定回路２７５は、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、仮想電源線Ｖ＿ＶＤＭ（以下、Ｖ＿ＶＤＭ線と呼ぶ）、Ｖ＿ＶＳＭ（以下、Ｖ＿ＶＳＭ線と呼ぶ）に電気的に接続されている。なお、Ｖ＿ＶＤＭ線は、パワースイッチ３１２、３１３によって、電圧の入力が制御される仮想電源線であり、Ｖ＿ＶＳＭ線は、パワースイッチ３１４によって、電圧の入力が制御される仮想電源線である。電圧ＶＤＨＢは、ゲート線ＯＧＬの高レベル電圧であり、電圧ＶＤＤＭよりも高い電圧である。
図２６（Ａ）の例では、双安定回路２７５は、２個のＣＭＯＳインバータ回路でなるラッチ回路である。ノードＱ、Ｑｂはそれぞれ、２個のＣＭＯＳインバータの入力端子と出力端子との接続部であり、相補データの保持ノードである。ノードＱ／Ｑｂが“Ｈ”／“Ｌ”になる、またはノードＱ／Ｑｂが“Ｌ”／“Ｈ”になることで、双安定回路２７５は安定状態となる。トランジスタＭＴ１、ＭＴ２は転送トランジスタである。トランジスタＭＴ１によって、ビット線ＢＬとノードＱ間の導通状態が制御され、トランジスタＭＴ２によってビット線ＢＬＢとノードＱｂ間の導通状態が制御される。
バックアップ回路２７２は、メモリセル２７１のデータをバックアップするための回路である。各セル２７０にバックアップ回路２７２を設けることで、パワードメイン３０２のパワーゲーティングが可能になる。
バックアップ回路２７２は、トランジスタＭ２１、Ｍ２２、容量素子Ｃ２１、Ｃ２２を有する。つまり、バックアップ回路２７２は２個の１Ｔ１Ｃ型メモリセルを有しており、これらメモリセルの保持ノードが、ノードＳＮ２１、ＳＮ２２である。
トランジスタＭ２１、Ｍ２２はバックゲートを有するｏｓトランジスタであり、これらバックゲートには電圧ＶＢＧ３が入力される。トランジスタＭ２１、Ｍ２２がｏｓトランジスタであるので、バックアップ回路２７２はデータを長時間保持することが可能である。トランジスタＭ２１、Ｍ２２がｏｓトランジスタであることで、Ｓｉトランジスタでなるメモリセル２７１にバックアップ回路２７２を積層して設けることができるので、バックアップ回路２７２を設けたことによるセル２７０の面積オーバーヘッドを抑えることができる。
＜低消費電力状態＞
ＯＳＳＲＡＭ３００には４種類の低消費電力状態、（１）ビット線フローティング状態、（２）休止状態、（３）セルアレイドメインＰＧ状態、（４）全ドメインＰＧ状態がある。パワーゲーティング制御回路３３０は、ＰＭＵ１９３のＰＧ信号等にもとづき、低消費電力状態でのＯＳＳＲＡＭ３００の動作を管理する。
（ビット線フローティング状態）
ビット線フローティング状態では、ビット線対（ＢＬ、ＢＬＢ）をフローティング状態にする。メモリセル２７１のデータは消失しない。
（スリープ状態）
スリープ状態では、パワードメイン３０２に電圧ＶＤＤＭよりも低い電圧ＶＤＭＬを供給する。電圧ＶＤＭＬは、メモリセル２７１のデータが消失しない大きさである。ビット線対（ＢＬ、ＢＬＢ）はフローティング状態である。
（セルアレイドメインＰＧ状態）
パワースイッチ３１２~３１４をオフにして、パワードメイン３０２への電圧ＶＤＤＭ、ＶＤＭＬ、ＶＳＳＭの供給を停止する。ビット線対（ＢＬ、ＢＬＢ）はフローティング状態である。メモリセル２７１のデータは消失する。
（全ドメインＰＧ状態）
全ドメインＰＧ状態とは、パワーゲーティング可能な全てのドメインをパワーゲーティングする状態ある。パワースイッチ３１０~３１４はオフである。
４種類の低消費電力状態は消費電力削減効果が得られる損益分岐時間（ＢＥＴ）が異なる。ＢＥＴの異なる複数の低消費電力状態を有することで、ＯＳＳＲＡＭ３００の消費電力を効率良く低減することができる。
＜パワーゲーティングシーケンス＞
図２６（Ｂ）に、パワードメイン３０２に対するパワーゲーティングシーケンスの一例を示す。図２６（Ｂ）において、ｔ１、ｔ２等は時刻を表している。
（通常動作（Ｎｏｒｍａｌ　Ｏｐｅｒａｔｉｏｎ））
時刻ｔ１以前では、ＯＳＳＲＡＭ３００の状態は、通常動作状態（書き込み状態または読み出し状態）である。ＯＳＳＲＡＭ３００はシングルポートＳＲＡＭと同様の通常動作を行う。パワースイッチ３１０~３１２、３１４はオンであり、パワースイッチ３１３はオフである。
（バックアップ（Ｂａｃｋｕｐ））
パワーゲーティング制御回路３３０の制御信号に基づき、時刻ｔ１でバックアップ動作が開始する。バックアップ及びリカバリドライバ３３５は、全配線ＯＧＬを“Ｈ”にする。ここでは、時刻ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ”であり、ノードＳＮ２１／ＳＮ２２は“Ｌ”／“Ｈ”であるので、トランジスタＭ２１、Ｍ２２がオンになると、ノードＳＮ２１の電圧はＶＳＳＭからＶＤＤＭに上昇し、ノードＳＮ２２の電圧はＶＤＤＭからＶＳＳＭに低下する。時刻ｔ２で配線ＯＧＬを“Ｌ”にすることで、バックアップ動作が終了する。ノードＳＮ２１／ＳＮ２２には、時刻ｔ１でのノードＱ／Ｑｂのデータが書き込まれる。
（パワーゲーティング（Ｐｏｗｅｒ−ｇａｔｉｎｇ））
時刻ｔ２で、パワーゲーティング制御回路３３０が信号ＰＳＥ１２を“Ｌ”にしてパワースイッチ３１２、３１４をオフすることで、パワードメイン３０２のパワーゲーティングが開始する。Ｖ＿ＶＤＭ線とＶ＿ＶＳＭ線の電圧差が低下することで、メモリセル２７１は非アクティブになる。メモリセル２７１のデータは消失するが、バックアップ回路２７２はデータを保持し続ける。
例えば、パワードメイン３０２が電源オフである間、ビット線対（ＢＬ、ＢＬＢ）をフローティング状態にする。そのための制御信号を、パワーゲーティング制御回路３３０は列回路３３３に送信する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
行回路３３２、列回路３３３、バックアップ及びリカバリドライバ３３５は、パワーゲーティング制御回路３３０の制御信号に従い、リカバリ動作を行う。リカバリ動作では、双安定回路２７５は、ノードＱ／Ｑｂのデータを検知するためのセンスアンプとして機能する。まず、ノードＱ、Ｑｂのリセット動作が行われる。時刻ｔ３で、列回路３３３は、全ビット線対（ＢＬ、ＢＬＢ）のプリチャージ動作を行う。全ビット線対（ＢＬ、ＢＬＢ）は電圧Ｖｐｒ２にプリチャージされる。行回路３３２は、全ワード線ＷＬを選択状態にする。Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線は電圧Ｖｐｒ２にプリチャージされ、ノードＱ、Ｑｂの電圧はＶｐｒ２に固定される。
時刻ｔ４で、バックアップ及びリカバリドライバ３３５は、全配線ＯＧＬを“Ｈ”にする。トランジスタＭ２１、Ｍ２２がオンになる。容量素子Ｃ２１の電荷がノードＱ、ノードＳＮ２１に分配され、容量素子Ｃ２２の電荷がノードＱｂ、ノードＳＮ２２に分配され、ノードＱとノードＱｂとに電圧差が生じる。
時刻ｔ５で、パワースイッチ３１２、３１４をオンにして、パワードメイン３０２への電圧ＶＤＤＭ、ＶＳＳＭの入力を再開する。双安定回路２７５はアクティブになると、ノードＱとノードＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ２１の電圧はＶＤＤＭとなり、ノードＱｂ、ＳＮ２２の電圧はＶＳＳＭとなる。つまり、ノードＱ／Ｑｂの状態は、時刻ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。時刻ｔ７でリカバリ動作が終了する。
Ｌ１キャッシュメモリ装置２０２と、Ｌ２キャッシュメモリ装置２０３の構成は異なっていてもよい。例えば、Ｌ１キャッシュメモリ装置２０２にはＯＳＳＲＡＭを用い、Ｌ２キャッシュメモリ装置２０３にはＮＯＳＲＡＭを用いる。または、Ｌ１キャッシュメモリ装置２０２には、メモリセル２６０で構成されるＮＯＳＲＡＭを用い、Ｌ２キャッシュメモリ装置２０３には、メモリセル２６３で構成されるＮＯＳＲＡＭを用いる。この場合、Ｌ２キャッシュメモリ装置２０３において、メモリセルアレイは、周辺回路上に積層することが可能となるので、Ｌ２キャッシュメモリ装置２０３の面積を小さくでき、大容量化に有利である。メモリセル２６０は読出しトランジスタがＳｉトランジスタであるので読み出し速度が速いため、Ｌ１キャッシュメモリ装置２０２に好適である。
＜ｏｓＡＩチップ３９０＞
ｏｓＡＩチップ３９０は、ｏｓトランジスタが用いられたＡＩの演算処理が可能なＩＣチップである。ｏｓＡＩチップ３９０が使用するデータには、重み係数データ（学習可能なデータ）、画像データ、教師データなどがある。ｏｓＡＩチップ３９０の演算結果は、例えば、推論データとして出力される。
ｏｓＡＩチップ３９０の特長は、演算に用いられるデータ（代表的には、重み係数データ）を記憶するメモリ回路が演算回路と近接して設けられていることである。このメモリ回路に、ｏｓトランジスタが用いられている。本明細書では、ｏｓトランジスタを有するメモリを、「ｏｓメモリ」と呼ぶ場合がある。図２７（Ａ）~図２７（Ｄ）にｏｓメモリの回路構成例を示す。
図２７（Ａ）に示すｏｓメモリ３８１は、２Ｔゲインセルと同じ回路構成であり、書込みトランジスタＭＷ１、読出しトランジスタＭＲ１、容量素子ＣＳ１を有する。読出しトランジスタＭＲ１のゲートが保持ノードＳＮである。書込みトランジスタＭＷ１、読出しトランジスタＭＲ１はそれぞれｏｓトランジスタである。
ｏｓメモリ３８１のノードＳＮには、書込みトランジスタＭＷ１を介して電荷が充電される。ｏｓトランジスタが極小オフ電流であることから、書込みトランジスタＭＷ１は、ノードＳＮの電荷を殆んどリークさせない。従って、ｏｓメモリ３８１は不揮発性メモリ回路として機能でき、かつ多値化が容易である。よって、ｏｓメモリ３８１を不揮発性アナログメモリ回路として、ｏｓＡＩチップ３９０に設けることができる。
書込みトランジスタＭＷ１のバックゲート電圧を変化させることで、書込みトランジスタＭＷ１のしきい値電圧を変化させることができる。書込みトランジスタＭＷ１はバックゲートの無いｏｓトランジスタでもよい。読出しトランジスタＭＲ１についても同様である。
金属酸化物は、エネルギーギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ｏｓトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる。ホットキャリア劣化を抑制できることで、高いドレイン電圧でｏｓトランジスタを駆動することができる。従って、書込みトランジスタＭＷ１がｏｓトランジスタであることで、ノードＳＮに高い電圧を印加することが可能になるため、ｏｓメモリ３８１の多値化が容易である。
図２７（Ｂ）に示すｏｓメモリ３８２はｏｓメモリ３８１の変形例であり、読出しトランジスタＭＲ２がｎチャネル型Ｓｉトランジスタである。読出しトランジスタＭＲ２はｐチャネル型Ｓｉトランジスタでもよい。
図２７（Ｃ）に示すｏｓメモリ３８３は、３トランジスタ型ゲインセルであり、書込みトランジスタＭＷ３、読出しトランジスタＭＲ３、選択トランジスタＭＳ３、容量素子ＣＳ３を有する。書込みトランジスタＭＷ３、読出しトランジスタＭＲ３、選択トランジスタＭＳ３はそれぞれバックゲートを有するｏｓトランジスタである。これらトランジスタの一部、または全てがバックゲートの無いｏｓトランジスタでもよい。
図２７（Ｄ）に示すｏｓメモリ３８４は、ｏｓメモリ３８３の変形例である。読出しトランジスタＭＲ４、選択トランジスタＭＳ４はそれぞれｎチャネル型Ｓｉトランジスタである。読出しトランジスタＭＲ４、選択トランジスタＭＳ４の一方または双方はｐチャネル型Ｓｉトランジスタでもよい。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ｏｓメモリ３８１は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能であり、データの保持に電力を消費しない。よって、ｏｓメモリ３８１をｏｓＡＩチップ３９０に組み込むことで、低消費電力なＡＩチップを提供することが可能になる。ｏｓメモリ３８２~３８４もｏｓメモリ３８１と同様の特長を有する。
図２８（Ａ）に、ｏｓＡＩチップ３９０の回路部３９１Ａの積層構造を模式的に示す。回路部３９１Ａは積層構造をもち、Ｓｉトランジスタ層１０１１、配線層１０１２、ｏｓトランジスタ層１０１３に大別される。ｏｓトランジスタ層１０１３をＳｉトランジスタ層１０１１に積層して設けることができるため、ｏｓＡＩチップ３９０の面積を小さくすることができる。
回路部３９１Ｂ（図２８（Ｂ）参照）、回路部３９１Ｃ（図２８（Ｃ）参照）のように、複数のｏｓトランジスタ層１０１３を設けてもよい。回路部３９１Ｃは、回路部３９１Ａ、３９１Ｂと異なり、Ｓｉトランジスタ層１０１１が設けられていない。回路部３９１Ｃのｏｓトランジスタ層１０１３の数は、１層の場合がある。
ｏｓＡＩチップ３９０のより具体的な回路構成は、実施の形態３および実施の形態４で説明した。前述したように、ｏｓＡＩチップ３９０の演算部を少ない素子数、配線数で演算部を構成することができるため、集積化に有利である。演算回路の集積化により、並列処理数を増やすことができるので、ｏｓＡＩチップ３９０は、市販のＧＰＵチップと同様、もしくはそれ以上の演算性能を実現できる可能性をもつ。
例えば、市販のＧＰＵチップの動作周波数が３ＧＨｚ、乗算の並列処理数が１０３である場合、ＧＰＵチップの演算性能は３×１０１２ＯＰＳ＝３Ｔｅｒａ　ＯＰＳ（ＴＯＰＳ）である。例えば、ｏｓＡＩチップ３９０は、１０６乃至１０８個程度の演算回路を設けることができ、乗算の並列処理数を１０６乃至１０８とすることができる。この場合、ｏｓＡＩの動作周波数を３ＭＨｚ又は３０ＭＨｚに低下しても、ｏｓＡＩチップ３９０の演算性能はＧＰＵと同程度である。動作周波数の低減は、ＩＣチップの動的消費電力の削減に非常に有効である。
また、ＡＩの演算など大規模な演算処理を行うため、ＧＰＵチップは高い周波数で駆動する。そのため、大電力を消費し、高温となる。ｏｓＡＩチップ３９０は、動作周波数を低減できるため、ｏｓＡＩチップ３９０の発熱を抑えることができる。したがって、演算装置において、ｏｓＡＩチップ３９０の放熱機構をＧＰＵチップの放熱機構よりも簡素にすることができる。
上掲したように、ＧＰＵチップでは、演算性能の向上と、省電力化および発熱抑制との関係はトレードオフの関係である。これに対して、ｏｓＡＩチップ３９０は、動作周波数を低減しても演算性能の劣化を少なくできる。したがって、ｏｓＡＩチップ３９０は、時間および電力に対して高効率に、大規模な演算処理を実行することができる。
（実施の形態６）
本実施の形態では、上記実施の形態に記載の演算装置を適用することが可能な電子機器、移動体、演算システムについて、図２９乃至図３２を参照しながら説明する。
図２９（Ａ）は、移動体の一例として自動車の外観図を図示している。図２９（Ｂ）は、自動車内でのデータのやり取りを簡略化した図である。自動車５９０は、複数のカメラ５９１等を有する。また、自動車５９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。
自動車５９０において、カメラ５９１等に上記ｏｓＡＩチップ３９０を用いることができる。自動車５９０は、カメラ５９１が複数の撮像方向５９２で得られた複数の画像を上記実施の形態で説明したｏｓＡＩチップ３９０で処理し、バス５９３等を介してホストコントローラ５９４等により複数の画像をまとめて解析することで、ガードレールや歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。
ｏｓＡＩチップ３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
図３０（Ａ）は、携帯型電子機器の一例を示す外観図である。図３０（Ｂ）は、携帯型電子機器内でのデータのやり取りを簡略化した図である。携帯型電子機器５９５は、プリント配線基板５９６、スピーカー５９７、カメラ５９８、マイクロフォン５９９等を有する。
携帯型電子機器５９５において、プリント配線基板５９６に上記ｏｓＡＩチップ３９０を設けることができる。携帯型電子機器５９５は、スピーカー５９７、カメラ５９８、マイクロフォン５９９等で得られる複数のデータを上記実施の形態で説明したｏｓＡＩチップ３９０を用いて処理・解析することで、ユーザの利便性を向上させることができる。また、音声案内、画像検索などを行うシステムに用いることができる。
ｏｓＡＩチップ３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。
図３１（Ａ）に示す携帯型ゲーム機１１００は、筐体１１０１、筐体１１０２、筐体１１０３、表示部１１０４、接続部１１０５、操作キー１１０７等を有する。筐体１１０１、筐体１１０２および筐体１１０３は、取り外すことが可能である。筐体１１０１に設けられている接続部１１０５を筐体１１０８に取り付けることで、表示部１１０４に出力される映像を、別の映像機器に出力することができる。他方、筐体１１０２および筐体１１０３を筐体１１０９に取り付けることで、筐体１１０２および筐体１１０３を一体化し、操作部として機能させる。筐体１１０２および筐体１１０３の基板に設けられているチップなどに先の実施の形態に示すｏｓＡＩチップ３９０を組み込むことができる。
図３１（Ｂ）はＵＳＢ接続タイプのスティック型の電子機器１１２０である。電子機器１１２０は、筐体１１２１、キャップ１１２２、ＵＳＢコネクタ１１２３および基板１１２４を有する。基板１１２４は、筐体１１２１に収納されている。例えば、基板１１２４には、メモリチップ１１２５、コントローラチップ１１２６が取り付けられている。基板１１２４のコントローラチップ１１２６などに先の実施の形態に示すｏｓＡＩチップ３９０を組み込むことができる。
図３１（Ｃ）は人型のロボット１１３０である。ロボット１１３０は、センサ２１０１乃至２１０６、および制御回路２１１０を有する。例えば、制御回路２１１０には、先の実施の形態に示すｏｓＡＩチップ３９０を組み込むことができる。
上記実施の形態で説明したｏｓＡＩチップ３９０は、電子機器に内蔵する代わりに、電子機器と通信を行うサーバーに用いることもできる。この場合、電子機器とサーバーによって演算システムが構成される。図３２に、システム３０００の構成例を示す。
システム３０００は、電子機器３００１と、サーバー３００２によって構成される。電子機器３００１とサーバー３００２間の通信は、インターネット回線３００３を介して行うことができる。
サーバー３００２には、複数のラック３００４を有する。複数のラックには、複数の基板３００５が設けられ、当該基板３００５上に上記実施の形態で説明したｏｓＡＩチップ３９０を搭載することができる。これにより、サーバー３００２にニューラルネットワークが構成される。そして、サーバー３００２は、電子機器３００１からインターネット回線３００３を介して入力されたデータを用いて、ニューラルネットワークの演算を行うことができる。サーバー３００２による演算の結果は必要に応じて、インターネット回線３００３を介して電子機器３００１に送信することができる。これにより、電子機器３００１における演算の負担を低減することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
ＳＣ１：状態、ＳＣ２：状態、ＳＧ１：状態、ＳＧ２：状態、ＳＰＧ１：状態、ＳＰＧ２：状態、ＳＰＧ３：状態、ＳＰＧ４：状態、１０：ホスト、１０Ａ：ＣＰＵ、１０Ｂ：ＣＰＵ、１１Ａ：ＣＰＵコア、１１Ｂ：ＣＰＵコア、１２：メモリ、１３：データ保持回路、２０：バス、３０：ＧＰＵ、３０＿１：ＧＰＵ、３０＿ｎ：ＧＰＵ、３０Ａ：ＧＰＵ、３０Ｂ：ＧＰＵ、３１：デバイスメモリ、３２Ａ：共有メモリ、３２Ｂ：共有メモリ、３３Ａ：ＧＰＵコア、３３Ｂ：ＧＰＵコア、３４Ａ：演算ユニット、３４Ｂ：演算ユニット、３５Ａ：データ保持部、３５Ｂ：データ保持部、４０：乗算回路、４２：電流源、４３：オフセット回路、４４：活性化関数回路、５１：入力レジスタ、５２：メモリ回路、５３：乗算回路、５４：加算回路、５５Ａ：出力レジスタ、５５Ｂ：出力レジスタ、５６Ａ：セレクタ、５６Ｂ：セレクタ、５６Ｃ：セレクタ、５６Ｄ：セレクタ、５７Ａ：メモリ回路、５７Ｂ：メモリ回路、５７Ｃ：メモリ回路、６１：演算回路、６２：スイッチ回路、６５：スイッチ回路、６６Ｓ：配線、６７Ａ：配線、７１：フリップフロップ、７２：デコーダ、７３＿０：メモリセル、７３＿１：メモリセル、７３＿２：メモリセル、７３＿３：メモリセル、７４：メモリセル、７７：トランジスタ、７８：ラッチ回路、８０：フリップフロップ、８１：デコーダ、８３＿０：メモリセル、８３＿１：メモリセル、８７：配線、９１＿０：メモリセル、９１＿１：メモリセル、９２＿０：トランジスタ、９２＿１：トランジスタ、９３：トランジスタ、１００Ａ：演算装置、１００Ｂ：演算装置、１００Ｃ：演算装置、１００Ｄ：演算装置、１００Ｅ：演算装置、１１０：ＣＰＵ、１１１：ＣＰＵコア、１１２：命令キャッシュ、１１３：データキャッシュ、１１４：バスインターフェース回路、１２０：ＧＰＵ、１２１：ＧＰＵコア、１２２：オンサイトメモリ、１２３：ＡＤＣ／ＤＡＣ、１２４：制御回路、１３１：オンチップメモリ、１４０Ａ：高速バス、１４０Ｂ：低速バス、１４１：ＤＭＡＣ、１４２：パワーマネジメントユニット、１４３：メモリコントローラ、１４４：ＤＤＲ　ＳＤＲＡＭコントローラ、１４５：ＵＳＢインターフェース回路、１４６：ディスプレイインターフェース回路、１４７：セキュリティー回路、１５０：ブリッジ回路、１５１：割り込み制御回路、１５２：インターフェース回路、１５３：バッテリー制御回路、１５４：ＡＤＣ／ＤＡＣインターフェース回路、１６０：電源回路、１９０：ＣＰＵ、１９３：ＰＭＵ、２００：ＣＰＵコア、２０２：Ｌ１キャッシュメモリ装置、２０３：Ｌ２キャッシュメモリ装置、２０５：バスインターフェース部、２１０：パワースイッチ、２１１：パワースイッチ、２１２：パワースイッチ、２１４：レベルシフタ、２２０：フリップフロップ、２２１：スキャンフリップフロップ、２２１Ａ：クロックバッファ回路、２２２：バックアップ回路、２４０：ＮＯＳＲＡＭ、２４２：パワードメイン、２４３：パワードメイン、２４５：パワースイッチ、２４６：パワースイッチ、２４７：パワースイッチ、２５０：メモリセルアレイ、２５１：制御回路、２５２：行回路、２５３：列回路、２６０：メモリセル、２６２：メモリセル、２６３：メモリセル、２７０：セル、２７１：メモリセル、２７２：バックアップ回路、２７５：双安定回路、３００：ＯＳＳＲＡＭ、３０１：パワードメイン、３０２：パワードメイン、３０３：パワードメイン、３１０：パワースイッチ、３１１：パワースイッチ、３１２：パワースイッチ、３１３：パワースイッチ、３１４：パワースイッチ、３２０：メモリセルアレイ、３３０：パワーゲーティング制御回路、３３１：制御回路、３３２：行回路、３３３：列回路、３３５：バックアップ及びリカバリドライバ、３８１：ｏｓメモリ、３８２：ｏｓメモリ、３８３：ｏｓメモリ、３８４：ｏｓメモリ、３９０：ｏｓＡＩチップ、３９１Ａ：回路部、３９１Ｂ：回路部、３９１Ｃ：回路部、４００：ｏｓＡＩチップ、４０１：レシーバ、４０３：ＤＡＣ、４０４：ＤＡＣ、４０５：ＭＡＣアレイ、４０６：ＭＡＣアレイ、４０７：ゲートドライバ、４０８：ＡＤＣ、４０９：トランスミッタ、４５０：ｏｓＡＩチップ、４６０：コントローラ、４６２：Ｉ２Ｃモジュール、４６３：レシーバ、４６４：トランスミッタ、４６６：データドライバ、４６７：ワードドライバ、４７０：演算回路アレイ、４７１：演算部、４７２：ＳＲＡＭ、４７４：セレクタ、４７５：セレクタ、４７６：デマルチプレクサ、５９０：自動車、５９１：カメラ、５９２：撮像方向、５９３：バス、５９４：ホストコントローラ、５９５：携帯型電子機器、５９６：プリント配線基板、５９７：スピーカー、５９８：カメラ、５９９：マイクロフォン、１１００：携帯型ゲーム機、１１０１：筐体、１１０２：筐体、１１０３：筐体、１１０４：表示部、１１５：接続部、１１０７：操作キー、１１０８：筐体、１１０９：筐体、１１２０：電子機器、１１２１：筐体、１１２２：キャップ、１１２３：ＵＳＢコネクタ、１１２４：基板、１１２５：メモリチップ、１１２６：コントローラチップ、１１３０：ロボット、２１０１：センサ、２１０６：センサ、２１１０：制御回路、３０００：システム、３００１：電子機器、３００２：サーバー、３００３：インターネット回線、３００４：ラック、

Claims (5)

  1. 　第１の演算部と、
    　第２の演算部と、を有し、
    　前記第１の演算部は、第１のＣＰＵコアと、第２のＣＰＵコアと、を有し、
    　前記第２の演算部は、第１のＧＰＵコアと、第２のＧＰＵコアと、を有し、
    　前記第１のＣＰＵコアおよび前記第２のＣＰＵコアと、は、それぞれパワーゲーティングすることができる機能を有し、
    　前記第１のＣＰＵコアおよび前記第２のＣＰＵコアは、それぞれフリップフロップに電気的に接続されている第１のデータ保持回路を有し、
    　前記第１のＧＰＵコアは、アナログ値を保持し、前記アナログ値を２ビット以上のデジタルデータとして読み出すことができる第２のデータ保持回路を有し、
    　前記第２のＧＰＵコアは、デジタル値を保持し、１ビットのデジタルデータとして読み出すことができる第３のデータ保持回路を有し、
    　前記第１乃至第３のデータ保持回路は、それぞれ第１のトランジスタおよび容量素子を有し、
    　前記第１のトランジスタは、前記容量素子に電気的に接続され
    　前記第１のトランジスタにおいて、チャネル形成領域は酸化物半導体を有することを特徴とする演算装置。
  2. 　請求項１において、
    　前記第２のデータ保持回路および前記第３のデータ保持回路は、それぞれ第２のトランジスタを有し、
    　前記第１のトランジスタのソースまたはドレインの一方と、前記容量素子の一方の電極と、前記第２のトランジスタのゲートと、が電気的に接続されたノードに前記アナログ値または前記デジタル値に応じた電位を保持する機能を有することを特徴とする演算装置。
  3. 　請求項１または請求項２において、
    　前記第１のＣＰＵコアおよび前記第２のＣＰＵコアは、いずれか一方が演算処理を実行する状態へ、いずれか他方がパワーゲーティングする状態への切り替えが行われ、前記切り替えは前記第１のＣＰＵコアまたは前記第２のＣＰＵコアが設けられた領域の温度に応じて制御されることを特徴とする演算装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第１のＧＰＵコアおよび前記第２のＧＰＵコアは、いずれか一方が演算処理を実行する状態へ、いずれか他方がパワーゲーティングする状態への切り替えが行われ、前記切り替えは科学技術計算基づく演算処理であるか、またはニューラルネットワークを利用した推論に基づく演算処理であるか、に応じて制御されることを特徴とする演算装置。
  5. 　請求項１乃至４のいずれか一に記載の演算装置を有する電子機器。
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