TWI783854B - 乘積和運算裝置 - Google Patents
乘積和運算裝置 Download PDFInfo
- Publication number
- TWI783854B TWI783854B TW111101250A TW111101250A TWI783854B TW I783854 B TWI783854 B TW I783854B TW 111101250 A TW111101250 A TW 111101250A TW 111101250 A TW111101250 A TW 111101250A TW I783854 B TWI783854 B TW I783854B
- Authority
- TW
- Taiwan
- Prior art keywords
- product
- circuit
- coupled
- input
- voltage
- Prior art date
Links
- 238000004364 calculation method Methods 0.000 title abstract description 4
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 230000004913 activation Effects 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims abstract description 3
- 239000013078 crystal Substances 0.000 claims description 4
- 238000013473 artificial intelligence Methods 0.000 claims description 3
- 102100021947 Survival motor neuron protein Human genes 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 101000617738 Homo sapiens Survival motor neuron protein Proteins 0.000 description 11
- 208000032225 Proximal spinal muscular atrophy type 1 Diseases 0.000 description 11
- 208000026481 Werdnig-Hoffmann disease Diseases 0.000 description 11
- 238000013528 artificial neural network Methods 0.000 description 11
- 208000032471 type 1 spinal muscular atrophy Diseases 0.000 description 11
- 238000013139 quantization Methods 0.000 description 10
- 101100367244 Arabidopsis thaliana SWA1 gene Proteins 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000032683 aging Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/048—Activation functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Computer Hardware Design (AREA)
- Molecular Biology (AREA)
- General Health & Medical Sciences (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Artificial Intelligence (AREA)
- Power Engineering (AREA)
- Neurology (AREA)
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
一種乘積和運算裝置。乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器的臨界電壓依據激活函數的分類閾值設定，多個反向器反應類比乘積和信號而產生多個位元信號，編碼器電路對多個位元信號進行編碼以產生數位信號。
Description
本發明是有關於一種運算裝置，且特別是有關於一種乘積和運算裝置。
隨著半導體技術的發展，各式半導體裝置不斷推陳出新。一種新穎的半導體裝置可以執行運算，例如是乘積和(sum-of-product)運算。乘積和運算對於人工智慧技術(Artificial Intelligence)而言具備相當大的用途。
在類比神經網路中，常需對上一層結點的輸出做非線性轉換，以使類比神經網路能處理非線性的問題。在電路實施上，類比神經網絡會先進行類比數位轉換(A-to-D conversion)，再進行激活函數運算，然複雜的激活函數常對應地需要使用高精確度的類比數位轉換器，而使得製造成本增加或類比神經網路的效能不佳。
本發明提供一種乘積和運算裝置，可降低對類比數位轉換器的精確度要求，有效提高類比神經網路的效能。
本發明的乘積和運算裝置。乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器的臨界電壓依據激活函數的分類閾值設定，多個反向器反應類比乘積和信號而產生多個位元信號，編碼器電路對多個位元信號進行編碼以產生數位信號。
基于上述，本發明實施例的乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器的臨界電壓可依據激活函數的分類閾值設定，多個反向器可反應類比乘積和信號而產生多個位元信號，編碼器電路可對多個反向器提供的多個位元信號進行編碼以產生數位信號。如此依據激活函數的分類閾值設定多個反向器的臨界電壓，可在進行類比數位轉換的同時完成激活函數的運算，進而降低對類比數位轉換器的精確度要求，有效提高類比神經網路的效能。
為了使本發明之內容可以被更容易明瞭，以下特舉實施例做為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
以下請參照圖1，圖1是依照本發明一實施例所繪示的乘積和運算裝置的電路方塊示意圖。乘積和運算裝置可用以執行類神經網路運算，其可例如為人工智慧運算裝置或邊緣運算裝置，乘積和運算裝置包括乘積和運算電路102以及類比數位轉換電路104，乘積和運算電路102耦接類比數位轉換電路104。乘積和運算電路102可將多個權重信號SC1~SCN與多個類比輸入信號SA1~SAN進行乘積和運算，其中N為正整數，以輸出類比乘積和信號SMA1。類比數位轉換電路104則可將類比乘積和信號SMA1轉為數位信號SB1。
進一步來說，類比數位轉換電路104可包括多個反向器InV1~InV15以及編碼器電路106，各個反向器InV1~InV15的輸入端與輸出端分別耦接乘積和運算電路102與編碼器電路106。各個反向器InV1~InV15分別具有不同的臨界電壓，此臨界電壓對應於類比轉數位轉換器各階量化轉換電壓，而可反應類比乘積和信號SMA1而產生對應的類比轉數位輸出的位元信號。舉例來說，在本實施例中，反向器InV1的臨界電壓可用以產生最低位元信號，而反向器InV15的臨界電壓可用以產生最高位元信號。反向器InV1~InV15所產生的位元信號可例如構成溫度計碼(然不以此為限)，以表示類比乘積和信號SMA1的信號值。在本實施例中，反向器InV1~InV15的臨界電壓可依據激活函數的分類閾值設定，以在進行類比數位轉換的同時完成激活函數的運算，進而降低對類比數位轉換器的精確度要求，有效提高類比神經網路的效能。
舉例來說，圖2A是習知技術的一種激活函數與類比數位轉換器的量化轉換點的示意圖。圖2B是依照本發明一實施例所繪示的激活函數與類比數位轉換電路的量化轉換點的示意圖。其中圖2A與圖2B所示的激活函數為Tanh函數，然不以此為限，在其他實施例中，激活函數也可為其他函數，例如Sigmoid函数。如圖2A所示，在習知技術中，類比數位轉換器的量化轉換點在橫軸(類比數位轉換器的輸入電壓)上為等距分佈，為配合後端的激活函數運算，需對應使用高位元的類比數位轉換器(至少需5位元解析度的類比數位轉換器，才能滿足33階的量化需求)。而在圖2B實施例中，通過依據激活函數的分類閾值設定多個反向器InV1~InV15的臨界電壓，可進行非線性的類比數位轉換，而將類比數位轉換電路104的量化轉換點分配在激活函數的分類點(分類閾值)上(使類比數位轉換電路104的量化轉換點在縱軸(類比數位轉換電路104的輸出)上為等距分佈)，以在進行類比數位轉換的同時完成激活函數的運算。如圖2B所示，相較於圖2A的習知技術，對類比數位轉換器的量化需求降低為11階，而可有效地降低對類比數位轉換器的精確度要求，提高類比神經網路的效能。
進一步來說，各個反向器InV1~InV15的實施方式可如圖3所示，在圖3實施例中，以反向器InV1進行說明，反向器InV2~InV15可以相同的方式實施。在圖3中，反向器InV1可包括P型電晶體M1以及N型電晶體M2，P型電晶體M1以及N型電晶體M2耦接於操作電壓VC與參考電壓之間，(在本實施例中參考電壓為接地電壓，然不以此為限。P型電晶體M1以及N型電晶體M2的閘極耦接乘積和運算電路102，以接收類比乘積和信號SMA1。P型電晶體M1以及N型電晶體M2的共同接點耦接編碼器電路106，反向器InV1可反應類比乘積和信號SMA1於P型電晶體M1以及N型電晶體M2的共同接點上產生對應的位元信號ST1。如上所述，反向器InV1~InV15具有不同的臨界電壓，而可依據激活函數的分類閾值進行設定，在本實施例中，各個反向器InV1~InV15的臨界電壓反應P型電晶體M1與N型電晶體M2的通道寬度長度比不同而有所不同，亦即各個反向器InV1~InV15的臨界電壓可透過調整P型電晶體M1與N型電晶體M2的通道寬度長度比來設計。例如可使各反向器InV1~InV15的P型電晶體M1具有相同的通道寬度，各反向器的N型電晶體M2具有相同的通道寬度，並透過使各反向器InV1~InV15的P型電晶體M1與N型電晶體M2具有不同的通道長度來調整各個反向器InV1~InV15的臨界電壓。
此外，編碼器電路106可對反向器InV1~InV15所產生的位元信號進行編碼以產生數位信號SB1。舉例來說，編碼器電路106可將反向器InV1~InV15所產生的位元信號構成的溫度計碼編碼為二進制信號(在本實施例中，可編碼為4位元的二進制信號，然不以此為限)，並做為數位信號SB1輸出。在部分實施例中，編碼器電路106可例如以邏輯電路來實施，然不以此為限，編碼器電路106也可例如透過參照查找表(例如溫度計碼轉二進制碼的查找表)的方式將反向器InV1~InV15所產生的位元信號編碼為數位信號SB1。
如上所述，乘積和運算裝置除了具有降低對類比數位轉換器的精確度要求，提高類比神經網路的效能的優點外，具有不同臨界電壓的反向器InV1~InV15以及編碼器電路106可快速地將類比乘積和信號SMA1轉換為數位信號SB1，且可不需額外提供電流或電壓，而無靜態偏壓電流，僅有轉態電流，且轉態時間極短，而具有功耗低且轉換效率高的優點。此外，反向器InV1~InV15與編碼器電路106的電路架構具有電路面積較小的優點。
值得注意的是，上述實施例為以15個反向器InV1~InV15進行類比數位轉換電路104的說明，然反向器的數量並不以上述實施例為限，在其他實施例中，類比數位轉換電路104可包括更多或更少的反向器。
圖4是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。進一步來說，乘積和運算裝置的乘積和運算電路102可包括乘法電路402與加法電路404，乘法電路402耦接加法電路404。乘法電路402可接收多個類比輸入信號SA1~SAN以及多個權重信號SC1~SCN，將多個權重信號SC1~SCN與多個類比輸入信號SA1~SAN進行乘法運算，以產生多個乘積信號SM1~SMN。加法電路404則可將多個乘積信號SM1~SMN相加，以產生類比乘積和信號SMA1。
圖5是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。在本實施例中，乘法電路402可包括多個電流源IA1~IA4、開關SWA1~SWA4、電流鏡電路502以及開關SWB1~SWB4，開關SWA1~SWA4耦接於對應的電流源IA1~IA4與電流鏡電路502之間，電流鏡電路502具有多個輸出端O1~O4，開關SWB1~SWB4耦接於對應的電流鏡電路502的輸出端O1~O4與比較器A1的負輸入端之間。加法電路404可包括比較器A1與回授電阻RFB。比較器A1的負輸入端耦接開關SWB1~SWB4，比較器A1的正輸入端耦接參考電壓VR，比較器A1的輸出端耦接反向器InV1~InV15的輸入端，回授電阻RFB耦接於比較器A1的負輸入端與輸出端之間。
在本實施例中，電流源IA1~IA4可例如以電晶體來實施，然不以此為限。電流源IA1~IA4可受控於控制電壓VCON而分別提供不同的電流，舉例來說，電流源IA1~IA4提供的電流的電流值間的比可為等比數列，例如電流源IA1~IA4提供的電流的電流值可依序為0.1uA、0.2uA、0.4uA、0.8uA，然不以此為限。開關SWA1~SWA4可受控於類比輸入信號SA1~SA4而改變其導通狀態，被導通的開關可將其對應的電流源的電流提供給電流鏡電路502。舉例來說，假設在本實施例中，開關SWA1~SWA3為導通狀態，而開關SWA4為斷開狀態，則開關SWA1~SWA3可分別提供電流值為0.1uA、0.2uA、0.4uA的電流，亦即電流鏡電路502所接收的電流I的電流值為0.7uA。
電流鏡電路502可依據被導通的開關SWA1~SWA3所提供的電流自其輸出端O1~O4輸出多個電流，此些電流的電流值間的比可為等比數列，例如在本實施例中，輸出端O1~O4可分別輸出電流值為I/15、2I/15、4I/15、8I/15的電流，然不以此為限。開關SWB1~SWB4可受控於權重信號SC1~SC4而改變其導通狀態，被導通的開關可將其對應的輸出端的電流提供給比較器A1的負輸入端。舉例來說，假設在本實施例中，開關SWB1、SWB3為導通狀態，而開關SWB2、SWB4為斷開狀態，則開關SWB1、SWB3可分別提供電流值為I/15、4I/15的電流，亦即比較器A1的負輸入端所接收的電流ISM的電流值為5I/15。電流ISM經由比較器A1與回授電阻RFB後，比較器A1輸出的電壓即可代表類比輸入信號SA1~SA4與權重信號SC1~SC4的乘積和(類比乘積和信號SMA1)。值得注意的是，本實施例為以4個電流源IA1~IA4、4個開關SWA1~SWA4以及4個開關SWB1~SWB4為例進行乘積和運算電路102的說明，然開關以及電流源的數量並不以本實施例為限，電流源IA1~IA4提供的電流的電流值間的關係以及電流鏡電路502的輸出端O1~O4提供的電流的電流值間的關係也不以本實施例為限。
此外，在部分實施例中，乘積和運算裝置還可更包括如圖6所示的控制電壓產生電路。如圖6所示，控制電壓產生電路可包括輸入反向器TinV1、TinV2、比較器A2、A3、電晶體M3、分壓電路602以及電壓產生電路604。輸入反向器TinV1、TinV2的輸入端與輸出端相互連接，比較器A2的負輸入端耦接輸入反向器TinV1的輸出端，比較器A2的輸出端耦接電晶體M3的控制端，電晶體M3的第一端與第二端分別耦接操作電壓VC與分壓電路602，分壓電路602還耦接比較器A2的正輸入端與比較器A3的輸出端，分壓電路602可分壓電晶體M3的第二端的電壓，而產生分壓電壓至比較器A2的正輸入端。在本實施例中，分壓電路602為以電阻R1、R2實施，然不以此為限，電阻R1、R2串接於電晶體M3的第二端與比較器A3的輸出端之間，電阻R1、R2的共同接點耦接比較器A2的正輸入端。比較器A3的正輸入端耦接輸入反向器TinV2的輸出端，比較器A3的負輸入端與輸出端相互連接。此外，電壓產生電路604耦接電晶體M3的控制端與圖5中的電流源IA1~IA4的控制端。
輸入反向器TinV1的臨界電壓可設定為大於任一反向器InV1~InV15的臨界電壓，輸入反向器TinV2的臨界電壓可設定為小於任一反向器InV1~InV15的臨界電壓。舉例來說，假設反向器InV1~InV15的臨界電壓為依序地遞減，也就是說反向器InV1具有最大臨界電壓，而反向器InV15具有最小的臨界電壓，則輸入反向器TinV1的臨界電壓可設定為大於反向器InV1的臨界電壓，輸入反向器TinV2的臨界電壓可設定為小於反向器InV15的臨界電壓，例如輸入反向器TinV1與反向器InV1的臨界電壓差值可等於反向器InV1與反向器InV2的臨界電壓差值，反向器InV15與輸入反向器TinV2的臨界電壓差值可等於反向器InV14與反向器InV15的臨界電壓差值，然不以此為限。通過使輸入反向器TinV1與TinV2的輸入端與輸出端相互連接，可使輸入反向器TinV1與TinV2提供的輸入電壓VH、VL等於輸入反向器TinV1與TinV2的臨界電壓值。進一步來說，輸入反向器TinV1與TinV2可例如以圖3實施例的電路架構來實施，也就是說，可通過調整P型電晶體M1與N型電晶體M2的通道寬度長度比來改變臨界電壓。
輸入反向器TinV1與TinV2可分別提供輸入電壓VH、VL至比較器A2的負輸入端與比較器A3的正輸入端，而在電晶體M3的導通路徑上產生電流Iu。電壓產生電路604可依據電流Iu產生對應的控制電壓VCON至圖5的電流源IA1~IA4的控制端，以使電流源IA1~IA4提供電流。在部分實施例中，電流源IA1~IA4提供的電流可例如為電流Iu的整數倍，然不以此為限。電壓產生電路604可例如以電流鏡電路來實施，然不以此為限。此外，輸入反向器TinV2還可將輸入電壓VL做為參考電壓VR提供至圖5的比較器A1的正輸入端。
由於輸入反向器TinV1與TinV2提供的輸入電壓VH、VL可隨著溫度、製程變異、電路老化程度…等電路變量動態地改變，因此，利用輸入反向器TinV1與TinV2來分別提供輸入電壓VH、VL至比較器A2的負輸入端與比較器A3的正輸入端，並提供輸入電壓VL至比較器A1的正輸入端，可在乘積和運算裝置中的其他元件因上述的電路變量使電壓工作範圍改變時，自動地對電路變量所造成的電壓工作範圍變動進行補償。此外，輸入反向器TinV1與TinV2的電路架構不需額外提供的參考電壓與參考電流，並具有反應速度快、單調性與非線性特性佳的優點。
綜上所述，本發明實施例的乘積和運算裝置包括具有編碼器電路以及多個反向器的類比數位轉換電路，多個反向器的臨界電壓可依據激活函數的分類閾值設定，多個反向器可反應類比乘積和信號而產生多個位元信號，編碼器電路可對多個反向器提供的多個位元信號進行編碼以產生數位信號。如此依據激活函數的分類閾值設定多個反向器的臨界電壓，可在進行類比數位轉換的同時完成激活函數的運算，進而降低對類比數位轉換器的精確度要求，有效提高類比神經網路的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
102：乘積和運算電路
104：類比數位轉換電路
106：編碼器電路
402：乘法電路
404：加法電路
502：電流鏡電路
602：分壓電路
604：電壓產生電路
SC1~SCN：權重信號
SA1~SAN：類比輸入信號
SMA1：類比乘積和信號
SB1：數位信號
InV1~InV15：反向器
TinV1、TinV2：輸入反向器
M1：P型電晶體
M2：N型電晶體
M3：電晶體
VC：操作電壓
VCON：控制電壓
VR：參考電壓
VH、VL：輸入電壓
R1、R2：電阻
ST1：位元信號
SM1~SMN：乘積信號
SWA1~SWA4、SWB1~SWB4：開關
A1~A3：比較器
RFB：回授電阻
IA1~IA4：電流源
I、ISM、Iu：電流
O1~O4：輸出端
圖1是依照本發明一實施例所繪示的乘積和運算裝置的電路方塊示意圖。
圖2A是習知技術的一種激活函數與類比數位轉換的量化轉移點的示意圖。
圖2B是依照本發明一實施例所繪示的激活函數與類比數位轉換的量化轉移點的示意圖。
圖3是依照本發明一實施例所繪示的反向器的電路示意圖。
圖4是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。
圖5是依照本發明另一實施例所繪示的乘積和運算裝置的電路方塊示意圖。
圖6是依照本發另一實施例所繪示的控制電壓產生電路的電路方塊示意圖。
102：乘積和運算電路
104：類比數位轉換電路
106：編碼器電路
SC1~SCN：權重信號
SA1~SAN：類比輸入信號
SMA1：類比乘積和信號
SB1：數位信號
InV1~InV15：反向器
Claims (14)
- 一種乘積和運算裝置，包括：一乘積和運算電路，將多個權重信號與多個類比輸入信號進行乘積和運算，以輸出一類比乘積和信號；以及一類比數位轉換電路，耦接該乘積和運算電路，將該類比乘積和信號轉為一數位信號，該類比數位轉換電路包括：多個反向器，耦接該乘積和運算電路，該些反向器的臨界電壓依據一激活函數的分類閾值設定，該些反向器反應該類比乘積和信號而產生多個位元信號，其中各反向器包括：一P型電晶體：以及一N型電晶體，與該P型電晶體串接於一操作電壓與一第一參考電壓之間，該P型電晶體與該N型電晶體的閘極耦接該乘積和運算電路，各反向器對應的位元信號產生於該P型電晶體與該N型電晶體的共同接點上：以及一編碼器電路，耦接該些反向器，對該些位元信號進行編碼以產生該數位信號。
- 如請求項1所述的乘積和運算裝置，其中各反向器的臨界電壓反應該P型電晶體與該N型電晶體的通道寬度長度比不同而有所不同。
- 如請求項2所述的乘積和運算裝置，其中各反向器的P型電晶體具有相同的通道寬度，各反向器的N型電晶體具有相同的通道寬度。
- 如請求項1所述的乘積和運算裝置，其中該乘積和運算電路包括：一乘法電路，接收該些類比輸入信號以及該些權重信號，對該些權重信號與該些類比輸入信號進行乘法運算，以產生多個乘積信號；以及一加法電路，耦接該乘法電路，將該些乘積信號相加，以產生該類比乘積和信號。
- 如請求項4所述的乘積和運算裝置，其中該加法電路包括：一第一比較器，其正輸入端接收該些乘積信號，該第一比較器的負輸入端耦接一第二參考電壓，該第一比較器的輸出端耦接該些反向器的輸入端；以及一回授電阻，耦接於該第一比較器的正輸入端與輸出端之間，該第一比較器的輸出端輸出該類比乘積和信號。
- 如請求項5所述的乘積和運算裝置，其中該乘法電路包括：多個第一電流源，分別受控於一控制電壓而提供多個電流；多個第一開關，耦接對應的該些第一電流源，該些第一開關的導通狀態受控於該些類比輸入信號；一電流鏡電路，耦接該些第一開關，該電流鏡電路具有多個輸出端，該電流鏡電路依據導通的該些第一開關提供的電流自該些輸出端提供多個電流；以及 多個第二開關，分別耦接於對應的該電流鏡電路的輸出端與該比較器的負輸入端之間，該些第二開關的導通狀態受控於該些權重信號。
- 如請求項6所述的乘積和運算裝置，還包括：一控制電壓產生電路，包括：一第一輸入反向器，其輸入端與輸出端相互連接，該第一輸入反向器提供一第一輸入電壓，該第一輸入反向器的臨界電壓大於任一該些反向器的臨界電壓；一第二輸入反向器，其輸入端與輸出端相互連接，該第二輸入反向器提供一第二輸入電壓，該第二輸入反向器的臨界電壓小於任一該些反向器的臨界電壓，其中該第二輸入電壓做為該第二參考電壓而被提供至該第一比較器的正輸入端；一第二比較器，其負輸入端耦接該第一輸入反向器的輸出端；一電晶體，其控制端耦接該第二比較器的輸出端，該電晶體的第一端耦接該操作電壓；一分壓電路，耦接該電晶體的第二端以及該第二比較器的正輸入端，分壓該電晶體的第二端的電壓，而產生一分壓電壓至該第二比較器的正輸入端；一第三比較器，其正、負輸入端分別耦接該第二輸入反向器的輸出端與該第三比較器的輸出端，該第三比較器的輸出端耦接該分壓電路；以及 一電壓產生電路，耦接該電晶體的控制端，對應流經該電晶體的電流產生該控制電壓。
- 如請求7所述的乘積和運算裝置，其中該分壓電路包括：一第一電阻；一第二電阻，與該第一電阻耦接於該電晶體的第二端與該第三比較器的輸出端之間，該第一電阻與該第二電阻的共同接點耦接該第二比較器的正輸入端。
- 如請求項7所述的乘積和運算裝置，其中該電壓產生電路包括電流鏡電路。
- 如請求項6所述的乘積和運算裝置，其中該些第一電流源提供的該些電流的電流值間的比為等比數列，該電流鏡電路的該些輸出端提供的該些電流的電流值的比為等比數列。
- 如請求項1所述的乘積和運算裝置，其中該編碼器電路參照一查找表將該些位元信號編碼為該數位信號。
- 如請求項1所述的乘積和運算裝置，其中該些位元信號構成一溫度計碼。
- 如請求項12所述的乘積和運算裝置，其中該數位信號為二進制信號。
- 如請求項1所述的乘積和運算裝置，其中該乘積和運算裝置為人工智慧運算裝置或邊緣運算裝置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163162502P | 2021-03-17 | 2021-03-17 | |
| US63/162,502 | 2021-03-17 | ||
| CN202110970487.6 | 2021-08-23 | ||
| CN202110970487.6A CN113655993A (zh) | 2021-03-17 | 2021-08-23 | 乘积和运算装置 |
| US202163278468P | 2021-11-11 | 2021-11-11 | |
| US63/278,468 | 2021-11-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202238362A TW202238362A (zh) | 2022-10-01 |
| TWI783854B true TWI783854B (zh) | 2022-11-11 |
Family
ID=83363459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111101250A TWI783854B (zh) | 2021-03-17 | 2022-01-12 | 乘積和運算裝置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220309255A1 (zh) |
| TW (1) | TWI783854B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6571268B1 (en) * | 1998-10-06 | 2003-05-27 | Texas Instruments Incorporated | Multiplier accumulator circuits |
| US20090077145A1 (en) * | 2007-09-14 | 2009-03-19 | Cswitch Corporation | Reconfigurable arithmetic unit |
| TW201329860A (zh) * | 2011-07-21 | 2013-07-16 | Hitachi Ulsi Sys Co Ltd | 運算處理裝置及微電腦 |
| US20130321187A1 (en) * | 2012-06-04 | 2013-12-05 | Fujitsu Limited | Analog-to-digital converter and electronic apparatus |
| TW201743566A (zh) * | 2016-06-03 | 2017-12-16 | 聯發科技股份有限公司 | 量化器 |
| TW201939270A (zh) * | 2018-03-19 | 2019-10-01 | 美商神話股份有限公司 | 用於混合訊號運算的系統與方法 |
| US20200150927A1 (en) * | 2018-11-08 | 2020-05-14 | Tdk Corporation | Sum-of-products operator, sum-of-products operation method, logical operation device, and neuromorphic device |
| US20200250521A1 (en) * | 2017-09-06 | 2020-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic device and electronic device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661365B1 (en) * | 2001-04-30 | 2003-12-09 | Engim, Incorporated | Circuit architectures and methods for A/D conversion |
| JP4620943B2 (ja) * | 2003-10-16 | 2011-01-26 | キヤノン株式会社 | 積和演算回路及びその方法 |
| US8362937B2 (en) * | 2009-06-12 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits for converting analog signals to digital signals, systems, and operating methods thereof |
| US10877752B2 (en) * | 2018-09-28 | 2020-12-29 | Intel Corporation | Techniques for current-sensing circuit design for compute-in-memory |
| KR20210152244A (ko) * | 2020-06-08 | 2021-12-15 | 삼성전자주식회사 | 뉴럴 네트워크를 구현하는 장치 및 그 동작 방법 |
-
2022
- 2022-01-12 TW TW111101250A patent/TWI783854B/zh active
- 2022-03-01 US US17/683,357 patent/US20220309255A1/en not_active Abandoned
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6571268B1 (en) * | 1998-10-06 | 2003-05-27 | Texas Instruments Incorporated | Multiplier accumulator circuits |
| US20090077145A1 (en) * | 2007-09-14 | 2009-03-19 | Cswitch Corporation | Reconfigurable arithmetic unit |
| TW201329860A (zh) * | 2011-07-21 | 2013-07-16 | Hitachi Ulsi Sys Co Ltd | 運算處理裝置及微電腦 |
| US20130321187A1 (en) * | 2012-06-04 | 2013-12-05 | Fujitsu Limited | Analog-to-digital converter and electronic apparatus |
| TW201743566A (zh) * | 2016-06-03 | 2017-12-16 | 聯發科技股份有限公司 | 量化器 |
| US20200250521A1 (en) * | 2017-09-06 | 2020-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Arithmetic device and electronic device |
| TW201939270A (zh) * | 2018-03-19 | 2019-10-01 | 美商神話股份有限公司 | 用於混合訊號運算的系統與方法 |
| US20200150927A1 (en) * | 2018-11-08 | 2020-05-14 | Tdk Corporation | Sum-of-products operator, sum-of-products operation method, logical operation device, and neuromorphic device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220309255A1 (en) | 2022-09-29 |
| TW202238362A (zh) | 2022-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5243347A (en) | Monotonic current/resistor digital-to-analog converter and method of operation | |
| US6166670A (en) | Self calibrating current mirror and digital to analog converter | |
| US8830102B2 (en) | Compact digital-to-analog converter | |
| US6714151B2 (en) | A/D converter | |
| US5283580A (en) | Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation | |
| KR950014913B1 (ko) | 저항 회로망을 갖는 디지탈-아나로그 변환기 | |
| CN112636761B (zh) | 一种指数基准电流型的数字模拟转换电路及电子设备 | |
| CN103095303A (zh) | 一种电流型与电压型组合数模转换器 | |
| CN108599771B (zh) | 数模转换电路、方法和显示装置 | |
| TWI603587B (zh) | 數位類比轉換器 | |
| JP4671766B2 (ja) | デジタル−アナログ変換器とデジタル−アナログ変換方法 | |
| TWI783854B (zh) | 乘積和運算裝置 | |
| Yenuchenko | Alternative structures of a segmented current-steering DAC | |
| TWI776645B (zh) | 乘積和運算裝置 | |
| Yu et al. | A two-step ADC with statistical calibration | |
| CN114356280A (zh) | 乘积和运算装置 | |
| JP3723362B2 (ja) | フラッシュ方式アナログ／デジタル変換装置 | |
| CN114117986B (zh) | 一种运算器 | |
| Baranwal et al. | Design and analysis of 8 bit fully segmented digital to analog converter | |
| Kotabagi et al. | An 8 Bit Binary Weighted CMOS Current Steering DAC Using UMC 180nm Technology | |
| Patel et al. | Design and implementation of 4 bit binary weighted current steering DAC | |
| Prasad et al. | An Efficient and Low Power 45nm CMOS Based R-2R DAC | |
| Kamate et al. | Design and Implementation of Low Power Flash Analog to Digital Converter | |
| J Patel et al. | Comparative Study of Current steering DAC based on Implementation using various types of Switches | |
| Khorami et al. | An ultra low-power digital to analog converter for SAR ADCs |