JPH01287762A - 共有メモリデータ保護方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 コノ発明は、マルチプロセッサ間尺・びプログラム間の
共有メモリデータ保護に関するものである。

〔従来の技術〕

第４図は、例矛ば特開昭６１−１！５１９５５号公報に
示された従来の共有メモリ制御回路のブロック図であり
、（ｌａ）〜（Ｉｎ）はプロセッサ、（２ａ）〜（ｓｌ
ｎ）ｔ！ババス用権調停機能を持つ共■メそりインタフ
ェース部、Ｉ４１は共有メモリ制御部、１５１は共有メ
モリでおる。

順はプロセッサ（ｌａ）〜（Ｂａ）と共有メモリ＋６１
を結びデータ転送を可能とする共有メモリパスであり、
１６）は共有メモリ・６１内に設けられた。共有メモリ
・５）の捕捉状態を記憶する補助メモリである。

次ＶＣ動作について説明する。例えばプロセッサ（ｉｎ
）が共有メモリ１５１をアクセスする場合、まずアクセ
ス対象領域の捕捉状態を確認し、他のプロセッサが捕捉
していない場合プロセッサαｎ）の捕捉状態？設定する
ため、補助メモリ＋６１の該当明域に対し演算命令を大
行する。プロセッサ（Ｉｎ）Ｈ共有メモリ１６１のアク
セス対象領域が捕捉できるまで待った後、共有メモリを
アクセスする。

共有メモリのアクセスが完了したら、プロセッサ（ｉｎ
）は、アクセス対象領域の捕捉状態を解放する演算命令
を補助メモリ（６１に対し実行する。

プロセッサ（ｌａ）〜（Ｉｎ）が共有メモリ＋５１　’
ｆ：アクセスする際に上記処理を繰り返すことにより、
共有メモリのデータ保護２行っている。

〔発明が解決しようとする課題〕

従来の共有メモリ制徂回路は以上のように構成されてい
たので、プロセッサが暴走した場合、他のプロセッサが
使用している共通メモリｔｌｌｌ内領域をもデータ内容
を破壊し、致命的なシステムダウンに至るという課題が
あった。

また、１つのプロセッサ内で、複数の独立したプログラ
ムが実行される場合１つのプログラムの暴走により、他
のプログラムが使用している共通メモリー５）内領域を
もデータ内容を破壊し。

丁べてのプログラムが天性不能に至るという課題があっ
た。

この発明は、上記のような課題を解消するためになされ
たもので、プロセッサ又はプログラムが暴走した場合に
ておいても、他のプロセッサ又はプログラムが使用して
いる共有メモリのデータ内容を破壊しない、共有メモリ
デー保護方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る共有メモリデータ保操方法はプロセッサ
が出力する。実行中のプログラムの格納アドレス情報と
共有メそリアクセス時の共有メモリアドレス情報を基に
、あらかじめ設定されている。舛込杵可情報を出力する
書込許可情報出力回路を備え、共有メモリへの書込信号
をハードフェアにて制御するようにしたものである。

〔作用〕

この発明における書込許可情報出力Ｉｇ回路に、該プロ
セッサがデータの書込みを許可されている領域をデータ
のアドレス情報を基に記憶し、さらに該プロセッサにて
実行されるプログラム毎にデータの書込みが許可されて
いる領域を、プログラムの命令が格納されているアドレ
ス情報を基に記憶しているため、プロセッサが共有メモ
リへの書込みアクセス？した時点で、冨込可か否か判定
することができる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。ａ１
図においてＨＬ〜ｌｎはプロセッサ、７５Ｌ〜７ｎ　は
プロセッサｌａ〜Ｉｎが出力するアドレス情報を入力と
し、書込許可情報を出力する。

書込許可情報出力回路、８ａ〜８ｎはプロセッサ１１Ｌ
　＃　Ｉｎが出力する書込信号と、前記書込許可情報と
を入力とし共有メモリ書込制御信号を出力する共有メモ
リ書込制御回路である。２　＆　’−２Ｈにバス使用権
調停機能を持つ共有メモリインタフェース部、３はデー
タ転送に使用される共有メモリバス、鳩は共有メモＩＪ
、ｔｌｌａ部、５は共有メモリである。

第２図は、第１図に示した書込許可情報出力回路７ａ〜
７ｎ、共有メモリ書込制御回路８ａ〜８ｎの一構成を示
す回路ブロック図であり、図において９はＣＰＵであり
、工ｎｔｅ１社製８０８６相当品である。ｌＯばＣｔＰ
Ｕ　９から出力される命令フェッチアドレス２０信号の
内上位番ビットの信号をラッチする命令フェッチアドレ
スラッチ、　　１１はＣＰＵ　９から出力されるアドレ
ス２０信号の内。

８ビツト（ｈｌｓ〜Ａ８）の信号をラッチするアドレス
ラッチで、１Ｂは該命令フェッチアドレスラッチ、アド
レスラッチの出力信号をアドレス信号に入力し、該アド
レスに対応する記憶内容？出力する８に×８ピット構成
のＲＯＭである。１８はＲＣＭｌ　２より出力される書
込許可情報、１４は該書込許可情報１８と０ＰＵ９が出
力する書込〃１１信号を入力とし、共有メモリ書込制御
信号１５を発生する共有メモリ豪込制御回路である。こ
の構成例では、プログラム領域は１Ｍバイトの空間ｉ６
４にバイト単位で１６分割、６４にバイトの共有メそり
空間２　ａｓ　ａバイトで２５６分割しており、各々の
組合せで書込可／不可を設定することが可能である。

次に動作について説明する。第８図に示す様に１つのプ
ロセッサ内で２つのプログラムが動作し、各々専用の共
有メモリ領域を持つ場合について説明する。

プログラムＡの格納アドレス１　ｏｏｏｏｏ〜ＯＦＦＦ
Ｆ’Ｈ（Ｈ：１ａ進表記を示す）とし、共有メモリの書
込可能頭ｖｃを００００〜Ｉ　Ｎ’ＦＦＢとし、またプ
ログラムＢの格納アドレスを１（１０００〜Ｉ　ＦＦＦ
Ｈとし共通メモリの書込可能領域をＢＯＯ０−ＤＦ］ｌ
’ＰＨとすると、ＲＯＭ１ｊ＋の設定内容は００００〜
ＧＯＩＦＨ。

０１ＢＯ〜０ＩＤＦＨがデータｔ−０ＵＪ　、他の領域
はデータ「ｒｖ」となる。

プログラムＡにおいて、共有メモリδの００００〜１　
？？ＩＦＨ領域をアクセスした場合％ＲＯＭＩＢの出力
である書込許可情報は、書込許可（’ｒ”ＯＪ比出力Ｌ
レベル出力）となり、共有メモリ多込訓ａ信号が有意と
なり正規書込が可能となる。逆にプログラムＡにおいて
、他プロセツサ及びプログラムＢの専用領域である共有
メモリ５の８０００−ＦＦＦＦＨ領域をアクセスした場
合、ＲＯＭＩＪの出力である書込許可情報は、書込不許
可ｒｌＪ出力、Ｈレベル出力）となり、共有メモリ書込
制御信号が有意とならないため、共■メモリｔｅｌへの
不正書込が禁止されることになる。以上のように、各プ
ロセッサ、各プログラム毎に書込可能領域を設定したＲ
ＯＭを用意することにより、プロセッサの暴走、プログ
ラムの暴走からデータを保護することが可能となる。

なお、上記実施例では、ＲＯＭ　　を使用して畜込許可
情報出力回Ｆ１１Ｉ（７ａ）　〜（７ｎ）　ｋ構成、プ
ログラム領域？１６分割、共有メモリ領域を２５６分割
する場合について説明したが、システムに応じて、ＲＡ
Ｍやスイッチの使用、種々の領域分割が可能なことはい
うまでもない。さらに単一のプロセッサシステムにおい
ても各プログラム間のデータ保護に対し有効な手段とな
り、上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のよりに、この発明によればプロセッサが出力する
天行中の命令のアドレス情報と共有メモリアクセス時の
アドレス情報を基にあらかじめ設定されている書込許可
情報を出力する回Ｗ！ｒを設けて書込信号を制御する様
構成したのでプロセッサの暴走又はプログラムの暴走時
において４ｍのプロセッサ、ａのプログラムが使用して
いる共通メモリのデータ内容を破壊しない優れた共有メ
モリデータ保護方法が得られる効果がある。

【図面の簡単な説明】 第１図は、この発明の一実施例を示す共有メモリデータ
保護方法の全体ブロック図、第８図は、書込許可情報出
力回路、共有メモリ書込制御回路の一例を示す回路ブロ
ック図、第８図はＲＯＭの設定内容を示す図、第４図は
従来の共有メモリデータ保護方法を説明するブロック図
である。 図において、７ａ〜７ｎは書込許可情報出力回路、８ａ
〜８ｎは共有メモリ書込、ｔｌ１ｍ回路である。 なお１図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 実行中のプログラムが格納されているメモリ領域のアド
   レス情報と、アクセス対象となる共有メモリ領域のアド
   レス情報とを入力とし、プログラムが格納されているメ
   モリ領域毎に共有メモリの書込可能領域をあらかじめ書
   込許可情報として記憶しておき、入力された前記二種の
   アドレス情報に基き対応する書込許可情報を出力する書
   込許可情報出力回路と、該書込許可情報が書込許可であ
   る場合に限りプロセッサから出力される書込制御信号を
   共有メモリ書込制御信号として出力する共有メモリ書込
   制御回路を備えたことを特徴とする共有メモリデータ保
   護方法。