JPH02189661A - メモリの書き込み保護方式 - Google Patents
メモリの書き込み保護方式Info
- Publication number
- JPH02189661A JPH02189661A JP1008958A JP895889A JPH02189661A JP H02189661 A JPH02189661 A JP H02189661A JP 1008958 A JP1008958 A JP 1008958A JP 895889 A JP895889 A JP 895889A JP H02189661 A JPH02189661 A JP H02189661A
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- JP
- Japan
- Prior art keywords
- write
- protection
- area
- memory
- access
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 9
- 230000003750 conditioning effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
一定の領域について書き込みアクセスを禁止できる書き
込み保護機能をもつメモリにおいて、書き込み保護機能
の解除を行う場合には、プログラムによるＩ／Ｏボート
への保護解除コードの設定を条件付け、プログラム暴走
によって、書き込み保！！領域のデータ破壊をひき起こ
すことがないようにした。
込み保護機能をもつメモリにおいて、書き込み保護機能
の解除を行う場合には、プログラムによるＩ／Ｏボート
への保護解除コードの設定を条件付け、プログラム暴走
によって、書き込み保！！領域のデータ破壊をひき起こ
すことがないようにした。
本発明は書き込みアクセスに対して一定のメモリ領域を
保護するメモリの書き込み保護方式に関する。
保護するメモリの書き込み保護方式に関する。
従来のメモリの書き込み保護方式は、アクセスアドレス
がメモリの書き込み保ｇｌ ８Ｎ域内に入るか否かを判
断し、これと書き込み制御信号との一致をとってメモリ
への書き込みを禁止あるいは許可するものが一般的であ
る。
がメモリの書き込み保ｇｌ ８Ｎ域内に入るか否かを判
断し、これと書き込み制御信号との一致をとってメモリ
への書き込みを禁止あるいは許可するものが一般的であ
る。
従来のメモリの書き込み保護方式の１例を第４図に示す
６図において、／Ｏはアドレスバス、データバス、制御
バスからなるシステムバス、１１はＣＰＵ、１２はＲＡ
Ｍ、１３は書き込み保護制御回路、１４はマニュアルス
イッチである。
６図において、／Ｏはアドレスバス、データバス、制御
バスからなるシステムバス、１１はＣＰＵ、１２はＲＡ
Ｍ、１３は書き込み保護制御回路、１４はマニュアルス
イッチである。
この例では、ＲＡＭ１２の書き込み保護領域はアドレス
Ａ０〜Ａｎの最上位ビットＡｎによって識別され、Ａい
＝１が書き込み保ｔ１８１域として設定されている。ま
たＣＰＵＩ １から出力される書き込み制御信号はメモ
リライト信号ＭＥＭＷで示されている。
Ａ０〜Ａｎの最上位ビットＡｎによって識別され、Ａい
＝１が書き込み保ｔ１８１域として設定されている。ま
たＣＰＵＩ １から出力される書き込み制御信号はメモ
リライト信号ＭＥＭＷで示されている。
書き込み保護制御回路１３は、Ａｎ信号とＭＥＭＷ信号
とにより、書き込み保護領域への書き込みと書き込み非
保護領域への書き込みとを識別し５その結果によりＲＡ
Ｍ１２へのライト信号ＷＥの出力を制御して、ＲＡＭ１
２への書き込みを禁止あるいは許可する。
とにより、書き込み保護領域への書き込みと書き込み非
保護領域への書き込みとを識別し５その結果によりＲＡ
Ｍ１２へのライト信号ＷＥの出力を制御して、ＲＡＭ１
２への書き込みを禁止あるいは許可する。
マニュアルスイッチ１４は書き込み保護制御回路１３の
機能を制御するために設けられ、ＲＡＭ１２の書き込み
保護を行う場合にオンにし、書き込み保護の解除を行う
場合すなわち任意のアドレス領域への書き込みを許可す
る場合にはオフにする。
機能を制御するために設けられ、ＲＡＭ１２の書き込み
保護を行う場合にオンにし、書き込み保護の解除を行う
場合すなわち任意のアドレス領域への書き込みを許可す
る場合にはオフにする。
従来のメモリ書き込み保護方式では、アドレス信号と書
き込み制御信号の二つについて論理判断を行ってメモリ
に対する書き込み保護制御を行っているが、書き込み保
護の解除や復旧の制御はマニュアルスイッチ等を操作す
ることによって行っているため、操作ミスを起こし易く
、誤って書き込み保護を解除した状態でプログラムを実
行し。
き込み制御信号の二つについて論理判断を行ってメモリ
に対する書き込み保護制御を行っているが、書き込み保
護の解除や復旧の制御はマニュアルスイッチ等を操作す
ることによって行っているため、操作ミスを起こし易く
、誤って書き込み保護を解除した状態でプログラムを実
行し。
書き込みアクセスを行うことがあった。この場合。
正常なプログラム実行状態にあれば所定のアドレス領域
以外アクセスすることがないのであまり大きな問題は生
じない−が、ｃｐｕでプログラム基ｌ・走が起きると、
メモリの書き込み保護領域にオーバーランして書き込み
を行い、保護領域のデータを破壊する危険性があった。
以外アクセスすることがないのであまり大きな問題は生
じない−が、ｃｐｕでプログラム基ｌ・走が起きると、
メモリの書き込み保護領域にオーバーランして書き込み
を行い、保護領域のデータを破壊する危険性があった。
本発明は、プログラム暴走に対してメモリの書き込み保
護機能の信顛性を高めることを目的とする。
護機能の信顛性を高めることを目的とする。
本発明は、プログラムがメモリの書き込み保護領域に対
して書き込みアクセス要求をもつ場合。
して書き込みアクセス要求をもつ場合。
予めプログラム上で書き込み保護の解除手続きを実行し
２次に書き込みアクセスを実行した後、書き込み保護の
復旧手続きを実行することを要件として付加して、書き
込み保護回路の機能を停止。
２次に書き込みアクセスを実行した後、書き込み保護の
復旧手続きを実行することを要件として付加して、書き
込み保護回路の機能を停止。
復旧することにより、プログラム暴走により、書き込み
保護領域へのデータ破壊をひき起こすことがないように
した。
保護領域へのデータ破壊をひき起こすことがないように
した。
第１図は本発明の原理図であり、ｌはプログラム、２は
メモリ、２ａは書き込み保護領域、２ｂは書き込み非像
ＩＩ ｉＩ域、３は書き込み保護制御回路、４はＩ／Ｏ
ボートである。
メモリ、２ａは書き込み保護領域、２ｂは書き込み非像
ＩＩ ｉＩ域、３は書き込み保護制御回路、４はＩ／Ｏ
ボートである。
メモリ２の書き込み保護領域２ａと書き込み非保護領域
２ｂとは、アドレスビットによって識別可能にされてい
る。
２ｂとは、アドレスビットによって識別可能にされてい
る。
プログラムｌは、メモリ２の書き込み保護領域２ａを対
象としであるいは対象の一部として書き込みアクセスを
行う場合１図示されている■、■。
象としであるいは対象の一部として書き込みアクセスを
行う場合１図示されている■、■。
■の手続きにより行う。
■は、■／Ｏボート４への保護解除コードの書き込み手
続きである。
続きである。
■は、■の手続きの完了後に実行されるメモリ２へのデ
ータの書き込み手続きである。
ータの書き込み手続きである。
■は、■の手続きの完了後に実行されるＩ／Ｏボート４
へのクリアコードの書き込み手続きである。
へのクリアコードの書き込み手続きである。
保護解除コードは通常の処理で使用されない特別なコー
ドであり、クリアコードは保護解除コードの設定を無効
化するために書き込まれる／Ｏ０００″や１ＦＦＦＦ″
などのコードである。
ドであり、クリアコードは保護解除コードの設定を無効
化するために書き込まれる／Ｏ０００″や１ＦＦＦＦ″
などのコードである。
書き込み保護制御回路３は、アクセス検出手段と保護解
除手段とを含む、アクセス検出手段は。
除手段とを含む、アクセス検出手段は。
プログラム１からのメモリ２に対するアクセス要求につ
いて、それが書き込みアクセス要求であって、アクセス
アドレスが書き込み保！ｔＭ域りａ内に含まれるかどう
かを検出する。また保護解除手段は、Ｉ／Ｏボート４に
保護解除コードが設定されているかどうかを調べ、保護
解除コードが設定されていた場合には、メモリ２に対す
る書き込みアクセス要求が書き込み保護領域２ａを対象
としているか否かには無関係に、全ての書き込みアクセ
スを許可する。
いて、それが書き込みアクセス要求であって、アクセス
アドレスが書き込み保！ｔＭ域りａ内に含まれるかどう
かを検出する。また保護解除手段は、Ｉ／Ｏボート４に
保護解除コードが設定されているかどうかを調べ、保護
解除コードが設定されていた場合には、メモリ２に対す
る書き込みアクセス要求が書き込み保護領域２ａを対象
としているか否かには無関係に、全ての書き込みアクセ
スを許可する。
第１図で説明した本発明の原理によれば、プログラムが
メモリ２の書き込み保護領域２ａへのデータ書き込みを
行う際には、それに先立って■／Ｏボートへの保護解除
コードの書き込み手続きが実行される必要があり、もし
もこの保護解除コードの書き込み手続きを実行せずに書
き込み保護領域２ａへの書き込みアクセスを行った場合
には。
メモリ２の書き込み保護領域２ａへのデータ書き込みを
行う際には、それに先立って■／Ｏボートへの保護解除
コードの書き込み手続きが実行される必要があり、もし
もこの保護解除コードの書き込み手続きを実行せずに書
き込み保護領域２ａへの書き込みアクセスを行った場合
には。
書き込み保護制御回路３によってアクセスを禁止される
。
。
したがって、たとえば書き込み保護の解除が不要な書き
込み非保護領域２ｂを対象とする書き込みアクセスを行
うプログラム処理で暴走状態となった場合には、書き込
みアドレスが書き込み保護領域にオーバーランしても、
このとき書き込み保護制御回路３の保護機能が正常に働
いているため。
込み非保護領域２ｂを対象とする書き込みアクセスを行
うプログラム処理で暴走状態となった場合には、書き込
みアドレスが書き込み保護領域にオーバーランしても、
このとき書き込み保護制御回路３の保護機能が正常に働
いているため。
その書き込みは不許可となり ８１域保護が行われる。
第２図は１本発明の１実施例によるメモリの書き込み保
護方式の構成図である。
護方式の構成図である。
第２図において、／Ｏはデータバス、アドレスバス、制
御バスからなるシステムバス、１１はＣＰＵ、１２はＲ
ＡＭ、１３は書き込み保護制御回路、１４はＩ／Ｏボー
ロ １５はデコーダ、ＭＥＭＷはＣＰＵＩ ｌからのメ
モリライト信号、 ＷＲはＲＡＭ１２へのライト信号、
Ｃ０ＮＴは保護解除制御信号＋Ｄｏ〜ＤＩｍはデータビ
ット、Ａ、〜Ａｎはアドレスビットを表している。
御バスからなるシステムバス、１１はＣＰＵ、１２はＲ
ＡＭ、１３は書き込み保護制御回路、１４はＩ／Ｏボー
ロ １５はデコーダ、ＭＥＭＷはＣＰＵＩ ｌからのメ
モリライト信号、 ＷＲはＲＡＭ１２へのライト信号、
Ｃ０ＮＴは保護解除制御信号＋Ｄｏ〜ＤＩｍはデータビ
ット、Ａ、〜Ａｎはアドレスビットを表している。
Ａｎはアドレスの最上位ビットであり、この値が０”
（Ｌ）か“１“（Ｈ）かによってＲＡＭ１２の書き込み
保ｉｌｌ領域と書き込み非保護領域とを半分ずつ切り分
けているが、この代わりに、アドレスの上位複数ビット
を用いて、より細分化した大きさの領域を単位にして書
き込み保１ｉ ｆｉｌｌ域と書き込み非保護領域とを切
り分けることも可能である。
（Ｌ）か“１“（Ｈ）かによってＲＡＭ１２の書き込み
保ｉｌｌ領域と書き込み非保護領域とを半分ずつ切り分
けているが、この代わりに、アドレスの上位複数ビット
を用いて、より細分化した大きさの領域を単位にして書
き込み保１ｉ ｆｉｌｌ域と書き込み非保護領域とを切
り分けることも可能である。
Ｉ／Ｏポート１４は８通常複数個設けられているものの
うちの特定の１つを選択して書き込み保護制御用に充て
ているものであり、ＣＰＵＩＩは。
うちの特定の１つを選択して書き込み保護制御用に充て
ているものであり、ＣＰＵＩＩは。
書き込み保護制御時にプログラム中の書き込み命令によ
り、Ｉ／Ｏポート１４をアドレスバスで選択し、保護解
除コードあるいはクリアコードをデータバスから書き込
む。
り、Ｉ／Ｏポート１４をアドレスバスで選択し、保護解
除コードあるいはクリアコードをデータバスから書き込
む。
デコーダ１５は、Ｉ／Ｏボート１４の保護解除コードを
検出し、保護解除制御信号Ｃ０ＮＴを書き込み保護制御
回路１３に印加する。
検出し、保護解除制御信号Ｃ０ＮＴを書き込み保護制御
回路１３に印加する。
書き込み保護制御回路１３の論理回路構成は第３図に示
されており、Ａｎ 、ＭＥＭＷ、Ｃ０ＮＴを論理入力と
して論理演算を行い、演算結果をＷＲとしてＲＡＭＩ２
へ出力する。
されており、Ａｎ 、ＭＥＭＷ、Ｃ０ＮＴを論理入力と
して論理演算を行い、演算結果をＷＲとしてＲＡＭＩ２
へ出力する。
第３図により書き込み保護制御回路１３の動作機能を説
明する。データが最上位ピッ）Ａｎからインバータ２０
を介して入力されると、ＡＮＤゲ−）１６とＯＲゲート
１９は書き込み非保護領域（Ａｎ＝Ｏ）に対する書き込
みアクセス時（ＭＥＭＷ＝Ｏ）に、書き込みアクセスを
許可（ＷＲ＝０）する制御を実行し、ＮＯＲゲート１７
と１９およびＮＡＮＤゲート１８は、書き込み保護領域
（Ａｎ＝１）に対する書き込みアクセス時（ＭＥＭＷ＝
Ｏ）に、保護解除コードがＩ／Ｏボート１４から検出さ
れたときＣ０ＮＴ＝Ｏ）、書き込みアクセスを許可（Ｗ
Ｒ＝Ｏ）する制御を実行する。
明する。データが最上位ピッ）Ａｎからインバータ２０
を介して入力されると、ＡＮＤゲ−）１６とＯＲゲート
１９は書き込み非保護領域（Ａｎ＝Ｏ）に対する書き込
みアクセス時（ＭＥＭＷ＝Ｏ）に、書き込みアクセスを
許可（ＷＲ＝０）する制御を実行し、ＮＯＲゲート１７
と１９およびＮＡＮＤゲート１８は、書き込み保護領域
（Ａｎ＝１）に対する書き込みアクセス時（ＭＥＭＷ＝
Ｏ）に、保護解除コードがＩ／Ｏボート１４から検出さ
れたときＣ０ＮＴ＝Ｏ）、書き込みアクセスを許可（Ｗ
Ｒ＝Ｏ）する制御を実行する。
本発明によれば、書き込み保護領域に対する書き込みア
クセスが許可される条件として、１／Ｏポートに保護解
除コードを書き込む手続き（命令）の実行が必要である
ため、この手続きを含まないプログラム処理では、プロ
グラム暴走が発生しても書き込み保護領域のデータが破
壊されることはなく、システムの信頬性が著しく改善さ
れる。
クセスが許可される条件として、１／Ｏポートに保護解
除コードを書き込む手続き（命令）の実行が必要である
ため、この手続きを含まないプログラム処理では、プロ
グラム暴走が発生しても書き込み保護領域のデータが破
壊されることはなく、システムの信頬性が著しく改善さ
れる。
である。
第１図中。
１ニブログラム
２：メモリ
２ａ：書き込み保護領域
２ｂ：書き込み非保護領域
３：書き込み保護制御回路
４：Ｉ／Ｏボート
特許出願人 オーバル機器工業株式会社代 理 人 弁
理士 長谷用 文廣（外２名）
理士 長谷用 文廣（外２名）
第１図は本発明の原理図、第２図は本発明の１実施例に
よるメモリの書き込み保護方式の構成図。 第３図は書き込み保護制御回路の論理回路図、第４図は
従来のメモリの書き込み保護方式の説明図書き込み保護
制御回路の論理回路図 第 図 システムバス ／Ｏ 従氷のメモリの１ぎ込み保護方式の説明２第 図
よるメモリの書き込み保護方式の構成図。 第３図は書き込み保護制御回路の論理回路図、第４図は
従来のメモリの書き込み保護方式の説明図書き込み保護
制御回路の論理回路図 第 図 システムバス ／Ｏ 従氷のメモリの１ぎ込み保護方式の説明２第 図
Claims (1)
- 【特許請求の範囲】 アドレス中の所定のビットの値によって識別可能な連
続する書き込み保護領域をもつメモリにおいて、 各書き込みアクセス要求のアドレスについて、上記所定
のビットの値が書き込み保護領域を示しているかどうか
を調べるアクセス検出手段と、所定のＩ／Ｏポートに設
定された保護解除コードを検出して書き込み保護状態を
解除する保護解除手段とをそなえた書き込み保護制御回
路を設け、アクセス要求元のプログラムは、書き込み保
護領域に対して書き込みアクセスを行う際、予め上記Ｉ
／Ｏポートに保護解除コードを設定して後、当該書き込
み保護領域への書き込みアクセスを行い、当該書き込み
保護領域への書き込みアクセスが終了した後に、上記Ｉ
／Ｏポートに設定されている保護解除コードをクリアし
、 書き込み保護制御回路は、上記Ｉ／Ｏポートに保護解除
コードが設定されている場合に、メモリの書き込み保護
領域内への書き込みアクセス要求を検出したとき、アク
セスを許可するよう制御することを特徴とするメモリの
書き込み保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008958A JPH02189661A (ja) | 1989-01-18 | 1989-01-18 | メモリの書き込み保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008958A JPH02189661A (ja) | 1989-01-18 | 1989-01-18 | メモリの書き込み保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189661A true JPH02189661A (ja) | 1990-07-25 |
Family
ID=11707182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008958A Pending JPH02189661A (ja) | 1989-01-18 | 1989-01-18 | メモリの書き込み保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519451A (ja) * | 2008-04-10 | 2011-07-07 | サンディスク アイエル リミテッド | 周辺装置ロッキングメカニズム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
| JPS63239544A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリ保護回路 |
-
1989
- 1989-01-18 JP JP1008958A patent/JPH02189661A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
| JPS63239544A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | メモリ保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011519451A (ja) * | 2008-04-10 | 2011-07-07 | サンディスク アイエル リミテッド | 周辺装置ロッキングメカニズム |
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