JPS6289154A - 高速直列デ−タ伝送装置 - Google Patents
高速直列デ−タ伝送装置Info
- Publication number
- JPS6289154A JPS6289154A JP60228752A JP22875285A JPS6289154A JP S6289154 A JPS6289154 A JP S6289154A JP 60228752 A JP60228752 A JP 60228752A JP 22875285 A JP22875285 A JP 22875285A JP S6289154 A JPS6289154 A JP S6289154A
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- Japan
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- data
- shift
- shift register
- signal
- bits
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、直列データ伝送ロジックを持つ高速直列デ
ータ伝送装置に関するものである。
ータ伝送装置に関するものである。
第４図は、従来の直列データ伝送装置を図示したもので
ある。
ある。
図において、１は本体側のＣＰＵＡ、２は直列データ伝
送をＣＰＵＡｌとおこなう相手側のＣＰＵＢ、１３は直
列データ伝送用のコントローラＬＳＩ（インテル ８２
５１ｅｔｃ）で、以下、５ｉＯＡという、１４は相手側
の持つ同様なコントローラＬＳＩで、以下、５ｉｏＢと
いう。
送をＣＰＵＡｌとおこなう相手側のＣＰＵＢ、１３は直
列データ伝送用のコントローラＬＳＩ（インテル ８２
５１ｅｔｃ）で、以下、５ｉＯＡという、１４は相手側
の持つ同様なコントローラＬＳＩで、以下、５ｉｏＢと
いう。
また、１５は上記５ｉＯＡ１３と５ｉＯＢ１４に入力さ
れるクロックで、同じ周波数を持つ。
れるクロックで、同じ周波数を持つ。
次に動作について説明する。
ＣＰＵＡｌから、ＣＰＵＢ２にデータを送る場合、送り
たいデータを直列データ伝送コントローラＬＳＩの５ｉ
ＯＡ１３に書きこむ。
たいデータを直列データ伝送コントローラＬＳＩの５ｉ
ＯＡ１３に書きこむ。
５ｉＯＡ１３はそのデータを並列→直列に変換し、ビッ
ト列出力を出す。
ト列出力を出す。
このビット列データを相手側の５ｉＯＢ１４が受信して
、直列→並列に変換する。
、直列→並列に変換する。
相手側のＣＰＵＢ２は、５ｉＯＢ１４がデータ受信した
ことをポーリング又は割込み等で認識し、５ｉＯＢ１４
よりデータを読み出す。
ことをポーリング又は割込み等で認識し、５ｉＯＢ１４
よりデータを読み出す。
ＣＰＵＢ２→ＣＰＵＡｌへのデータ伝送も同様な方法で
おこなわれる。上記の方法は、一般に調歩式直列伝送と
呼ばれ、ビット列データをサンプリングする為のクロッ
ク１５を５ｉＯＡ１３・５ｉＯＢ１４間で伝送する必要
はないが、反面、５ｉＯＡ１３側と５ｉＯＢ１４側ニ同
シ周波数ツクロック１５を入力する必要がある。
おこなわれる。上記の方法は、一般に調歩式直列伝送と
呼ばれ、ビット列データをサンプリングする為のクロッ
ク１５を５ｉＯＡ１３・５ｉＯＢ１４間で伝送する必要
はないが、反面、５ｉＯＡ１３側と５ｉＯＢ１４側ニ同
シ周波数ツクロック１５を入力する必要がある。
そして、この結果、５ｉＯＡ１３と５ｉＯＢ１４には、
それぞれ異なる発振源からのクロック１５が入力されて
いる為、あまり長いデータは送ることが出来ず、一般に
８ビツト位が限度である。
それぞれ異なる発振源からのクロック１５が入力されて
いる為、あまり長いデータは送ることが出来ず、一般に
８ビツト位が限度である。
何故なら、異なる発振源からのクロックで動作する為、
ビット列データのサンプリング位置に誤差を持つため、
ビット長が長くなるとエラーが多くなるためである。
ビット列データのサンプリング位置に誤差を持つため、
ビット長が長くなるとエラーが多くなるためである。
従来の直列データ伝送装置は以上のように構成されてい
るので、小さいデータ単位ごとにＣＰＵがデータ処理を
してやらなければならず、これはＣＰＵの負荷になり、
伝送効率が非常に悪いという問題点があった。
るので、小さいデータ単位ごとにＣＰＵがデータ処理を
してやらなければならず、これはＣＰＵの負荷になり、
伝送効率が非常に悪いという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、送信側のＣＰＵがシフト・レジスタ付Ｄ Ｒ
Ａ Ｍにデータを用意してやることにより、一度ＤＲＡ
Ｍ内のデータをシフト・レジスタに移動させてやれば、
３２バイトのデータを送り出すことが出来、簡単なロジ
ックで伝送効率の良い高速直列データ伝送装置を得るこ
とを目的とする。
たもので、送信側のＣＰＵがシフト・レジスタ付Ｄ Ｒ
Ａ Ｍにデータを用意してやることにより、一度ＤＲＡ
Ｍ内のデータをシフト・レジスタに移動させてやれば、
３２バイトのデータを送り出すことが出来、簡単なロジ
ックで伝送効率の良い高速直列データ伝送装置を得るこ
とを目的とする。
この発明による直列データ伝送装置は、従来の直列デー
タ伝送用のコントローラＬＳＩのかわりにシフト・レジ
スタ付ＤＲＡＭを採用し、シフト・レジスタに入る２５
６ビツト長のデータを一度に送れる様にしたものである
。
タ伝送用のコントローラＬＳＩのかわりにシフト・レジ
スタ付ＤＲＡＭを採用し、シフト・レジスタに入る２５
６ビツト長のデータを一度に送れる様にしたものである
。
この発明におけるシフト・レジスタ付ＤＲＡＭは、リフ
レッシュ・サイクルやリード・ライト・サイクルとは違
ったサイクル（シフト・サイクル）により、ＲＡＳ信号
とロウ・アドレス入力で指定された内部メモリ・アレイ
の一行を内部シフト・レジスタ（２５６ビツト長）に移
すことが出来る。
レッシュ・サイクルやリード・ライト・サイクルとは違
ったサイクル（シフト・サイクル）により、ＲＡＳ信号
とロウ・アドレス入力で指定された内部メモリ・アレイ
の一行を内部シフト・レジスタ（２５６ビツト長）に移
すことが出来る。
また逆にシフト・レジスタから戻すことも出来る。
そこで、このシフト・レジスタ内のデータがシフト・ク
ロックにより、シフト出力、シフト入力出来ることを直
列データ伝送に利用したものである。
ロックにより、シフト出力、シフト入力出来ることを直
列データ伝送に利用したものである。
以下、この発明の一実施例を図について説明する。
第１図において、１，２は従来例で説明したＣＰＵＡ、
ＣＰＵＢである。３，４は本発明の特徴であるシフト・
レジスタ付ＤＲＡＭからなるＲＡＭＡ、ＲＡＭＢ、５は
ビット列データとクロックの位相を合せる為のスリップ
・フロップ、６はドライバー・レシーバＩＣ群、７はシ
フト・クロック発振機（発振源）である。８はシフト・
イン・パラレル・アウトのシフト・レジスタ、９は８ビ
ツトコンパレータである。
ＣＰＵＢである。３，４は本発明の特徴であるシフト・
レジスタ付ＤＲＡＭからなるＲＡＭＡ、ＲＡＭＢ、５は
ビット列データとクロックの位相を合せる為のスリップ
・フロップ、６はドライバー・レシーバＩＣ群、７はシ
フト・クロック発振機（発振源）である。８はシフト・
イン・パラレル・アウトのシフト・レジスタ、９は８ビ
ツトコンパレータである。
次に基本的な動作について説明する。
第１図において、ＣＰＵＡｌはＣＰＵＢ２に送りたいデ
ータをＲＡＭＡ３に書きこむ。ＲＡＭＡ３、ＲＡＭＢ４
め内部は第２図の様になっており、ロウ・デコーダ３０
、コラムデコーダ４０により内部メモリ・アレイ２ｏの
アドレスを指定する様になっている。
ータをＲＡＭＡ３に書きこむ。ＲＡＭＡ３、ＲＡＭＢ４
め内部は第２図の様になっており、ロウ・デコーダ３０
、コラムデコーダ４０により内部メモリ・アレイ２ｏの
アドレスを指定する様になっている。
データ入出力５０は、ＣＰＵとＩ／Ｆ （インターフェ
ース）しやすい様に８ビツト・バスとなっている。ＣＰ
Ｕからのロウ・アドレス（ＲＡＳ信号入力時のＡＯ〜Ａ
７）をＡ５〜Ａ１２、コラム・アドレス（ＣＡＳ信号入
力時のＡＯ−Ａ４）をＡＯ〜Ａ４として、ＣＰＵとＩ／
Ｆすれば、同じロウ・アドレスを持つ３２バイトのデー
タをＣＰＵは連続アドレスでアクセス出来る。この様に
して同じロウ・アドレス内にＣＰＵＡＩＩは３２バイト
のデータを書き込んだ後、５ＨＩＦＴ信号、ＲＡＳ信号
による特殊サイクルを用いてシフト・レジスタ６０にこ
の３２バイト・データを移す。
ース）しやすい様に８ビツト・バスとなっている。ＣＰ
Ｕからのロウ・アドレス（ＲＡＳ信号入力時のＡＯ〜Ａ
７）をＡ５〜Ａ１２、コラム・アドレス（ＣＡＳ信号入
力時のＡＯ−Ａ４）をＡＯ〜Ａ４として、ＣＰＵとＩ／
Ｆすれば、同じロウ・アドレスを持つ３２バイトのデー
タをＣＰＵは連続アドレスでアクセス出来る。この様に
して同じロウ・アドレス内にＣＰＵＡＩＩは３２バイト
のデータを書き込んだ後、５ＨＩＦＴ信号、ＲＡＳ信号
による特殊サイクルを用いてシフト・レジスタ６０にこ
の３２バイト・データを移す。
そしてＳＯＥ信号により、シフト・レジスタ出力５ＯＵ
ＴをＲＡＭの外部に出力する。
ＴをＲＡＭの外部に出力する。
第１図に戻って、このシフト・出力５ｏｕＴはフリップ
・フロップ５によりシフト・クロックの反転で同期を取
られて、ドライバーレ・シーパー６を通過する。相手側
では、このビット・データをシフト・クロックによりシ
フト・レジスタ８に常時シフト・インしており、成る８
ビツトのパターンに一致するとコンパレータ９によりＳ
ＩＥ信号がセットされる。ＳＩＥ信号がセットされると
ＲＡＭＢ４は内部のシフト・レジスタ６０にデータをシ
フト・インする。上記に示す８ビツトのパターンが再度
現れた時にＳＩＥ信号をリセットすれば、ちょうど２５
６ビツトのデータを受信完了する。ＣＰＵＢ２はこのＳ
ＩＥ信号をモニターするか又は割込入力とすることでデ
ータの受信を知り、このシフト・レジスタ６０内のデー
タをシフト・サイクルでＲＡＭＢ４内のメモリ・アレイ
２０に移せば良い。
・フロップ５によりシフト・クロックの反転で同期を取
られて、ドライバーレ・シーパー６を通過する。相手側
では、このビット・データをシフト・クロックによりシ
フト・レジスタ８に常時シフト・インしており、成る８
ビツトのパターンに一致するとコンパレータ９によりＳ
ＩＥ信号がセットされる。ＳＩＥ信号がセットされると
ＲＡＭＢ４は内部のシフト・レジスタ６０にデータをシ
フト・インする。上記に示す８ビツトのパターンが再度
現れた時にＳＩＥ信号をリセットすれば、ちょうど２５
６ビツトのデータを受信完了する。ＣＰＵＢ２はこのＳ
ＩＥ信号をモニターするか又は割込入力とすることでデ
ータの受信を知り、このシフト・レジスタ６０内のデー
タをシフト・サイクルでＲＡＭＢ４内のメモリ・アレイ
２０に移せば良い。
次に、第３図は、ＲＡＭＡ１よりのシフト出力、シフト
・クロック、送信データのタイミング・チャートである
。
・クロック、送信データのタイミング・チャートである
。
なお、上記実施例では、送信データ線、受信データ線、
伝送りロック線の３本による周期式のものを示したが、
送信データと伝送りロックを混在させた信号を送っても
良く、この場合には伝送りロック線が不要となる。
伝送りロック線の３本による周期式のものを示したが、
送信データと伝送りロックを混在させた信号を送っても
良く、この場合には伝送りロック線が不要となる。
以上の様に、この発明によれば従来の直列伝送用ＬＳＩ
をシフト・レジスタ付ＤＲＡＭに置き換えたので、一度
に２５６ビツト（３２バイト）という長いデータを送信
することが出来、ＣＰＵの効率向上が可能になる。また
１通常のＲＡＭメモリとしても使用することが出来るの
で、従来のものより利用価値の高いものである。
をシフト・レジスタ付ＤＲＡＭに置き換えたので、一度
に２５６ビツト（３２バイト）という長いデータを送信
することが出来、ＣＰＵの効率向上が可能になる。また
１通常のＲＡＭメモリとしても使用することが出来るの
で、従来のものより利用価値の高いものである。
第１図はこの発明による高速直列データ伝送装置の一実
施例を示すブロック図、第２図はこの発明の一実施例に
使用するシフトレジスタ付ＤＲＡＭの一例を示すブロッ
ク図、第３図は動作説明用のタイミング図、第４図は直
列データ伝送装置の従来例を示すブロック図である。 １はＣＰＵＡ、２はＣＰＵＢ、３はＲＡＭＡ、４はＲＡ
Ｍ８．５はフリップ・フロップ、６はドライバー・レシ
ーバＩＣ群、７はシフトクロック発振源、８はシリアル
・イン・パラレル・アウトシフトレジスタ、９は８ビツ
トコンパレータ、１０はＳＩＥ信号セット／リセット用
フリップクロップ。 特許出願人 三菱電機株式会社 （外２名） 第 １ 図 第２図 第３閏
施例を示すブロック図、第２図はこの発明の一実施例に
使用するシフトレジスタ付ＤＲＡＭの一例を示すブロッ
ク図、第３図は動作説明用のタイミング図、第４図は直
列データ伝送装置の従来例を示すブロック図である。 １はＣＰＵＡ、２はＣＰＵＢ、３はＲＡＭＡ、４はＲＡ
Ｍ８．５はフリップ・フロップ、６はドライバー・レシ
ーバＩＣ群、７はシフトクロック発振源、８はシリアル
・イン・パラレル・アウトシフトレジスタ、９は８ビツ
トコンパレータ、１０はＳＩＥ信号セット／リセット用
フリップクロップ。 特許出願人 三菱電機株式会社 （外２名） 第 １ 図 第２図 第３閏
Claims (1)
- ２台のデータ処理装置間でのデータ伝送を直列データで
行なう方式の高速直行データ伝送装置において、上記デ
ータ処理装置にシフト・レジスタ付ダイナミックスＲＡ
Ｍを設け、該ダイナミックＲＡＭ内のメモリ・アレイを
バッファ・メモリとして用い、該ダイナミックＲＡＭの
シフト・レジスタによりデータを直並列変換して伝送す
るように構成したことを特徴とする高速直列データ伝送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228752A JPS6289154A (ja) | 1985-10-16 | 1985-10-16 | 高速直列デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228752A JPS6289154A (ja) | 1985-10-16 | 1985-10-16 | 高速直列デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6289154A true JPS6289154A (ja) | 1987-04-23 |
Family
ID=16881267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228752A Pending JPS6289154A (ja) | 1985-10-16 | 1985-10-16 | 高速直列デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6289154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200448A (ja) * | 1986-02-24 | 1987-09-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 処理装置間通信システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995727A (ja) * | 1982-11-24 | 1984-06-01 | Matsushita Electric Ind Co Ltd | 直列並列デ−タ変換装置 |
-
1985
- 1985-10-16 JP JP60228752A patent/JPS6289154A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995727A (ja) * | 1982-11-24 | 1984-06-01 | Matsushita Electric Ind Co Ltd | 直列並列デ−タ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200448A (ja) * | 1986-02-24 | 1987-09-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 処理装置間通信システム |
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