JPH0690229A - クロック乗換時のデータ反転回路 - Google Patents
クロック乗換時のデータ反転回路Info
- Publication number
- JPH0690229A JPH0690229A JP4239882A JP23988292A JPH0690229A JP H0690229 A JPH0690229 A JP H0690229A JP 4239882 A JP4239882 A JP 4239882A JP 23988292 A JP23988292 A JP 23988292A JP H0690229 A JPH0690229 A JP H0690229A
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- address
- memory
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】本発明はクロック乗り換えを行う時のデータ反
転回路に関し、メモリからデータの読み出しを行うと
き、読出アドレスカウンタの発生するアドレスの中の指
定の下位ビットを反転することにより、データを反転し
て出力することのできる小規模のデータ反転回路を実現
することを目的とする。 【構成】クロック乗り換え用のメモリ１０と、メモリ１
０への書き込みアドレスを発生させる書込アドレスカウ
ンタ２０と、メモリ１０の読み出しアドレスを発生させ
る読出アドレスカウンタ３０と、読出アドレスカウンタ
３０の出力するアドレスの中の所定の下位ビットの反転
を行う反転回路４０を備え、書込アドレスカウンタ２０
の発生するアドレスで入力データを書き込み、読出アド
レスカウンタ２０の発生する読み出しアドレスの中の、
所定の下位ビットを反転回路４０で反転したアドレスで
メモリ１０のデータを読み出すように構成する。
転回路に関し、メモリからデータの読み出しを行うと
き、読出アドレスカウンタの発生するアドレスの中の指
定の下位ビットを反転することにより、データを反転し
て出力することのできる小規模のデータ反転回路を実現
することを目的とする。 【構成】クロック乗り換え用のメモリ１０と、メモリ１
０への書き込みアドレスを発生させる書込アドレスカウ
ンタ２０と、メモリ１０の読み出しアドレスを発生させ
る読出アドレスカウンタ３０と、読出アドレスカウンタ
３０の出力するアドレスの中の所定の下位ビットの反転
を行う反転回路４０を備え、書込アドレスカウンタ２０
の発生するアドレスで入力データを書き込み、読出アド
レスカウンタ２０の発生する読み出しアドレスの中の、
所定の下位ビットを反転回路４０で反転したアドレスで
メモリ１０のデータを読み出すように構成する。
Description
【０００１】
【産業上の利用分野】本発明は書き込みクロックでデー
タをメモリに書き込み、読み出しクロックでデータを読
み出しクロック乗り換えを行うときのデータ反転回路に
関する。
タをメモリに書き込み、読み出しクロックでデータを読
み出しクロック乗り換えを行うときのデータ反転回路に
関する。
【０００２】図５はデータ伝送システムの例を説明する
図である。図は伝送装置１００Ａ、１００Ｂを伝送路２
００で接続してデータ伝送を行うシステムの例である。
ここで、データを伝送装置１００Ａから伝送装置１００
Ｂに８ビット単位で送信する例で説明する。送信データ
１００ａをタイムスロット（図中ＴＳと称する）に乗せ
て送信する。このとき、送信データは伝送装置１００Ａ
の中では、８ビットのパラレルデータとなっており、送
信データのパラレル／シリアル変換を行いシリアルデー
タに変換して伝送路２００に送出する。
図である。図は伝送装置１００Ａ、１００Ｂを伝送路２
００で接続してデータ伝送を行うシステムの例である。
ここで、データを伝送装置１００Ａから伝送装置１００
Ｂに８ビット単位で送信する例で説明する。送信データ
１００ａをタイムスロット（図中ＴＳと称する）に乗せ
て送信する。このとき、送信データは伝送装置１００Ａ
の中では、８ビットのパラレルデータとなっており、送
信データのパラレル／シリアル変換を行いシリアルデー
タに変換して伝送路２００に送出する。
【０００３】伝送装置１００Ｂでは伝送路２００をとお
して受信するシリアルデータを８ビットのパラレルデー
タに変換して取り込む。このとき、伝送装置１００Ｂで
は、データ処理上、８ビット単位のシリアルデータで受
信するデータの順序を逆転したパラレルデータで取り込
むことが必要なものがある。
して受信するシリアルデータを８ビットのパラレルデー
タに変換して取り込む。このとき、伝送装置１００Ｂで
は、データ処理上、８ビット単位のシリアルデータで受
信するデータの順序を逆転したパラレルデータで取り込
むことが必要なものがある。
【０００４】１００ｂは伝送装置１００Ｂで受信し、順
序を反転した８ビットのパラレルデータである。このよ
うなデータを反転する回路を最小の構成で実現すること
が要求されている。
序を反転した８ビットのパラレルデータである。このよ
うなデータを反転する回路を最小の構成で実現すること
が要求されている。
【０００５】
【従来の技術】図６は従来例のデータ反転回路を説明す
る図を示す。図は８ビット単位でデータの書き込み、読
み出しを行う例であり、図中の１０ａはランダムアクセ
スメモリ（以下ＲＡＭと称する）、２０は書き込みアド
レスを発生する書込アドレスカウンタ、２１は入力デー
タをシリアル／パラレル変換するシリアル／パラレル変
換回路（以下Ｓ／Ｐ変換回路と称する）、３０は読み出
しアドレスを発生する読出アドレスカウンタ、３１は出
力データの順序を逆転しパラレル／シリアル変換するパ
ラレル／シリアル変換回路（以下Ｐ／Ｓ変換回路と称す
る）である。
る図を示す。図は８ビット単位でデータの書き込み、読
み出しを行う例であり、図中の１０ａはランダムアクセ
スメモリ（以下ＲＡＭと称する）、２０は書き込みアド
レスを発生する書込アドレスカウンタ、２１は入力デー
タをシリアル／パラレル変換するシリアル／パラレル変
換回路（以下Ｓ／Ｐ変換回路と称する）、３０は読み出
しアドレスを発生する読出アドレスカウンタ、３１は出
力データの順序を逆転しパラレル／シリアル変換するパ
ラレル／シリアル変換回路（以下Ｐ／Ｓ変換回路と称す
る）である。
【０００６】図の回路において、入力データは８段のシ
フトレジスタで構成されるＳ／Ｐ変換回路２１でシリア
ルデータから８ビットのパラレルデータに変換され、書
込アドレスカウンタ２０の発生するＲＡＭ１０ａのアド
レスにデータを書き込む。
フトレジスタで構成されるＳ／Ｐ変換回路２１でシリア
ルデータから８ビットのパラレルデータに変換され、書
込アドレスカウンタ２０の発生するＲＡＭ１０ａのアド
レスにデータを書き込む。
【０００７】データの読み出しは読出アドレスカウンタ
３０の発生するＲＡＭ１０ａのアドレスのデータを読み
出す。読み出した８ビットのパラレルデータはバスでデ
ータを反転する。
３０の発生するＲＡＭ１０ａのアドレスのデータを読み
出す。読み出した８ビットのパラレルデータはバスでデ
ータを反転する。
【０００８】すなわち、ＲＡＭ１０ａの１ビット目の出
力はＰ／Ｓ変換回路３１の８ビット目に入力し、以下同
様に出力と入力のビット位置を反転し、ＲＡＭ１０ａの
８ビット目の出力はＰ／Ｓ変換回路３１の１ビット目に
入力する。
力はＰ／Ｓ変換回路３１の８ビット目に入力し、以下同
様に出力と入力のビット位置を反転し、ＲＡＭ１０ａの
８ビット目の出力はＰ／Ｓ変換回路３１の１ビット目に
入力する。
【０００９】このＰ／Ｓ変換回路３１は入力した８ビッ
トのパラレルデータをクロックで１ビットずつシフトし
ながら出力することにより、データの出力順序を反転し
たシリアルデータを出力する。
トのパラレルデータをクロックで１ビットずつシフトし
ながら出力することにより、データの出力順序を反転し
たシリアルデータを出力する。
【００１０】
【発明が解決しようとする課題】上述の従来例では、デ
ータの順序を反転するするために書き込み側、読み出し
側にシフトレジスタが必要となり、ハードウエアの規模
が大きくなるとともに、バスでデータを反転するのでバ
ス布線が煩雑になってしまう。
ータの順序を反転するするために書き込み側、読み出し
側にシフトレジスタが必要となり、ハードウエアの規模
が大きくなるとともに、バスでデータを反転するのでバ
ス布線が煩雑になってしまう。
【００１１】本発明はメモリからデータの読み出しを行
うとき、読出アドレスカウンタの発生するアドレスの中
の所定の下位ビットを反転することにより、データを反
転することのできる小規模のデータ反転回路を実現しよ
うとする。
うとき、読出アドレスカウンタの発生するアドレスの中
の所定の下位ビットを反転することにより、データを反
転することのできる小規模のデータ反転回路を実現しよ
うとする。
【００１２】
【課題を解決するための手段】図１は本発明の原理図を
説明するブロック図を示す。図中の１００はクロック乗
換時のデータ反転回路であり、１０はクロック乗り換え
用のメモリ、２０はメモリ１０への書き込みアドレスを
発生させる書込アドレスカウンタである。
説明するブロック図を示す。図中の１００はクロック乗
換時のデータ反転回路であり、１０はクロック乗り換え
用のメモリ、２０はメモリ１０への書き込みアドレスを
発生させる書込アドレスカウンタである。
【００１３】また、３０はメモリ１０への読み出しアド
レスを発生させる読出アドレスカウンタ、４０は読出ア
ドレスカウンタ３０の出力するアドレスの中の所定の下
位ビットの反転を行う反転回路であり、メモリ１０のデ
ータ読み出し時に、読出アドレスカウンタス３０の発生
するアドレスの中の所定の下位ビットを反転したアドレ
スで読み出すことにより、出力データの順序を反転して
出力する。
レスを発生させる読出アドレスカウンタ、４０は読出ア
ドレスカウンタ３０の出力するアドレスの中の所定の下
位ビットの反転を行う反転回路であり、メモリ１０のデ
ータ読み出し時に、読出アドレスカウンタス３０の発生
するアドレスの中の所定の下位ビットを反転したアドレ
スで読み出すことにより、出力データの順序を反転して
出力する。
【００１４】
【作用】メモリ１０にデータを書き込むとき、書込アド
レスカウンタ２０の発生するアドレスにデータを書き込
む。
レスカウンタ２０の発生するアドレスにデータを書き込
む。
【００１５】データを読み出すときは、読出アドレスカ
ウンタ２０の発生する読み出しアドレスの中の、下位の
所定のビットの「０」を「１」に、「１」は「０」に反
転回路４０で反転したアドレスでメモリ１０のデータを
読み出すことにより、出力データの順序を反転すること
ができる。
ウンタ２０の発生する読み出しアドレスの中の、下位の
所定のビットの「０」を「１」に、「１」は「０」に反
転回路４０で反転したアドレスでメモリ１０のデータを
読み出すことにより、出力データの順序を反転すること
ができる。
【００１６】
【実施例】図２は本発明の実施例を説明する図である。
図は入力データ８ビットを１タイムスロットとして、１
タイムスロットごとに出力データの順序を反転させる例
である。図中の１０Ａはデュアルポートラム、２０は書
込アドレスカウンタ、３０は読出アドレスカウンタ、４
１は反転回路４０としてのインバータである。
図は入力データ８ビットを１タイムスロットとして、１
タイムスロットごとに出力データの順序を反転させる例
である。図中の１０Ａはデュアルポートラム、２０は書
込アドレスカウンタ、３０は読出アドレスカウンタ、４
１は反転回路４０としてのインバータである。
【００１７】また、デュアルポートラム１０ＡのＤｉは
データの入力端子、Ｄｏはデータの出力端子、ＡＤＤ
Ａ、ＡＤＤ Ｂはそれぞれ書き込みアドレスの入力端
子、読み出しアドレスの入力端子、ＷＥはライトイネー
ブルの入力端子である。
データの入力端子、Ｄｏはデータの出力端子、ＡＤＤ
Ａ、ＡＤＤ Ｂはそれぞれ書き込みアドレスの入力端
子、読み出しアドレスの入力端子、ＷＥはライトイネー
ブルの入力端子である。
【００１８】図３は本発明の実施例のタイムチャートで
あり、図３により、図２の動作を説明する。丸付き数字
は図２の丸付き数字の点の信号を示す。 書き込みクロックである。
あり、図３により、図２の動作を説明する。丸付き数字
は図２の丸付き数字の点の信号を示す。 書き込みクロックである。
【００１９】 入力データを示す。データの８ビット
で１タイムスロットを構成する。 書込アドレスカウンタ２０の発生する８ビットの書
き込みアドレスを示す。書き込みアドレスは１６進の２
桁の数字で表現しており、書き込みアドレスはデータを
１個書き込むごとに「１」ずつ増加してゆく。
で１タイムスロットを構成する。 書込アドレスカウンタ２０の発生する８ビットの書
き込みアドレスを示す。書き込みアドレスは１６進の２
桁の数字で表現しており、書き込みアドレスはデータを
１個書き込むごとに「１」ずつ増加してゆく。
【００２０】 ライトイネーブル信号ＷＥを示し、ラ
イトイネーブル信号ＷＥが「ハイ」のときに書き込みク
ロックで入力データを指定のアドレスに書き込む。 読み出しクロックを示す。
イトイネーブル信号ＷＥが「ハイ」のときに書き込みク
ロックで入力データを指定のアドレスに書き込む。 読み出しクロックを示す。
【００２１】 読出アドレスカウンタ３０の出力を示
す。読出アドレスカウンタ３０の出力は読み出しクロッ
クが入力するごとに「１」ずつ増加してゆく。 読出アドレスカウンタ３０の出力の下位３ビット
を反転したアドレスを示す。下位３ビットを反転するこ
とにより、出力データはタイムスロット１では０７〜０
０、タイムスロット２では０Ｆ〜０８と出力の順序を逆
にすることがてきる。
す。読出アドレスカウンタ３０の出力は読み出しクロッ
クが入力するごとに「１」ずつ増加してゆく。 読出アドレスカウンタ３０の出力の下位３ビット
を反転したアドレスを示す。下位３ビットを反転するこ
とにより、出力データはタイムスロット１では０７〜０
０、タイムスロット２では０Ｆ〜０８と出力の順序を逆
にすることがてきる。
【００２２】 出力順序を逆にした出力データを示
す。 図４は本発明の実施例のアドレスの反転を説明する図を
示す。読出アドレスカウンタ３０が読み出しアドレスを
０から順にカウントアップしてゆく。このアドレスの下
位３ビットを反転することにより、データの出力順序を
逆にできることを示す。ここではＴＳ１、ＴＳ２のみで
説明しているが、ＴＳ３以降についても同様にデータの
出力順序を逆にできる。
す。 図４は本発明の実施例のアドレスの反転を説明する図を
示す。読出アドレスカウンタ３０が読み出しアドレスを
０から順にカウントアップしてゆく。このアドレスの下
位３ビットを反転することにより、データの出力順序を
逆にできることを示す。ここではＴＳ１、ＴＳ２のみで
説明しているが、ＴＳ３以降についても同様にデータの
出力順序を逆にできる。
【００２３】
【発明の効果】本発明によれば、メモリにデータを書き
込み、メモリからデータの読み出してクロック乗り換え
を行うとき、読出アドレスカウンタの発生するアドレス
の中の指定の下位ビットを反転することにより、出力デ
ータの順序を反転するデータ反転回路を小規模な構成で
実現することができる。
込み、メモリからデータの読み出してクロック乗り換え
を行うとき、読出アドレスカウンタの発生するアドレス
の中の指定の下位ビットを反転することにより、出力デ
ータの順序を反転するデータ反転回路を小規模な構成で
実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明の実施例のタイムチャート
【図４】 本発明の実施例のアドレスの反転を説明する
図
図
【図５】 データ伝送システムの例を説明する図
【図６】 従来例のデータ反転回路を説明する図
１００ クロック乗換え時のデータ反転回路 １００Ａ、１００Ｂ 伝送装置 １００ａ 送信データ １００ｂ 受信データ ２００ 伝送路 １０ メモリ １０Ａ デュアルポートラム １０ａ ＲＡＭ ２０ 書込アドレスカウンタ ２１ Ｓ／Ｐ変換回路 ３０ 読出アドレスカウンタ ３１ Ｐ／Ｓ変換回路 ４０ 反転回路 ４１ インバータ
Claims (1)
- 【請求項１】 書き込みクロックで入力データをメモリ
（１０）に書き込み、読み出しクロックでデータを読み
出しクロック乗り換えを行うときのデータ反転回路（１
００）であって、 クロック乗り換え用の前記メモリ（１０）と、 前記メモリ（１０）への書き込みアドレスを発生させる
書込アドレスカウンタ（２０）と、 前記メモリ（１０）の読み出しアドレスを発生させる読
出アドレスカウンタ（３０）と、 前記読出アドレスカウンタ（３０）の出力するアドレス
の中の所定の下位ビットの反転を行う反転回路（４０）
を備え、 前記書込アドレスカウンタ（２０）の発生するアドレス
でメモリ（１０）に入力データを書き込み、データの読
み出しは、前記読出アドレスカウンタ（２０）の発生す
る読み出しアドレスの中の、所定の下位ビットを前記反
転回路（４０）で反転したアドレスで前記メモリ（１
０）のデータを読み出すことを特徴とするクロック乗換
時のデータ反転回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239882A JPH0690229A (ja) | 1992-09-09 | 1992-09-09 | クロック乗換時のデータ反転回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239882A JPH0690229A (ja) | 1992-09-09 | 1992-09-09 | クロック乗換時のデータ反転回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0690229A true JPH0690229A (ja) | 1994-03-29 |
Family
ID=17051287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239882A Withdrawn JPH0690229A (ja) | 1992-09-09 | 1992-09-09 | クロック乗換時のデータ反転回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690229A (ja) |
-
1992
- 1992-09-09 JP JP4239882A patent/JPH0690229A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |