JP2735599B2 - マルチコンピュータのデータ伝送装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロコンピュータ（MC）、デジタルシ
グナルプロセッサ（以下、DSPという。）等の２個のプ
ロセッサ装置間でデータを伝送するためのマルチコンピ
ュータのデータ伝送装置に関する。

［従来の技術］ 第４図は、従来のマルチコンピュータのデータ伝送装
置のブロック図であり、第４図のマルチコンピュータの
データ伝送装置において、マイクロコンピュータ１とDS
P2との間に、２対のポートP1,P2を有し各ポートP1,P2に
対してデータの書込み又は読出しが可能なデュアルポー
トRAM（以下、DP−RAMという。）３が設けられる。

ここで、DP−RAM3の第１のポートP1のうち、アドレス
端子A10−A0がマイクロコンピュータ１のアドレス端子A
10−A0に接続され、データ端子D7−D0がマイクロコンピ
ュータ１のデータ端子D7−D0に接続され、読出し書込み
信号入力端子R/がマイクロコンピュータ１の読出し書
込み信号出力端子R/に接続され、レディ信号出力端子
READYがマイクロコンピュータ１のレディ信号入力端子R
EADYに接続される。一方、DP−RAM3の第２のポートP2の
うち、アドレス端子A10−A0がDSP2のアドレス端子A10−
A0に接続され、データ端子D7−D0がDSP2のデータ端子D7
−D0に接続され、読出し書込み信号入力端子R/がDSP2
の読出し書込み信号出力端子R/に接続され、レディ信
号出力端子READYがDSP2のレディ信号入力端子READYに接
続される。

DP−RAM3の各ポートP1,P2を介して同一のアドレス対
してデータを書き込む場合、一方のポートを介してデー
タの書込み中において同一のアドレスに対して他方のポ
ートを介してデータの読み出しを行なう場合、もしく
は、一方のポートを介してデータの読出し中において同
一アドレスに対して他方のポートを介して書込みを行な
う場合、公知の通り誤ったデータの読出し又は書込みが
行なわれる可能性がある。これを防止するために、DP−
RAM3は、データの読出し又は書込みが可能なときのみ、
レディ信号を各ポートP1,P2のレディ信号出力端子READY
からそれぞれマイクロコンピュータ１のレディ信号入力
端子READY及びDSP2のレディ信号入力端子READYに出力
し、一方、マイクロコンピュータ１及びDSP2は、レディ
信号が力されているときのみデータの書込み又は読出し
動作を行なう。

以上のように構成されたデータ伝送装置において、マ
イクロコンピュータ１からDSP2にデータを伝送する場
合、まず、マイクロコンピュータ１はレディ信号が入力
されていることを確認した後、DP−RAM3にポートP1を介
してデータを書込み、次いで、DSP2が、DP−RAM3に書き
込まれた上記データをポートP2を介して読み出す。これ
によって、マイクロコンピュータ１からDSP2にデータを
転送することができる。また、DSP2からマイクロコンピ
ュータ１へデータを伝送する場合は、上述と逆の動作が
同様に行なわれる。

［発明が解決しようとする課題］ 上述のように、マイクロコンピュータ１及びDSP2は、
DP−RAM3からレディ信号が入力されているときのみ、デ
ータの書込み又は読出しの動作を行なうので、レディ信
号が入力されていないとき、当該動作を待機する必要が
ある。従って、マイクロコンピュータ１及びDSP2の各処
理速度が低下するという問題点があった。

本発明の目的は以上の課題を解決し、マイクロコンピ
ュータ１及びDSP2等の２個のプロセッサ装置を備え、各
プロセッサ装置間でデータを伝送するためのデータ伝送
装置において、各プロセッサ装置の処理速度を従来例に
比較して改善することができるマルチコンピュータのデ
ータ伝送装置を提供することにある。

［課題を解決するための手段］ 本発明は、第１と第２のプロセッサ装置を第１と第２
のポートを有するデュアルポートRAMを介して接続した
マルチコンピュータのデータ伝送装置であって、 所定の第１の期間において上記第１のプロセッサ装置
及び上記第２のプロセッサ装置からそれぞれ出力される
アドレスをそのまま上記デュアルポートRAMの第１と第
２のポートに出力し、上記第１の期間を除く第２の期間
において上記第１のプロセッサ装置及び上記第２のプロ
セッサ装置からそれぞれ出力される各アドレスのうちの
所定の１ビットを反転しかつ上記所定の１ビットを除く
他のビットの各アドレスをそのまま上記デュアルポート
RAMの第１と第２のポートに出力する反転手段を備え、 上記デュアルポートRAMの記憶領域を、上記第１のプ
ロセッサ装置からデータを書込むための第１の領域と、
上記第２のプロセッサ装置からデータを書込むための第
２の領域と、１つ前の期間のデータを蓄積し上記第１と
第２のプロセッサ装置にデータを読み出すための第３の
領域に分割するようにアドレス割当てし、上記期間毎に
上記第１と第２の領域と上記第３の領域のアドレス割当
てを入れ換えることを特徴とする。

［作用］ 以上のように構成されたマルチコンピュータのデータ
伝送装置において、説明の簡単化のため、上記反転手段
によって反転されるビットを上記第１及び第２のプロセ
ッサ装置から出力されるアドレスの最上位ビットとし、
上記デュアルポートRAMの記憶領域を４つに等分に分割
し、先頭アドレスから順に、第１、第２、第３、及び第
４の記憶領域とする。ここで、第１のプロセッサ装置が
収集した後上記デュアルポートRAMに書き込んだ収集デ
ータ並びに第２のプロセッサ装置が、１つ前の期間にお
いて所定の演算した結果である結果データに基づいて、
第２のプロセッサ装置が所定の演算を行い、上記演算結
果の結果データを上記デュアルポートRAMを介して上記
第１のプロセッサ装置に伝送する動作例について述べ
る。

上記第１の期間において、上記反転手段は、上記第１
のプロセッサ装置及び上記第２のプロセッサ装置からそ
れぞれ出力されるアドレスをそのまま上記デュアルポー
トRAMの第１と第２のポートに出力する。このとき、上
記第１のプロセッサ装置は、第１の記憶領域のアドレス
を出力して新しい収集データを上記デュアルポートRAM
の第１の記憶領域に書き込むとともに、第４の記憶領域
のアドレスを出力して上記デュアルポートRAMの第４の
記憶領域に記憶された結果データを読み出す。一方、第
２のプロセッサ装置は、第３の記憶領域のアドレスを出
力して第３の記憶領域に記憶された収集データを読み出
すとともに、第４の記憶領域のアドレスを出力して第４
の記憶領域に記憶された結果データを読み出した後、上
記読み出された収集データと結果データに基づいて所定
の演算を行い、第２の記憶領域のアドレスを出力して上
記演算結果の結果データを第２の記憶領域に書き込む。

次いで、上記第１の期間に続く上記第２の期間におい
て、上記反転手段は、上記第１のプロセッサ装置及び上
記第２のプロセッサ装置からそれぞれ出力されるアドレ
スの最上位ビットを反転しかつ上記最上位ビットを除く
他のアドレスをそのまま上記デュアルポートRAMの第１
と第２のポートに出力する。このとき、上記第１のプロ
セッサ装置は、第１の記憶領域のアドレスを出力して新
しい収集データを上記デュアルポートRAMの第３の記憶
領域に書き込むとともに、第４の記憶領域のアドレスを
出力して上記デュアルポートRAMの第２の記憶領域に記
憶された結果データを読み出す。一方、第２のプロセッ
サ装置は、第３の記憶領域のアドレスを出力して第１の
記憶領域に記憶された収集データを読み出すとともに、
第４の記憶領域のアドレスを出力して第２の記憶領域に
記憶された結果データを読み出した後、上記読み出され
た収集データと結果データに基づいて所定の演算を行
い、第２の記憶領域のアドレスを出力して上記演算結果
の結果データを第４の記憶領域に書き込む。

以下同様に、上記第１の期間と上記第２の期間が交互
に繰り返される。

以上の動作例において、上記第１の期間において、上
記デュアルポートRAMの第１の記憶領域が上記特許請求
の範囲の第１の領域に対応し、上記デュアルポートRAM
の第２の記憶領域が上記特許請求の範囲の第２の領域に
対応し、上記デュアルポートRAMの第３及び第４の記憶
領域が上記特許請求範囲の第３の領域に対応する。ま
た、上記第２の期間において、上記デュアルポートRAM
の第３の記憶領域が上記特許請求の範囲の第１の領域に
対応し、上記デュアルポートRAMの第４の記憶領域が上
記特許請求の範囲の第２の領域に対応し、上記デュアル
ポートRAMの第１及び第２の記憶領域が上記特許請求範
囲の第３の領域に対応する。従って、上記期間毎に、上
記特許請求の範囲の上記第１と第２の領域と上記第３の
領域のアドレス割当てが入れ換わっている。

上記反転手段が上述のように動作するので、上記第１
のプロセッサ装置が収集データを上記デュアルポートRA
Mに書き込むときは、上記第１の期間及び上記第２の期
間にかかわらず、第１の期間領域のアドレスを出力し、
結果データを上記デュアルポートRAMから読み出すとき
は、上記第１の期間及び上記第２の期間にかかわらず、
第４の記憶領域のアドレスを出力すればよい。一方、上
記第２のプロセッサ装置が収集データと結果データを読
み出すときはそれぞれ、上記第１の期間及び上記第２の
期間にかかわらず、第３及び第４の記憶領域のアドレス
を出力し、また、結果データを書き込むときは、上記第
１の期間及び上記第２の期間にかかわらず、第２の記憶
領域のアドレスを出力すればよい。すなわち、上記第１
のプロセッサ装置及び上記第２のプロセッサ装置は、デ
ータの書込み又は読出しの際、上記第１の期間と上記第
２の期間にかかわらず、所定の同一の記憶領域のアドレ
スを出力すればよい。これにより、このデータ伝送装置
を用いることによって、上記第１と第２のプロセッサ装
置を制御するためのシステム・プログラムが複雑となら
ない。

また、上記デュアルポートRAMの記憶領域が上述のよ
うに分割され、上記動作の各期間において、上記デュア
ルポートRAMの各ポートを介して同一のアドレスに対し
てデータを書き込む場合、一方のポートを介してデータ
の書き込み中において同一のアドレスに対して他方のポ
ートを介してデータの読み出しを行なう場合、並びに、
一方のポートを介してデータの読出し中において同一ア
ドレスに対して他方のポートを介して書込みを行なう場
合はない。従って、従来例のように、誤ったデータの読
出し又は書込みが行なわれることはない。

さらに、上記第１と第２のプロセッサ装置が上記デュ
アルポートRAMからのレディ信号を受信することなく、
データの書込み又は読出し動作を行なうことができるの
で、従来例のように、レディ信号を受信するまで待機す
る必要がない。従って、上記第１と第２のプロセッサ装
置の各処理速度を、従来例に比較し大幅に改善すること
ができる。

［実施例］ 第１図は本発明の一実施例であるマルチコンピュータ
のデータ伝送装置のブロック図である。この実施例のデ
ータ伝送装置は、第４図の従来例と比較し、所定の期間
マイクロコンピュータ１及びDSP2から出力されるアドレ
スの最上位ビットA10を反転するためのアドレス切換制
御回路10を備えたことを特徴とする。なお、マイクロコ
ンピュータ１、DSP2、及びDP−RAM3は、レディ信号入力
端子又は出力端子READYを有しない。また、DP−RAM3
は、2kバイトの記憶容量を有する。以下、上記相異点に
ついて説明する。

第１図において、クロックイ信号発生回路11は所定の
周波数を有するクロック信号CKをタイミング信号発生回
路12、マイクロコンピュータ１、およびDSP2に出力し、
マイクロコンピュータ１及びDSP2は入力されたクロック
信号に基づいて動作する。

タイミング信号発生回路12は、入力されたクロック信
号に基づいて、データ伝送の処理の第１の期間である奇
数フェーズにおいてＬレベルのフェーズ信号PSをアドレ
ス切換制御回路10に出力するとともに、第２の期間であ
る偶数フェーズにおいてＨレベルのフェーズ信号PSをア
ドレス切換制御回路10に出力する。

アドレス切換制御回路10は第１と第２の論理回路21,2
2から構成される。

第１の論理回路21は、２個のインバータINV11,INV1
2、２個のアンドゲートAND11,AND12、並びにオアゲート
OR11を備える。上記フェーズ信号PSは、インバータINV1
1を介してアンドゲートAND11の第１の入力端子に入力さ
れるとともに、アンドゲートAND12の第１の入力端子に
入力される。一方、マイクロコンピュータ１から出力さ
れるアドレスの最上位ビットA10は、インバータINV12を
介してアンドゲートAND12の第２の入力端子に入力され
るとともに、アンドゲートAND11の第２の入力端子に入
力される。アンドゲートAND11の出力端子はオアゲートO
R11の第１の入力端子に接続され、アンドゲートAND12の
出力端子はオアゲートOR11の第２の入力端子に接続され
る。さらに、オアゲートOR11の出力端子はDP−RAM3のポ
ートP1のアドレス端子の最上位ビットA10に接続され
る。

以上のように構成された第１の論理回路21は、第２図
に示すように、フェーズ信号PSがＬレベルである奇数フ
ェーズのとき、マイクロコンピュータ１から入力される
アドレスの最上位ビットA10をそのまま出力し、一方、
フェーズ信号PSがＨレベルである偶数フェーズのとき、
マイクロコンピュータ１から入力されるアドレスの最上
位ビットA10を反転して出力する。

第２の論理回路22は、２個のインバータINV21,INV2
2、２個のアンドゲートAND12,AND22、並びにオアゲート
OR21を備え、第１の論理回路21と同様に構成され、第１
の論理回路21と同様に動作する。従って、第２の論理回
路22は、第２図に示すように、奇数フェーズのとき、DS
P2から入力されるアドレスの最上位ビットA10をそのま
まDP−RAM3の第２のポートP2のアドレス端子の最上位ビ
ットA10に出力し、一方、偶数フェーズのとき、DSP2か
ら入力されるアドレスの最上位ビットA10を反転して出
力する。

以上のように構成されたマルチコンピュータのデータ
伝送装置において、マイクロコンピュータ１が収集した
収集データをDP−RAM3を介してDSP2に伝送した後、DSP2
が上記伝送された収集データに基づいて所定の演算を行
ない、演算結果の結果データをDP−RAM3を介してマイク
ロコンピュータ１へ伝送する動作の一例について、第３
図を参照して説明する。ここで、DP−RAM3の記憶領域を
４つの領域に等分に分割し、以下、アドレス000（以
下、アドレスを16進数で表示する。）から1FFまでを第
１の記憶領域とし、アドレス200から3FFまでを第２の記
憶領域とし、アドレス400から5FFまでを第３の記憶領域
とし、アドレス600から7FFまでを第４の記憶領域とす
る。なお、この処理の前に、マイクロコンピュータ１は
収集データの初期値をDP−RAM3の第３の記憶領域に書込
むとともに、結果データの初期値をDP−RAM3の第４の記
憶領域に書き込む。第３図において、Ｗはデータの書込
みを表し、Ｒはデータの読出しを表す。

まず、フェーズ１において、マイクロコンピュータ１
はDP−RAM3の第１の記憶領域のアドレスを出力して収集
データ（１）を第１の記憶領域に書込み、一方、DSP2は
第３の記憶領域のアドレスを出力して第３の記憶領域に
記憶された収集データの初期値を読み出すとともに、第
４の記憶領域のアドレスを出力して第４の記憶領域に記
憶された結果データの初期値を読み出した後、読み出し
た収集データと結果データの各初期値に基づいて所定の
演算を行ない、第２の記憶領域のアドレスを出力して上
記演算結果の結果データ（１）をDP−RAM3の第２の記憶
領域に書き込む。このフェーズ１において、マイクロコ
ンピュータ１及びDSP2から出力されるアドレスの最上位
ビットA10は、上記アドレス切換制御回路10によって反
転されず、そのままDP−RAM3の第１と第２のポートP1,P
2の各アドレス端子A10に入力される。従って、マイクロ
コンピュータ１及びDSP2から出力されるアドレスと、デ
ータが書込み又は読み出されるアドレスとは同一であ
る。

次いで、フェーズ２において、マイクロコンピュータ
１及びDSP2から出力されるアドレスの最上位ビットA10
は、上記アドレス切換制御回路10によって反転されてそ
れぞれ、DP−RAM3の第１と第２のポートP1,P2の各アド
レス端子A10に入力される。このとき、マイクロコンピ
ュータ１はDP−RAM3の第１の記憶領域のアドレスを出力
して収集データ（２）を第３の記憶領域に書込むととも
に、第４の記憶領域のアドレスを出力して第２の記憶領
域に記憶された結果データ（１）を読み出す。一方、DS
P2は第３の記憶領域のアドレスを出力して第１の記憶領
域に記憶された収集データ（１）を読み出すとともに、
第４の記憶領域のアドレスを出力して第２の記憶領域に
記憶された結果データ（１）を読み出した後、読み出し
た上記収集データ（１）と結果データ（１）に基づいて
所定の演算を行ない、第２の記憶領域のアドレスを出力
して上記演算結果の結果データ（２）をDP−RAM3の第４
の記憶領域に書き込む。

次いで、フェーズ３において、マイクロコンピュータ
１及びDSP2から出力されるアドレスの最上位ビットA10
は、上記アドレス切換制御回路10によって反転されずそ
れぞれそのまま、DP−RAM3の第１と第２のポートP1,P2
の各アドレス端子A10に入力される。このとき、マイク
ロコンピュータ１はDP−RAM3の第１の記憶領域のアドレ
スを出力して収集データ（３）を第１の記憶領域に書込
むとともに、第４の記憶領域のアドレスを出力して第４
の記憶領域に記憶された結果データ（２）を読み出す。
一方、DSP2は第３の記憶領域のアドレスを出力して第３
の記憶領域に記憶された収集データ（２）を読み出すと
ともに、第４の記憶領域のアドレスを出力して第４の記
憶領域に記憶された結果データ（２）を読み出した後、
読み出された収集データ（２）と結果データ（２）に基
づいて所定の演算を行ない、第２の記憶領域のアドレス
を出力して上記演算結果の結果データ（３）をDP−RAM3
の第２の記憶領域に書き込む。

さらに、奇数フェーズであるフェーズ（2n−１）（以
下、ｎは自然数である。）において、マイクロコンピュ
ータ１及びDSP2から出力されるアドレスの最上位ビット
A10は、上記アドレス切換制御回路10によって反転され
ずそれぞれそのままDP−RAM3の第１と第２のポートP1,P
2の各アドレス端子A10に入力される。このとき、マイク
ロコンピュータ１はDP−RAM3の第１の記憶領域のアドレ
スを出力して収集データ（2n−１）を第１の記憶領域に
書込むとともに、第４の記憶領域のアドレスを出力して
第４の記憶領域に記憶された結果データ（2n−２）を読
み出す。一方、DSP2は第３の記憶領域のアドレスを出力
して第３の記憶領域に記憶された収集データ（2n−２）
を読み出すとともに、第４の記憶領域のアドレスを出力
して第４の記憶領域に記憶された結果データ（2n−２）
を読み出した後、読み出された収集データ（2n−２）と
結果データ（2n−２）に基づいて所定の演算を行ない、
第２の記憶領域のアドレスを出力して上記演算結果の結
果データ（2n−１）をDP−RAM3の第２の記憶領域に書き
込む。

次いで、偶数フェーズであるフェーズ（2n）におい
て、マイクロコンピュータ１及びDSP2から出力されるア
ドレスの最上位ビットA10は、上記アドレス切換制御回
路10によって反転されてそれぞれ、DP−RAM3の第１と第
２のポートP1,P2の各アドレス端子A10に入力される。こ
のとき、マイクロコンピュータ１はDP−RAM3の第１の記
憶領域のアドレスを出力して収集データ（2n）を第３の
記憶領域に書込むとともに、第４の記憶領域のアドレス
を出力して第２の記憶領域に記憶された結果データ（2n
−１）を読み出す。一方、DSP2は第３の記憶領域のアド
レスを出力して第１の記憶領域に記憶された収集データ
（2n−１）を読み出すとともに、第４の記憶領域のアド
レスを出力して第２の記憶領域に記憶された結果データ
（2n−１）を読み出した後、読み出した収集データ（2n
−１）と結果データ（2n−１）に基づいて所定の演算を
行ない、第２の記憶領域のアドレスを出力して上記演算
結果の結果データ（2n）をDP−RAM3の第４の記憶領域に
書き込む。以下、同様に、奇数フェーズの動作と偶数フ
ェーズの動作が交互に繰り返される。

以上説明したように、奇数フェーズにおいては、マイ
クロコンピュータ１及びDSP2から出力されるアドレスの
最上位ビットA10が上記アドレス切換制御回路10によっ
て反転されずそのまま、DP−RAM3の第１と第２のポート
P1,P2の各アドレス端子A10に出力されるが、一方、偶数
フェーズにおいては、マイクロコンピュータ１及びDSP2
から出力されるアドレスの最上位ビットA10が上記アド
レス切換制御回路10によって反転され、DP−RAM3の第１
と第２のポートP1,P2の各アドレス端子A10に出力され
る。従って、マイクロコンピュータ１が収集データをDP
−RAM3に書き込むときは、奇数フェーズ及び偶数フェー
ズにかかわらず、第１の記憶領域のアドレスを出力し、
結果データをDP−RAM3から読み出すときは、奇数フェー
ズ及び偶数フェーズにかかわらず、第４の記憶領域のア
ドレスを出力すればよい。一方、DSP2が収集データと結
果データを読み出すときはそれぞれ、奇数フェーズ及び
偶数フェーズにかかわらず、第３及び第４の記憶領域の
アドレスを出力し、また、結果データを書き込むとき
は、奇数フェーズ及び偶数フェーズにかかわらず、第２
の記憶領域のアドレスを出力すればよい。すなわち、マ
イクロコンピュータ１及びDSP2は、データの書込み又は
読出しの際、奇数フェーズと偶数フェーズにかかわら
ず、所定の同一の記憶領域のアドレスを出力すればよ
い。これにより、このデータ伝送装置を用いることによ
って、マイクロコンピュータ１及びDSP2を制御するため
のシステム・プログラムが複雑とならない。

第３図から明らかなように、上記動作の各フェーズに
おいて、DP−RAM3の各ポートP1,P2を介して同一のアド
レスに対してデータを書き込む場合、一方のポートを介
してデータの書込み中において同一のアドレスに対して
他方のポートを介してデータの読み出しを行なう場合、
並びに、一方のポートを介してデータの読出し中におい
て同一アドレスに対して他方のポートを介して書込みを
行なう場合はない。従って、従来例のように、誤ったデ
ータの読出し又は書込みが行なわれることはない。

以上のように構成されたマルチコンピュータのデータ
伝送装置においては、マイクロコンピュータ１及びDSP2
がDP−RAM3からのレディ信号を受信することなく、デー
タの書込み又は読出し動作を行なうことができるので、
従来例のように、レディ信号を受信するまで待機する必
要がない。従って、マイクロコンピュータ１及びDSP2に
おける各処理速度を、従来例に比較し大幅に改善するこ
とができる。

以上の実施例において、アドレス切換制御回路10は、
偶数フェーズにおいてマイクロコンピュータ１及びDSP2
から出力されるアドレスの最上位ビットA10を反転して
いるが、これに限らず、マイクロコンピュータ１及びDS
P2から出力されるアドレスの所定の１ビットを反転する
ようにしてもよい。

以上の実施例において、マイクロコンピュータ１及び
DSP2を用いているが、これに限らず、他の種類のプロセ
ッサ装置を用いてもよい。

以上の実施例において、DP−RAM3を介してマイクロコ
ンピュータ１とDSP2を接続しているが、これに限らず、
複数のプロセッサ装置を、複数のポートを有するマルチ
ポートRAMを介して同様に接続するようにしてもよい。

［発明の効果］ 以上詳述したように本発明によれば、上記第１と第２
のプロセッサ装置を上記デュアルポートRAMを介して接
続したマルチコンピュータのデータ伝送装置において、
上記第２の期間において上記第１と第２のプロセッサ装
置から出力されるアドレスの所定 の１ビットを反転し
て出力する反転手段を備えたので、上記第１と第２のプ
ロセッサ装置は、データの書込み又は読出しの際、上記
第１の期間と上記第２の期間にかかわらず、所定の同一
の記憶領域のアドレスを出力すればよく、これにより、
このデータ伝送装置を用いることによって上記第１と第
２のプロセッサ装置を制御するためのシステム・プログ
ラムが複雑とならない。

また、上記デュアルポートRAMの記憶領域を、上記第
１のプロセッサ装置からデータを書込むための第１の領
域と、上記第２のプロセッサ装置からデータを書込むた
めの第２の領域と、１つ前の期間のデータを蓄積し上記
第１と第２のプロセッサ装置にデータを読み出すための
第３の領域に分割しているので、従来例のように、誤っ
たデータの読出し又は書込みが行なわれることはない。

さらに、上記第１と第２のプロセッサ装置が上記デュ
アルポートRAMからのレディ信号を受信することなく、
データの書込み又は読出し動作を行なうことができるの
で、従来例のように、レディ信号を受信するまで待機す
る必要がない。従って、上記第１と第２のプロセッサ装
置の各処理速度を、従来例に比較し大幅に改善すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマルチコンピュータの
データ伝送装置のブロック図、 第２図は第１図のアドレス切換制御回路の動作を示すタ
イミングチャート、 第３図は第１図のマルチコンピュータのデータ伝送装置
の動作を示す図、 第４図は従来のマルチコンピュータのデータ伝送装置の
ブロック図である。 １……マイクロコンピュータ、 ２……DSP、 ３……DP−RAM、 10……アドレス切換制御回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１と第２のプロセッサ装置を第１と第２
   のポートを有するデュアルポートRAMを介して接続した
   マルチコンピュータのデータ伝送装置であって、 所定の第１の期間において上記第１のプロセッサ装置及
   び上記第２のプロセッサ装置からそれぞれ出力されるア
   ドレスをそのまま上記デュアルポートRAMの第１と第２
   のポートに出力し、上記第１の期間を除く第２の期間に
   おいて上記第１のプロセッサ装置及び上記第２のプロセ
   ッサ装置からそれぞれ出力される各アドレスのうちの所
   定の１ビットを反転しかつ上記所定の１ビットを除く他
   のビットの各アドレスをそのまま上記デュアルポートRA
   Mの第１と第２のポートに出力する反転手段を備え、 上記デュアルポートRAMの記憶領域を、上記第１のプロ
   セッサ装置からデータを書込むための第１の領域と、上
   記第２のプロセッサ装置からデータを書込むための第２
   の領域と、１つ前の期間のデータを蓄積し上記第１と第
   ２のプロセッサ装置にデータを読み出すための第３の領
   域に分割するようにアドレス割当てし、上記期間毎に上
   記第１と第２の領域と上記第３の領域のアドレス割当て
   を入れ換えることを特徴とするマルチコンピュータのデ
   ータ伝送装置。