JPS5995727A - 直列並列デ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のデジタル計算機や周辺装置の間のデー
タ通信を行なう直列データ通信網と、デジタル計算機や
周辺装置内の並列データバスとの間で、直列データと並
列データとの相互変換を行なう直列並列データ変換装置
に関するものである。

従来例の構成とその問題点 近年、直列並列データ変換装置は複数のデジタル計算機
の結合によるマルチプロセッサ化によりプロセッサ間の
データ転送に直列データ通信網による相互通信が用いら
れている。

以下、従来の直列並列データ変換装置について説明する
。

第１図は、従来の直列並列データ変換装置のブロックを
示すものである。

１は直列データバス、２は並列データバス、３は直列デ
ータバス１の直列データと同期した直列データ転送りロ
ック、４は直列データの数をカウントするビットカラ／
りである。６はシフトレジスタで、直列データを受信す
る場合は、直列データバス１から直列データ転送りロッ
ク３に同期した直列データを受信して並列データに変換
し、一方差列データを直列データに変換して送出する場
合は、直列データ転送りロック３に同期して直列データ
バス１に送出する。６はデータバッファで、直列データ
を受信する場合は、シフトレジスタ５が直列データを受
信してシフトレジスタ５の全ビットがデータで満たされ
た時にシフトレジスタ６の並列データを読み込み並列デ
ータバス２の側からの読み出し要求により並列データバ
ス２に送出し、一方直列データを送出する場合は、並列
データバス２から並列データを読み込みシフトレジスタ
５が全ビット転送してデータが空になるとシフトレジス
タ５に転送する。なお７はデータバッファ６からシフト
レジスタ５に読み込むデータ転送信号、８はデータバッ
ファにデータを書き込むための書き込み信号、９は部側
データバス２に転送するためのデータバッファ読み出し
信号である。

以上のように構成された従来の直列並列データ変換装置
について、以下その動作について説明する。

まず、並列データを直列データに変換する場合について
説明する。

並列データバス２よりデータバッファ６に並列データ全
データバッファ書き込み信号８により書き込む０この時
＼シフトレジスタ５に転送データが残っている場合は、
シフトレジスタ５に残っているデータが転送されるまで
並列データをデータバッファ６に保持しておく。シフト
レジスタ５の転送データが空になるとシフト１／ジスタ
５はデータバッファ６から転送信号７によシ並列データ
を読み込む。シフトレジスタ６の並列データは直列デー
タ転送りロック３によシ１ビットづつシフトしながら直
列データバス１に送出される。ビットカウンタ４は直列
データ転送りロック３を並列データのビット長と同数に
なるまでカウントし、並列データの全ビットが送出され
、シフトレジスタ５が空になったことを示すと、再びデ
ータバッファ６から読み込むための転送信号７により並
列データを読み込む。

以上の動作の流れを示すと、第２図のようになる。すな
わちまず、 （イ）並列データバス２よりデータバッファ６に並列デ
ータを読み込む。

（ロ）（イ）が実行されるとシフトレジスタ５が空にな
っているかを調べ、まだシフトレジスタ５にデータが残
っていれば、シフトレジスタ６が空になる丑で待つ、。

（ハ）　シフトレジスタ５が空であると、データバッフ
ァ６からシフトレジスタに並列データを転送する。

（ロ）　シフトレジスタ６のデータは、直列データ転送
りロックに同期して１ビットシフトして直列データバス
１にデータを出力し、ビットカウンタ４をカウントアツ
プする。

（（ホ）　もしビットカウントが並列ビット長より小さ
いならば（ニ）の動作に戻る。

（へ）並列データから直列データへの変換動作を続ける
ならば始めに戻るつ 次に、直列データを並列データに変換する場合について
説明する。

直列データバス１より直列データを直列データ転送り口
ｙり３によりシフトレジスタ６に読み込む。ビットカウ
ンタ４は直列データ転送りロック３を並列データのビッ
ト長と同数になるまでカウントし、シフトレジスタ６に
並列データに変換されたデータで満されたことを示すと
、データバッファ６に変換された並列データをデータバ
ッファ書き込み信号８により書き込む。シフトレジスタ
６は再び面倒データバス１から直列データを受信する。

データバッファ６の並列データはデータバッファ読み出
し信号９の要求により、並列データバス２に並列データ
を転送する。

以上の動作の流れを示すと第３図のようになる。

まず直列データから並列データへの変換動作を開始する
と、 （イ）直列データバスより直列データ転送りロックに同
期して１ビット読み込み１ビｙトシフトを行ない、ビッ
トカウンタ４をカウントアツプさせる。

（ロ）　ビットカウンタ４が並列データビット長より小
さければ（イ）の動作に戻る。

０→　シフトレジスタ６がデータで満されるとシフトレ
ジスタ６からデータバッファ６に並列データを転送し、
並列データバス２からの読み出しにより並列データバス
に出力する。

に）直列データから並列データへの変換動作を続けるな
らば始めに戻る。

しかしながら上記のような構成では、シフトレジスタ６
を用いていることと、シフトレジスタ６とデータバッフ
ァ６との間で並列データの転送が必要なことにより、回
路の規模が大きくなってしまい、またシフトレジスタ５
とデータバッファ６との間のタイミング制御が必要とな
り、複雑な構成となるという問題点を有していた。

発明の目的 本発明は上記従来の問題点を解消するもので、データ転
送のタイミング制御が簡単であり、連続したデータの転
送もできる直列並列データ変換装置を提供することを目
的とする。

発明の構成 本発明は上記目的を達するために、複数のデータバッフ
ァ・バッファアドレス選択回路およびビットアドレス選
択回路を設け、バノンアアドレスの選択とビットアドレ
スの選択により、データバッファの中の１ビツトをアク
セスして、直列データと並列データの変換を行なうこと
により、データ転送のタイミング制御が簡単となシ、連
続した直列データ転送もできるものである。

実施例の説明 以下　図面を参照しながら本発明の一実施例について説
明する。

第４図は本発明の一実施例における直列並列データ変換
装置のブロック図を示すものである。

第４図において、１は直列データバス、２は並列データ
バス、３は直列データバス１の直列データと同期した直
列データ転送りロック、４は直列データの数をカウント
するビットカウンタである。

６１および６２はデータバッファ、６１１〜６１６およ
び６２１〜６２５はデータバッファを構成するメモリセ
ルである。８はデータバッファにデータを書き込むため
の書き込み信号、９は並列データバス２にデータを転送
するためのデータバッファ読み出し信号である。１ｏは
並列データバストの並列データの入出力および直列デー
タバス２との直列データの入出力制御を行なうビットア
ドレス選択回路、１１はデータバッファを選択するバッ
ファアドレス選択回路である。

以上のように構成された本実施例の直列並列データ変換
装置について、以下にその動作を説明する。なおデータ
バッファを構成するメモリセル６１１〜６１６及び６２
１〜６２６は、直列データバス側からのアクセスに対し
てはバッファアドレス選択回路１１と、ビットカウンタ
４がビットを選択するビットアドレス選択回路１Ｑとの
積によりアクセスされるメモリセルのみが有効となり、
並列データバス側からのアクセスに対しては１つのデー
タバッファを構成する全てのメモリセルか有効となる。

まず並列データを直列データに変換する場合について説
明する。

始めにバッファアドレス選択回路１１がデータバッファ
６２を選択していると、並列データバス２より送出され
てくる並列データをデータバッファ６１に対し、データ
バッファ書き込み信号８により書き込む。この時、デー
タバッファ６２に転送データが残っている場合は、全て
のデータが転送されるまで並列データはデータバッファ
６１に保持される。データバッファ６２の転送データが
空になるとバッファアドレス選択回路１１はデータバノ
ファ６１を選択し、ビットカウントはＱとなり、ビット
アドレス選択回路１０はビットをＯと選択するのでメモ
リセル６１１がアクセスされ、メモリセル６１１のデー
タが出力される。データは直列データ転送りロックに同
期して直列データバス１に送出される。直列データ転送
りロックが入るとビットカウントはカウントアツプして
１になり、ビットアドレス選択回路１ｏはビット１を選
択するのでメモリセル６１２がアクセスされ、データが
出力される。直列データ転送りロックが入力されるに従
って順次１ビツトづつメモリがアクセスされ直列データ
バス１に送出される。データバッファ６１が直列並列デ
ータ変換を行なっている間に、並列データバス側から転
送データが空になっているデータバッファ６２に並列デ
ータを書き込む。データバッファ６１の全てのデータを
送出し、データバッファ６１が空になると、バッファア
ドレス選択回路１１はデータバッファ６２を選択し、ビ
ットアドレス選択回路１Ｑが選択するビットのデータを
順次出力する。データノくツファ６２が直列並列データ
変換を行なっている間に、再びデータバッファ６１に並
列データを書き込む。

以上の動作をくり返し行なうことにより連続してデータ
を転送することができる。

次に直列データを並列データに変換する場合について説
明する。

始めにバッファアドレス選択回路１１がデータバッファ
６１を選択していると直列データノくス１よりデータバ
ッファ６１にビットカウンタ４の値に対応したビットの
メモリセルに直列データを受信し、直列データ転送りロ
ック３に同期して書き込む。順次ビットカウンタ４がカ
ウントアツプして全ビットにデータが入力されると、ノ
くツファアドレス選択回路１１はデータバッファ６２を
選択する。データバッファ６２は１．直列データ転送り
ロック３に同期してビットカウンタ４がカウントアツプ
するに従ってデータバッファ６２の全ビットに直列デー
タバス１上の直列データを入力する。

データバッファ６２が直列並列データ変換を行なってい
る間に、並列データに変換されて満たされているデータ
バッファ６１を並列データバス２側から読み出す。デー
タバッファ６２にデータが満たされると、再びデータバ
ッファ６１がバッファアドレス選択回路１１より選択さ
れ、直列並列データ変換が行なわれる。データバッファ
６１が直列並列変換が行なわれている間に、並列データ
バス２側はデルタバッファ６２から並列データを読み出
す。

以上のように、本実施例によれば、複数のデータバッフ
ァ６１．６２とバッファアドレス選択回路１０とビット
アドレス選択回路１１を設けることにより、データ転送
のタイミングが簡単となり、直列データの連続転送がで
きる。

発明の効果 本発明は以上のように、シフトレジスタのかわりにデー
タバッファを複数個設け、ビットカウンタの値に対応し
た任意のデータバッファの１ビツトをアクセスして、直
列データと並列データの変換を行なうことにより、デー
タ転送のタイミングが簡単となり、連続した直列データ
転送を行なうことができ、またデータバッファをメモリ
アレイ構成にすることによりＬＳＩ化に適した回路にす
ることができ、その効果は大きい。

【図面の簡単な説明】

第１図は従来の直列並列データ変換装置のブロック図、
第２図及び第３図は同装置の動作を示す流れ図、第４図
は本発明の一実施例における直列並列データ変換装置の
ブロック図である。 １・・・・直列データバス、２・・・・・・並列データ
バス、４・・・・・・ビットカウンタ、６１，６２・・
・・・・データバッファ、６１１〜６１６，６２１〜６
２５・・・・・・メモリセル、１ｏ・・・・・ビットア
ドレス選択回路、１１・・・・・・バッファアドレス選
択回路。

Claims (1)

【特許請求の範囲】
1. 並列データバスから送出される並列データを入力し、直
   列データ転送りロックに同期した直列データに変換して
   直列データバスに転送、または前記直列データバスから
   前記直列データ転送りロックに同期した直列データを順
   次１ビツトづつ入力して記憶し、並列データに変換し、
   前記並列データバスに転送する複数のデータバッファと
   、データバッファのデータの入出力制御を行ない、前記
   並列データバスと前記直列データバスとを選択するデー
   タ入出力制御回路と、前記並列データバス側から直列デ
   ータ送信の前記データバッファあるいは受信の前記デー
   タバッファをアクセスするバッファアドレス選択回路と
   、前記直列データバス側から前記バッファアドレス選択
   回路より選択された前記送信あるいは受信の前記データ
   バッファの１ビツトのデータのみを有効とするビットア
   ドレス選択回路と、前記送信あるいは受信のデータバッ
   ファを構成し、前記バッファアドレス選択回路と前記ビ
   ットアドレス選択回路とによシアクセスされるメモリセ
   ルと、前記メモリセルにデータを書き込むタイミングを
   発生する書き込み信号生成回路とを具備する直列並列デ
   ータ変換装置。