JPS5999520A

JPS5999520A - プロセツサ間通信制御方式

Info

Publication number: JPS5999520A
Application number: JP57208875A
Authority: JP
Inventors: Kazuo Sakamoto; 和夫坂本; Masahiko Misawa; 正彦三澤
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-11-29
Filing date: 1982-11-29
Publication date: 1984-06-08
Also published as: JPS6224830B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はプロセッサ間通信制御方式、特に機能分散型処
理システムを構築するときのプロセッサ間通信において
、単向通信、半２重通信および全２重通信のいずれかの
通信形式によってプロセッサ間でデータの授受を実行す
る場合のプロセッサ間通信制御方式に関する。

コンビーータを利用するデータ処理において、個々の業
務や機能の一部を多くのコンビーータシステムに分散さ
せて受けもたせた機１Ｊ目分散型処理システムはよく知
られておシ、このシステムにおいてプロセッサはプログ
ラムで制御することによってデータ全受取りこれを処理
するデータ処理装置の役割を果１−こともまたよく知ら
れている。

このようなプロセ、す間の送受信において取扱われるデ
ータには、いわゆる情報データと制御データとがあり、
通常１１テ報データはプロセッサと接続された外部回線
もしくはプロセスインタフェース機器との入出力データ
であハまた制御データはプロセッサ間の動作モードの指
定あるいは動作制御のためのデータを指す。

さて、情報データは１組のデータが本質的に多量で数１
００バイトを越すこともしばしばあり、外部回線もしく
はプロセスごとに１組の大刀データもしくは１組の出方
データあるいはこれらを同時に転送し１組のデータ発生
間隔は外部口側もしくはプロセスインタフェース機器と
のデータ伝送速度に対応する。

またプロセッサ間転送時間はデータ発生間隔以内であれ
ばよく、制御データに比して長時間が許容され、なお異
る回線間や異るプロセスインタフェース機器間ではデー
タ発生がランダムであるといったさまざまな特徴を有す
る。

一方、制御データは１組のデータ量が情報データに比し
てかなり少なく通常１乃至１０バイト程度であシ、処理
の初期状態で発生するのは主に動作モードの指定でデー
タ発生量は限定され、処理状態で発生するものは主とし
て動作状態を表わすデータとこれに対応する動作制御を
指示するデータでありしかも本質的にその発生量は限定
されずかつランダムであることが逐い。さらに、プロセ
ッサ間の転送時間は制御データの本質上、即時性が要求
され、しかも発生の順序に従った転送が要求されるとい
った特徴を有する。

第４図はプロセッサ間の情報データと制御データの流れ
を説明するためのデータ転送説明図である。

第１図（Ａ）は情報データ転送説明図、第１１図（１３
）は制御データ転送説明図である。

第１図は１組のプロセッサを介して行われるデータ転送
を例としているが、複数の組の場合もそれぞれこれと同
様である。

第１１１（Ａ）において、プロセッサＡ１およびプロセ
νすＢ２はそれぞれ外部回線ａおよび機能分散型処理シ
ステム内回線（以下単に処理システム内回線という）ｂ
を介してデータの転送を行なうが、外部回線ａを介して
入出力する情報データは通信制御装置３による制御のも
とにプロセッサＡ１とプロセッサ８２間で情報データ転
送Ｃｖｉ−冥行せしめられる。また処理システム内回線
すを介して行われる情報データの転送はプロセスインタ
フェースであるプロセス入出力機器４全介して情報デー
タ転送Ｃ全美行する。

第１図（Ｈ）における制御データの転送にあっては。

外部回線ａおよび処理システム内回路り′ｆ！：利用す
ることなく、通信制御装置３およびプロセス入出力機器
４によるデータ制御、入出力制御のもとて行われる制御
データ転送ｄおよびプロセッサ間データ転送ｄ′を実行
する。第１図からも明らかな如く、データの流れは第１
図ＩＡ）の情報データがプロセッサと接続された外部回
線もしくはプロセスインタフェース機器とのデータを対
象としているのに対し、第１図ＦＢ）の制御データの流
れはプロセッサ間の転送のみ全対象としている。

このような機能分散型システムにおけるプロセ、す間通
信では、個々のプロセッサがそれぞれの分散処理を実行
し、またかかる分散処理の実行間に発生するプロセス間
のデータ転送は個々のプロセッサの機能に影響を与える
ことなく、かつ全体として処理効率のすぐれたマルチ、
）イク成であることが望ましい。このためには、プロセ
ッサ間で処理すべき情報データと制御データの前述した
特徴全勘案した効果的な処理方式が必要となる。

従来この種の機能分散型システムにおけるプロセッサ間
の通信は、一般的には次の３つの方式によって処理され
ている。

第１の方式は、１組、２個のＤＭＡ制御回路によって情
報データと制御データとを発生の順序に従って交互にＤ
ＭＡ転送を行なう方式である。

第２の方式は、１組のＤＭＡ制御回路と１組の入出力レ
ジスタ回路とを備え、情報データはＩＩ’ＪＡ制御回路
によってＤＭＡ転送し、制御データは入出力レジスタ回
路ＩｆＣよって１組ごとに予め設定するプログラムモー
ドによる割込処理で転送する方式である。

第３の方式は、２組のＤＭＡ制御回路を備え、情報デー
タと制御データと全区分し別々のＤＭＡ制御回路でＤ　
ＭＡ転送する方式である。

しかしながら上述した３つの方式にはそれぞれ次に示す
ような欠点を有する。

第１の方式は処理システムのハトウェア構成が簡単とな
るものの′情報データと制御ＩＩＩＪデータとを発生順
に交互に転送するため当然転送効率が悪くなる。また、
この場合、１組のＤＭＡ制御回路のみでＤＭＡ制御処理
全行ない、情報データと制御データとの優先および待ち
行列管理全処理しており、このため優先および待ち行列
管理が情報、制御の種類列とならず従ってソフト構成お
よび処理も複雑になるという欠点がある。

第２の方式は処理システムのハードウェア構成も後述す
る第３の方式はどには複雑にならず第１の方式に対して
１組の入出力レジスタ回路全付加した程度ですみ、制御
データと情報データとを別々に処理するため第１の方式
に比してそのぶん転送効率の改善が図れる。しかしなが
ら、この第２の方式で使用する入出力シフトレジスタ回
路の制御も、これによって実施する制御データの転送が
１組ごとにプログラム割込処理であるため転送効率の大
幅な改善は望めないうえ、ソフト処理面でも入出力処理
が１組ごとのデータの割込処理全必要としこのためソフ
ト処理負荷が増大するという欠点がある。

第３の方式は、２組の］）ＭＡ制御回路全備え、情報デ
ータと制御データと全それぞれ異るＤＭＡ制御回路で別
々に転送するものであり、上述した第１および第２の方
式に比しデータ転送効率の改善が図れるものの、２組の
ＪＪ　Ｍ　＆制御回路を備え２組のＤＭＡ制御間の優先
処理によるデータ転送としているためハードウェア構成
の規模が犬となり、また制御データの転送をＤＭＡ転送
処理に依存するため大幅な転送効率の改善は困難で、か
つ２組の１）ＭＡ制御処理に対するソフトウェア処理も
著しく増大するという欠点がある。

第２図は単向通信形式における従来のプロセッサ間通信
制御方式の基本的構成を示すブロック図である。

第２図（Ａ）、　ｆＢｌおよび（Ｃ）はそれぞれ上述し
た従来のプロセッサ間通信の第１．第２および第３の方
式に対応する基本的構成を示すもので、単一矢印および
二重矢印はそれぞれ情報データＤ１および制御データＤ
２のデータ転送方向を示す。

第２図からも明らかな如く、上述ｌ−だ第１の従来の方
式（以下単に従来方式１と呼ぶ）にあっては第２図（Ａ
）に示す如く情報データＪＪ　１と制御データ■）２と
が１組のＤＭＡ制御回路５および６によってデータ発生
順に交互に転送され、また第２図ＣＢ）に示す上述した
第２の従来の方式（以下単に従来方式２と呼ぶ）では１
組のＤ　Ｍ　Ａ制御回路５および６によって情報データ
Ｄ１の転送を、また１組の入出力レジスタ回路出力レジ
スタ回路Ａ７および入力レジスタ回路８によって制御デ
ータの転送全処理している。なお、上述した第３の従来
の方式（以下単に従来方式３と呼ぶ）では２組のＴへ抗
制御回路を備え、このうち１組の制御回路、すなわちＩ
ＪＭＡ制御回路ＩＡ９およびｊＪＭＡ制御回路ｌＢ１０
によって情報データＤ１の転送処理を、他の１組のｌ）
ＭＡ制御回路、すなわちＬＡＭＡ制御回路２Ａ１１　オ
ｘび１Ｊｆｖｉ　Ａ制御回路２Ｂ１２＆Ｃ！−）で；お
り御データを転送し、これら３つの従来方式によるデー
タ転送における特徴と欠点については前述したとおりで
ある。

本発明の目的は上述した欠点を除去し、機能分散型処理
システムのもとで行なうプロセッサ間通信において、転
送すべきデータを情報データと制御データとに区分して
処理するものとし、情報データは待ち行列管理を実施し
てサイクルスチール方式のＩＪＭＡ制御によってプロセ
ッサ間で時間的にランダムに転送し合うとともに、制御
データはハードウェア構成による複数語長のファースト
インファーストアウト（ＦＩＲ８Ｔ−ＩＮ−Ｆ［５Ｔ−
ＯＵ’ｌ”。

以下Ｆ’ＩＦＯと略称する〕制御回路で転送することに
より転送制御回路の７１−ドウエア構成およびソフトウ
ェア構成全ｆ）Ｔｔ略化し、また複数語長の、Ｆ　Ｉ　
ＦＯ制御ζノζよる複数語ごとの割込処理で処理回数を
著しく減少し従って負荷を大幅に減少できるプロセッサ
間通信制御ｊｊ式を提供することにある。

不発明の方式は、機能分散型処理システムのもとで動作
する少なくとも１組のプロセッサ間で単向および半２重
もしくは全２重のいずれかの通１ぎ形式によって情報７
〉よび制御データ全送受（ＭＬ合うプロセッサ間通１ぎ
において、前記各プロセッサに接、挽する外部同極もし
くはプロセスインタフェース機器との入出力データであ
る情報データはこれ全発生した前記プロセッサ側で待ち
行列管理？実施しサイクルスチール方式の１１）Ｍ八（
ダイレクトメモリアクセス、　、ＩＪＩＲＥＣＴ　Ｉ＼
４Ｅ〜１り恍Ｙ　鵡ＣＥ８８）制御により前記１８報デ
ータを前記プロセッサ間で時間的にランダムに転送し合
う情報データ待ち行列管理手段と、前記各プロセッサ間
の動作モード指定あるいは動作制御のための制御データ
は発生の都１ｉこれを前記情報データ待ち行列管理手段
実行と同時に予め特定する複数語長のファーストインフ
ァーストアウトメモリに書込んだうえ待ち行列管理を介
することなくこれ全前記側脚データの発生順序に従って
（出すように制御せしめる制御データファーストインフ
ァーストアウト制御手段とを備えて構成される。

次に図面を参期して本発明の詳細な説明する。

第３図は単向通信形式における不発明のプロセッサ間通
信制御方式の基本的構成を示すブロック図である。

第３図において、プロセッサＡＩ、プロセッサＢ２．Ｉ
ＪＭＡ制御回路Ａ５．ＩＪＭＡ制御回制御回路上６情報
データＩＪＩ、制御データＤ２はそれぞれ第１図および
第２図に示す同一記号のものと同じである。

第３図に示す基本的構成においては、１組の国人制御回
路、すなわちＤＭＡ制御回路Ａ５およびＤＭＡご陳声町制御回路Ｂ６と１個の複数語長Ｆｌ’（Ｊメモリ１３を
備え、情報データＤＩはこれら１組のＤ　Ｍ　Ａ制御回
路によるＤＭＡ処理のもとに転送され、制御データＤ２
は予め処理すべき制御内琴に対応して０足することがで
きる複数語のＰＩＦ（Ｊメモリおよびその制御回路全イ
］°する複数語長）”ＩＦＯメモリ制御回路１３Ｖｃよ
ってプログラムの制御のもとに入力する複数語の制？１
Ｉｉｌデータを連続的に処理し転送する。

このＦＩＦＯメモリはよく知られるように、先入れ先出
し方式すなわち最も古いデータから次々に読出されるよ
うに管理されるＦＩＲ８’ｌ’−１Ｎ−ＦＩ−■も５Ｔ
−ＯＵＴ方式でオリ用されるメモリで、通常異なる速度
で非同期で動作する２つのデバイス全接続するためのバ
ッファ等として用いられるものであり、データはこのメ
モリの一婦にストアされまた他端から古い順序に読出さ
れる。このようなＦｉＦＯメモＩＪ　’ｌｒ処理すべき
（シ（］御データＤ２の予め既知の最大語数を満足する
ように備えることによって制御データ］）２は処理すべ
き複数語が達成的に処理され、従って、転送時間が大幅
に減少して転送効率の改善が図れるとともに、このよう
な構成のＦＩＥ’ＴＪメモリは第２図（Ｂ）に示す入出
力レジスタを利用する場合にくらべて回路の動作制御が
本質的に簡単となり、また待ち行列管理はＤＭＡ制御回
路Ａ５およびＤＭＡ制御回路Ｂ６による情報データＪＪ
　１の処理だけを対象とするのでそのソフトウェアの内
容を著しく単純化することができるとともに制御データ
Ｄ２の入出力処理も複数語ごとの割込処理となってン７
トウェア処理内容の簡単化、ソフトウェア負荷の減少が
図れる。さらに複雑な構成を要する。Ｔ）　Ｍ　Ａ制御
回路は１組とすることができるのでハードウェア構成も
前述した第２図（ＡＪによる従来方式１の場合よりも大
規模になるものの第２図（Ｑの従来方式３の場合よりも
著しく単純化することができる。

以上のプロセッサ間通信方式の基本的構成による従来方
式と本発明方式との比較は丁べて単向通信形式を例にと
って説明したが、千２重通（ｉ形式および全２重通信形
式による場合の基本的構成についての比較を行なうと従
来方式と本発明方式とのバードウェア構成、ソフトウニ
アイ４成、転送効率等の差異はさらに増大したものとな
る。

第４Ｎは従来方式１および２による半２屯通１畠形式お
よび全２重通倍形式におけるプロセッサ間通信制御方式
の基本的構成を示すブロック１図である。

第４図（Ａ）は従来方式１による半２重通信形式におけ
る基本的構成（八−１）、および全２直通信形式におけ
る基本的１１．構成（Ａ−２）’ｌｚ示し、第４図（Ｂ
）は従来方式２による半２重通信形式における基本的構
成（Ｂ−１）、および全２重通信形式における基本的構
成（Ｂ−２）を示す。

また、第５図は本発明による半２重通および全２ｉＬ信
形式におけるプロセス間通信制御方式の基本的構成を示
すブロック図であり、第５図（〜は半２重通信形式ＩＣ
１−ける場合の、また第５１凶（１，１）は全２重通信
形式における場合の基本的構成を示す。

第４図（Ａ−１）においては、プロセッサＡ１から送信
すべきデータＤＯおよびプロセッサＢ２から送信すべき
データ１）θ′は情報データと制御データいずれも含み
、ＣれらのデータはプロセッサＡ１との転送データのＩ
ＪＭＡ制御を行うｌＪＭＡ制御回路Ｎ５およびプロセッ
サＢ２との転送データのＤ　ＭＡ制御を行う］）ＭＡ制
御回路Ｂ　６１ｃよりデータ方向によってスイッチ回路
ｓ＝６切替えてデータの転送を制御する従来方式１によ
る半２重通信実施例第４図（Ａ−２）ＶＣおいては、プロセッサＡ１とプロ
セッサＢ２とに対するそれぞれ１組のＩＸＶＩＡ制御回
路、すなわちＤＭＡ制御回路Ａ（１）５−１　。

１）ＭＡ制御回路Ａ（２）５−２．およびＩ）ＭＡ制御
回路Ｂ（１１６−１，ＤＭＡ制御回路Ｂ（２）６−２に
よってデータを常時双方向に転送する従来方式ＩＶ？−
よる全２重通信を実施する。

第４図（）Ｊ　−１）においては、情報データのプロセ
ッサＡ１からプロセッサＢ２に対する情報データＤ１と
、プロセッサＢ２からプロセッサＡ１に対する情報デー
タＤ２との転送は第４図（八−１）におけるデータ制御
と同様に１組のＤ　Ｍ　Ａ制御回路Ｎ５およびＢ６’ｔ
−備えスイッチ回路Ｓ′ｆｆ：弁してデータ方向に対応
した制御を行わしめ、また制御データにあってはプロセ
ッサ間で授受すべき制御データＤ２およびＤ２”！ｒ１
組の入出力レジスタ、すなわち入出力レジスタＡ１４お
よび入出力レジスタ１３１５によって制御する。

入出力レジスタＡ１４および入出力レジスタＢ１５はそ
れぞれ１組の入力および出方レジスタ全有し。

入出力レジスタＡＩ　４ＩＣあっては入力レジスタ１４
１および出力レジスタ１４２．入出力レジスタ１５にあ
っては入力レジスタ１５１および出力レジスタ１５２ｆ
ｆｉ（Ｂ−１）図に示す如くスイッチ回路ｓ６介して切
替えて制御データＤ２およびｌＪ２’のデータ方向の切
替制御を行ない従来方式２による情報データと制御デー
タとの半２重通１Ｈ全実施する。

第４図（Ｈ−２）においては、２組のＬ）ＭＡ制御回路
、すなわち第４図（Ａ−２）におけるｕ〜杭制御回路Ａ
（１）５−１　、　Ａ（２）５−２およびＬＡＭＡ制御
回路Ｂｆｌ）６−１　、　Ｂ（２）６−２１／ｉ：よっ
て情報データＤ１．Ｄ１’の転送全行ない、また制御デ
ータは２組の人、出力レジスタすなわち出力レジスタＡ
７．Ｂ７−１ならびに入力レジスタＡ８．Ｂ８−１によ
って制御データＤ２およびＤｚ’の方向制御全行な′７
）、これによって従来方式・２による全２重通信全実施
している。

また、従来方式３による半２重および全２重通信におけ
るデータの制御は上述した従来方式１と２と全狙合せた
構成となりノ１−ドウエア構成およびソフトウェア構成
はさらに複雑化する。

上述した従来方式はいずれも複数のＤ　Ｉ’、４　Ａ制
御回路、入出力レジスタ回路全主体とする基本的構成を
有し、それぞれ前述した単向通信における欠点がさらに
増大した状態で発生する。

一方、本発明による半２重通信および全２重通信にあっ
ては上述した従来方式によるものよりもはるかにハード
ウェア、ソフトウェア構成ともに簡略したものとなり、
かつデータ転送効率の大幅な改善が図れるシステムとす
ることができる。

第５図は本発明によるプロセッサ間通信制御方式の半２
重通（ｉｔ（Ａ）および全２重通信（動形式における基
本的構成全示すブロック図である。

第５図の記号で第１図から第４図までの記号と同一のも
のは同じ内容全示し、これらに関する評細な説明は省ｌ
ｉ＋６する。

ｍ　Ｓ　ｌ凶（〜の半２重通・１ぎ形式においては、１
岨のＪ）　ＡＩ　Ａ制御回路、すなわちＤＡｉＡ制御回
路Ａ５およびＤ　Ｍ　Ａ−ｆｌｉｌＪ御回路Ｂ６によっ
て情報データｎ】。

Ｄ　１／の流れを制御し、また複数語Ｉ”ＩＦＯメモリ
制御回路１３．制御データＤ２．Ｄ２’の転送切替用ス
イッチ回路Ｓ等を有する制御データ切替制御回路１６に
よりＦＩＦＯ方式による制御データＤｚ。

Ｌ）２′の制御全行ない、半２重通信形式によるプロセ
ッサ間データ制御を行なう。

第５図（ｋｌ）にあっては２組のＤＭＡ制御回路、−ｔ
なわちＤＭ八へ御回路Ａ（１）５−１　、　Ａ（２）５
−２およびＤ　Ｍ、　Ａ判御回１烙１３（１）６−１　
、　　Ｂ（２）６−２によって情報データ、ｌＪｌおよ
びＤ１′　　の転送制御を、また２組の複数語長Ｆｉｌ
；”Ｏメモリ制御回路１３によって制御データ１）２お
よびＤ２’のＦＩＦＯ方式によるデータ転送制御を行な
う。

第５図（Ａ）および（籾における情報データの転送制御
は前述し／ヒ従米方式２における半２重、全２重通信形
式と同じ構成としているが、これは従来方式３の場合よ
シもハードウェア構成が簡単であり。

また１モ１」御データの制御は複数語のＰＩＦ（Ｊメモ
リの利用によって従来方式のいずれの場合よりもハード
ウェア、ソフトウェア構成がはるかに簡単なものとする
ことができるうえ、本質的にデータ転送効率を著しく改
善したものとしている。

第６１凶は単向通信形式によるプロセッサ間通信制御に
おける制御動作の時間関係を示すタイムチャートである
。時間を上に示す元生データＳｌ、５２等は情報データ
の発生時間系列、また発生データｐ□ｅ　ｐｚ　＊　ｐ
３等は制御データの発生時間系列を示すものとする。

また、第６図に示す従来方式１．２および３゜ならびに
本発明本式によるタイムチャートにおける記号ＰＩ、Ｐ
２およびＰ３はそれぞれプロセッサＡＩ、プロセッサ８
２におけるデータ送受信処理時間およびプロセッサ間デ
ータ転送時間のタイムチャートを示す。

いま、１月ν１Ａ転送時間間隔ｋ　ｔｉ　＋待ち行列処
理による］）　Ｍ、　Ａ制御処理時間ｋ　”２　＃　レ
ジスタ人出力処理時間を１組転送割込処理あたりｔ３．
ｉｎ杭制御プレイオン時間ｆ　ｊ　４　、　ｐ　Ｉ　１
１″Ｏメモリ入出力処理時間を処理すべき４組のそれぞ
れについて！×（１乃至１０バイト）＝ｍバイトあたり
ｔ、とする。ここにｍバイトは制御データのバイト数全
示し、また情報データはｎバイトであるとする。

プロセッサ間データ伝送時間Ｐ３はそれぞれ針線を施し
て図示している。

さて上述した各バイト数２時間についての大小関係を考
慮すると、明らかにｎ＞＞ｍ、ｎ＞Ｉｔであり、また通
常ｔ２＞ｔ３　＞＞ｔａ　＊　ｉｔ　＞＞ｔ４１／　ｔ
３）ｍ　ｔｌ））ｔ、　、　ｔ、≧ｔ、とイッた関係が
成立する。

いま発生データＳ１　ｅ　ｐｌ　ｖ　ｐ２　ｔ　Ｓ２　
ｖ　りｓ等を時間軸上で旧生順にそれぞれ第６図に示す
如く■。

■、■、■および■で示しこれらを処理内容によって各
タイムチャート軸に展開したもの全第６図の如く示す。

従来方式１，２および３によるプロセッサＡ１処理時間
Ｐ１．プロセッサＢ２処理時間Ｐ２およびプロセッサ間
データ転送処理時間Ｐ３はそれぞれ第２図（Ａ）、　Ｃ
Ｂ）および（ｑに示す基本的ＧＶ成による動作に対応し
、また本発明方式による内容は紀３図に示す動作に対応
する処理時間のタイムチャートを示している。

従来方式１の場合１ｒよ第１図（Ａ）の如く１組のＤへ
１．Ａ装置により情報、制御データの処理を行ない各デ
ータ（ｖ、・・・・・・■は送信処理時間ｔ２後情報）
（イト数ｎバイト処理時間ｎ（ｔｌ＋ｔ４）経過後に情
報データ■の受信処理が行なわれ、次の制御データ■は
処理時間ｍ（ｔｌ＋ｔ４）後に受信処理され、他の制御
データ■、■の転送も同様にして実施されるが、この場
合、制御データ全優先処理するための情報データ■の送
受信処理は制御データ■の送受信処理後に実施される。

従来方式２においては、第２１縮（１３）に示す如く１
組のＩＪ　Ｍ　Ａ制御回路により情報データを、１組の
人、出力レジスタにより制御データの送信を行なってい
る。

この場合、情報データ■、■は時間ｎ（ｔａ”ｔ４　）
後ＶＣ受信処理されることとなるが、制御データ（秒、
ｒ視および（３）はそれぞれ時間ｌｔ３かがって転送処
理され、−！だ連続して人力する制御データ（す、■は
時間ｌｔ３で連続処理を受けるように制御される。

従来方式３においては、第２図（Ｃ）に示す如く２組の
ＪＪ　Ｍ　Ａ制御装置を利用し、そのうちの１組によっ
て情報データ■、■全送受信し、他の１組で制御データ
■、（９，■全送受信する。この場合情報データの（１
）、■は時間ｎ　（ｔｌ　＋　ｔ４　）かかって受イ言
され、市１］御データ■、■、■はｍ（ｔ１＋ｔ４）か
かって受信全完了する。

上述した谷従来方式は、タイムチャートからも明らかな
如く、従来方式１にあっては情報データと制御データと
の交互転送により転送効率が悪く、従来方式２にあって
は制御データが１ｍごとにプログラム割込処理を受ける
ために転送効率が従来方式１より大きくは改善されず、
また従来方式３においては制御データの転送がＤＭＩ処
理のため、従来方式１．２よりも効率改善は得られるも
のの大幅な改善は困難であるというそれぞれの欠截に対
応している。

本発明方式にあっては第３図の基本的構成に示す如く、
１組のＬ）ＭＡ制御回路によって情報データ■、■の転
送全実施することは基本的には上述した各従来方式と同
様であるが、制御データ■。

■、■は複数語（υＦＩＦＯメモリ全利用したプログラ
ム処理としており、このため制御データの転送時間は戊
数語のＦＩＦＯメモリの人、出力処理時間ｔ５ですみ、
これは待ち行列・Ｕ理う−ることなくデータ発生の都度
ＦＩＦＯ方式で迅速に処理され転送効率が非常によくな
る。この場合、上”ＩＦＯメモリに対する人、出力処理
は複数語単位の割込処理を行えばよく、また情報データ
のみ待ち行列管理で処理するためソフトウェアの構成も
大幅に簡素化できるといったさまざまな改善が図れるこ
とは前述したとおりである。

第７図は本発明の一実施例を示すブロック図である。

第７図の実施例は第５図（Ｂ）に示す本発明の全２重通
１ａ形式による基本的構成にもとづく一実施例である。

プロセッサ八ｌとプロセッサ８２間の′情報データ１）
　１および１月′は、情報データの待ち行列管理を行な
う１．）　Ａ’ｌ　Ａ制御回路２０により、また制づ卸
データＩ）　２および、ＩＪ２′は、制御データのＦＩ
　Ｊ１’　０制御を行なう１．咀の虚数語長１”ｉＦＯ
メモリ制御回路３０氏３ＱＢＩＣよってそれぞれプロセ
ッサ間データの全２重通信におけるデータの流れ制御を
行なう。本実ｈＩＩ例ではプロセッサＮ１がメイン処理
用、プロセッサＢ１が外部インタフェース機器１０台の
入出力制御用として機能分散型システムを構成している
。

ＩＪ　Ｍ　Ａ　ｆｌｌＪ御回路２０は、はぼ同一の磯１
１ヒを有する１組のＩＪＭＡコントロール２０１Ａ、　
２０１Ｂ、データ方向コントロール２０２．ＮＯＴ回路
２０３゜ＡＮＤ回路２０４．２０５を備えて構成される
。

このＤＭＡ制御回路２０は、基本的には１組のＤ　ｈａ
　Ａ制御回路による情報データの転送制御を行なうもの
であり、その動作は次のとおりである。

ＤＭＡコントロール２０１Ａおよび２０１Ｂ　＋はカウ
ンタ回路、論理ゲート回路、メモリおよび予めシーケン
ス的に規定された制御回路等を備え、ＤＭｌ’ｋ。

コントロール２０１Ａｉｄ７’ロセツサＡＩかラフロセ
ッサＢ２に転送する情報データＤＩのＤ　Ｍ　Ａ制御音
、ＤＭＡコントロール２０１ＢはプロセッサＢ２からプ
ロセッサＡ１に転送するデータＤ２のＤ（＼４Ａ制御を
予めシーケンス的に規定された制御のもとに美行する。

これらのＩＪＭＡコントロール２０１Ａおよび２０１Ｂ
はローカルパスライン２０１１’に介してデータ方向コ
ントロール２０２と接？７にされる。

ＤＭＡコントロール２０１ＡはプロセッサＡ１に対して
情報データＤ１のＤ　Ｍ　Ａ制御金行なうとき、予めプ
ロセッサ足）ら入力したデータ転送用制御情報にもとづ
きローカルパスライン２０１１を弁して制御情報をデー
タコントロール２０２に送信す　　、、る。データ方向
コントロール２０２はいったんこれをバッファメモリに
ストアしたうえ次々（Ｃ読出丁ごとに論理ゲート回路を
介して２値の嗣理値の１１”レベルの制御信号を出力ラ
イン２０２１に弁Ｌ、　テＮ　ＯＴ　回路２０３　オｊ
びＡＮＤ回路２０４に送出する。Ｎ（ＪＴ回路の論」里
１１旦″′０“ルベルの出力はＡＮＬ１回路２０５に送
出され、ＡＮＤ回路２０５はＡ　Ｎ　ｆ）条件が成立せ
ず従って出力は得られない。

一方情報データＤ　Ｉと論理値”■”レベル？受けたＡ
　Ｎ　Ｄ回路２０４はＡＮＩ）条件が成立し情報データ
Ｄ１はプロセッサＮ１からプロセッサＢ２に転送される
。

情報データＪＪ１′転送の場合は、ＤＡｉＡコントロー
＃２０１Ｂの制御のもとにデータ方向コントロール２０
２を介して論理値６ｏ”レベルの情報データ制御信号を
出力せしめ、１ケ報データＤｔ’１ＡＮＩ）回路２０５
を介して転送せしめる。

このようにして行なう情報データＪＪ　１およびＤ１′
のｌＪＭＡ制御は、本実１２ｍ例では多量のデータを発
生したプロセッサ例で実施する待ち行列管理のもとに、
命令サイクル後の命令解続中にはプロセッサＡ１もしく
はプロセッサＢ２の有するメインメモＩＪ　＆こ対する
アクセスを行なわずこの間にＤＭ、Ａ。

制（ｆｉｌｌ　’ｌｒ行なういわｊかるサイクルスチー
ルモードを採用し、このサイクルスチールモードによっ
て情報データをランダムに転送し合うと同時に、この間
プロセッサＡ１もしくはＢ２と後・ボッ−る複数語長Ｆ
ＩＦＯ制御回路３０Ａ、３０Ｂとによ−り制御データの
転送制御を実施する。なお。

本実施例の場合、情報データは１００μ秒間隔で１バイ
トごとに１）ＭＡ転送され、プロセッサＮ１に対するＪ
Ｊ　Ｍ　Ａ　’＊ＩＪ御および待ち行列管理処理時間が
それぞれ２ｍ秒でプロセッサＢ２側の外部インタフェー
ス制御を含めた処理時間は５ｍ秒である。

さて、制御データは１組の複数語畏ＦＩＦＯ制御回路３
０Ａ、３０ＢによってＦ’ｉＦＯ制御方式によるデータ
転送の制御を行なう。複数語長１”ＩＦＵメモリ制御回
路３０Ａ、３０Ｂはそれぞれデータ書込コントＣＩ　−
ル３０１　、　、Ｆ’１１；’Ｕメモリ３０２およびデ
ータ続出コントロール３０３等金偏えて構成される。

データ書込コントロール３０１はフリップフロ、プ回路
、論理ゲート回路、シーケンス的に規定された制御回路
等を備え、たとえば制御データＤ２が発生した場合、こ
れを入力すると直ちに予め設定する’＋１ｌｆｉ＋１ｌ
ｆｉ理系１α符−タ書込制御信号を発生しこれ７．ｉＬ
ｉ”ＩＦ（Ｊメモリ３０２に送出する。Ｆ’ＩＦ（Ｊメ
モリ３０ＳＩＪ：１００バイトのメモリ容量を有しデー
タ芽込コントロール３０１からデータ書込制御信号を受
けると直ちに制御データがこれに書込まれる。このＦｉ
ｉｉ”Ｕメモリ３０２はプロセッサＡ１およびＢ１間の
通信で取扱われる予め既知の制御データに対応した置数
語長のレジスタより構成され制御データＤ２を待ち行列
管理することなく発生の都度書込むことができるもので
あり、またデータ読出コントロール３０３によって発生
１［、すなわち書込順に古い制御データから次々に読出
される。データ読出コントロール３０３は、このように
して制御データｌＪ２がＦｉＦＯメモリ３０２に書込れ
たあとＦｌ’Ｕメモリ３０２の出力ゲート回路３０２’
ｒ介してデータ書込コントロール３０１から受けるデー
タ流出要求信号を受け、こオＬ’（５予め規定された制
御のもとに出力論理ゲート回路等を弁してデータ割込制
御信号としてプロセッサＢ２に送出して制御データの読
込を開始させるとともにＦＬＦ（Ｊメモリ３０２に書込
まれた制御データＤ２がすべてなくなるまで連続的にプ
ロセッサＢ２に読出し、このようにして制御データ、Ｄ
２ｆｆｉ％生の都度、待ち行列管理することな（ＦＩＦ
Ｏ方式で発生順序に従って転送する。

プロセッサＢ２からプロセッサＡ１に転送する制御デー
タＤ２′についても全く同様にして複数語長ＦＩＦＯメ
モリ制御回路３０Ａの動作と独立しては数語長Ｉ！”Ｉ
Ｆ（Ｊメモリ制御回路３０Ｂによって実施され制御デー
タＤＩおよびｌ）２は常時発生の都度自由に転送可能と
することができる。

本実施例の場合、制御データＤ１およびＢ２は１０バイ
ト書込み、または読出しのための処理時間はそれぞれ０
．２ｍ秒でまた制御データの割込処理時間は１ｍ秒、Ｆ
ＩＦＯメモリの転送時間はｉｉｉ！Ｉ御データ発生と同
時に書込み、読取るため他処理時間に比し十分小さく無
視できる。

なお、上述した制御データ割込要求は、処理すべき制御
データの１バイト目、本実施例の如く１０台の外部イン
タフェース１ノ器と接続されている場合にはそれぞれの
外部インタフェース機器から転送されこれらすべてから
ｔ０１Ｊ御データが曹込まれる場合は入力する制御デー
タの第１バイトに対してのみ実施すればよい。

このようにして全２重通信形式による情報データとｆｉ
ｉｌＪ御データの転送ｋｇ易かつ能率よ〈実施すること
ができる。

本発明は・成能分敢型処理システムを溝築したときのプ
ロセッサ間通値においてプロセッサ間で授受すべきデー
タ全清報データと制御データとに区分し、制御データは
待ち行列管理することなく、発生の都度、ＩＸ数語長の
ＰＩＦ’（Ｊメモリに薔込み、これ＝ｉＦＩＪ”０形式
でデータ発生順序で読出してプロセス間を転送せしめる
点に基本的な特徴を有するものであり、第７図に示す本
実施例の変形も種々考えられる。

たとえば１月νｉ　Ａ　ｔｔｉ制御回路２０に含まれる
Ｎ（ＪＴ回路・鰺よびＡ　Ｎ　ＪＪ回路によるデータ方
向制御はこれを他の同機能を有する論理ゲート回路と置
換してもよく、またＦｉＩ”０メモリ制御回！洛３０Ａ
、３０Ｂはこれを構造的に一体化しても勿論差支えなく
、さらにＦＩＦＯメモリ３０２は本実施例では１００バ
イトの容量としているが、これはプロセッサ間通信の目
的に応じて任意に設定しうることは明らかであり、また
本実施例において示した各処理時間等はシステムの構成
内容、運用乗件等によって任意に設定されることは明ら
かである。

また、第７図の実施例は全２重通信形式の場合を例とし
て説明しているが、単向通信および半２重通信の場合で
もそれぞれ容易に構成しうることは明らかであ、す、以
上はすべて本発明の主旨を損うことなくいずれも容易に
実施しうるものである。

以上説明したように本発明によれば、機能分数型処理シ
ステムのもとで行なうプロセッサ間通信において、転送
すべきデータを・１１報デ〜りと制御データとに区分し
、情報データは待ち行列管理のもとにサイクルスチール
方式のＩＪＭＡ制御によって時間的にランダムに転送し
合い、制御データは発生の都度腹数語陵のＦＩＦＯメモ
リ全ブｒしてＨ込み読出して待ち行列管理することなく
転送し合うという手段を備えることにより、転送ｉｉｊ
！Ｉ御回路のハードウェア構成の著しい小型化が図れ、
制御データの転送のためのソフトウェア構成全大幅に簡
略化することができ、従ってプロセッサ間の転送効率を
大幅に改善することができるプロセッサ間通信制御方式
が実現できるという効果がある。

【図面の簡単な説明】

第１図はプロセッサ間のデータ転送説明図、第２図は単
向通信形式に給ける従来のプロセッサ間通イ８　ｉｈ制
御方式の基本的構成を示すブロック図、第３図は単向通
信形式における本発明のプロセッサ間通信方式の基本的
構成を示すブロック図、第４図は従来の半２重通信形式
（Ｎおよび全２重通信形式（Ｊ（ｌ　ｖｃおけるプロセ
ッサ曲通信制御方式の基本的構成を示すブロック図、再
５図は本発明の半２重通信形式（Ｎおよび全２重通信形
式（Ｌｌ）におけるプロセッサ間通１百刊御方式の基本
的構成を示すブロック図、第６図は第ｎ通信形式による
プロセッサ間通１ｄの制御動作のタイムチャート、第７
図は本発明の一文、す例を示すブロック図である。１・・・・・プロセッサＡ、　２・・・・・プロセッサ
Ｂ、　３・・・・・・通信制御装置、４・・・・・・プ
ロセス人出力（表器、５−　・＝　Ｄ　Ｍ　Ａ　１ｊｌ
Ｊｉ卸回ｊ洛Ａ、５　−　１−−　Ｄ　ＩＩｖｌＡ　Ｒ
７１Ｊ＋Ｊ１回路Ａ（１）、５−２・・・・Ｄ　Ｌ’、
ｉ　Ａ制御卸回１賂Ａ（２）、６・・・・・・ｌ）ＭＡ
制御回路Ｂ１６−１・・・・・ＤＭＮ゛副御回路Ｂ（１
）、６−２・・・・・・Ｉ）ＭＡ制御回路Ｂ（２）、７
・・・・・・出力レジスタＡ、７−１出力レジスタ、８
・・・・・・入力レジスタ、８−１・・・・・・人力レ
ジスタＢ、９・・・・・　・１）ＭＡ制御卸回路ＩＡ、
１０・・・・・・Ｄ１ンｉ　Ａ　１ｉｊｌＪ呻回路ｌＢ
。１１・・・・・・ｌ）ＭＡ制御回路２Ａ、１２・・・・
・・ＩＪｆ〜（Ａ　１ｉｊｌＪ御回路２Ｂ、１３．３Ｏ
Ａ、３０Ｂ・・・・・・複数語長ＦＩ−ＦＯメモリ制御
回路、１４・・・・・・入出力レジスタＡ１１５・・・
−・・人出力レジスタＢ、１１３＝−・、制ｉｉｉ；ｌ
ｌレジスタ切利制御回路、２０・・・１６．ＤＭＮ制角
１回１−臥　１４１゜１５１・・・・・・入力レジスタ
、１４２，１５２・・・・・出力レジスタ、２０１Ａ、
　２０１１−１−−＝　ＩＪＭ、　Ａ　：ｆｆ　７　）
　０−／ｌ／、２０２・・・・・・ｆ　−１’　方向コ
ントロール、２０３・・・・ＮＯＴ回路、２０４，２０
５・・・・ＡＮＬ）回路。３０１・・・・・データ畳込コントロール、３ｏ２・・
・・・、ｌＩ’　Ｉ　Ｊ”　Ｏメモリ、３０３川・・テ
ークｈ、’を出コントロール。羊ｌ　図＜Ａ）ＣＢ）茅２図１−７′ （Ｂ）Ｄ。（Ｃ）Ｄ。／ｌ　　　　　　　　　　　Ｉ２第３　凹第４　凹

Claims

【特許請求の範囲】機能分散型処理システムのもとで動作する少なくとも１
組のプロセッサ間で単向および半２重もしくは全２重の
いずれかの通信形式によって情報および制御データを送
受信し合うプロセッサ間通俗において、前記谷プロセッ
サに接続する外部回線もしくはプロセスインタフェース
機器との入出力データである情報データはこれ全発生し
た前記プロセッサ側で待ち行列・Ｕ理を実施しサイクル
スチール方式のＤ　Ｍ　Ａ　（ダイレクトメモリアクセ
ス。Ｄ１．［（、ＥＣＴ　ＭＥＭ（ＪＲＹ　ＡＣＣＥＳ８）
制御により、前記情報データを前記プロセッサ間で時間
的にランダムに転送し合う情報データ待ち行列管理手段
と、前記各プロセッサ間の動作モード指定あるいは動作
制御のための制御データは発生の都度これを前記情報デ
ータ待ち行列管理手段実行と同時に予め特定する複数語
長のファーストインファーストアウトメモリに書込んだ
うえ待ち行列管理を介することなくこれを前記制御デー
タの発生順序に従って読出すように制御せしめる制御デ
ータファーストインファーストアウト制御手段とを備え
て成ることを特徴とするプロセッサ間通信制御方式。