JP2011505037A - 読出しデータバッファリングのシステム及び方法 - Google Patents
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Abstract
【解決手段】1つの方法では、マスタコントローラからの読出しコマンドの受取りに応答してコア動作を実行し(431)、マスタコントローラに情報を転送するためにデータ記憶ノードの内部通信バッファ又は外部通信バッファを選択する(432)。データ記憶ノードは、1つ又は複数の通信バッファの制約条件及び内容に基づいて選択される。情報は、選択された内部通信バッファ又は外部通信バッファからマスタコントローラへ転送される(433)。
【選択図】 図1
Description
[0017]図1は、本発明の一実施形態による、読出しデータバッファリングを制御するシステム115を含むデータ記憶システム100を示す。一実施形態では、システム115は、待ち時間を短くするように動作しデータ記憶システム100の有効帯域幅を改善するアルゴリズムを実施する。一実施形態では、内部通信バッファ及び外部通信バッファを含むデータ記憶ノードが開示される。例示的な一実施では、通信バッファは、内部読出しデータバッファ及び外部読出しデータバッファを含む。例えば、図1は、マスタコントローラ101、データ記憶ノード103、データ記憶ノード105、データ記憶ノード107、読出し通信111(読出しコマンド)、読出し応答113、及びシステム115を示す。図1の実施形態では、データ記憶ノード103、105及び107は、内部読出しデータバッファ103a、105a及び107aそれぞれと、外部読出しデータバッファ103b、105b及び107bそれぞれと、内部コントローラ103c、105c及び107cそれぞれとを含む。
マスタコントローラに転送されるデータ及び読出し動作調整
[0023]図2は、本発明の一実施形態による、システム115がマスタコントローラ101へのテータ転送と、マスタコントローラ101によって実行される読出し動作とに及ぼす影響の一例を示すグラフである。以下の図2についての議論は、図1の関連する要素に言及するものと理解されたい。図2は、クロック信号201、読出しコマンド203、内部読出しバッファデータ205、外部読出しバッファデータ207、読出しデータ209をグラフで表したものである。図2の例では、7つの読出し動作read0〜read6が、7〜9サイクルの範囲の待ち時間を伴って示されている。
[0026]再び図1を参照すると、上記で論じたように、一実施形態においてシステム115の構成要素及び動作は、特定の条件下で内部コントローラ103c、105c及び107cの構成要素及び動作と協働的に働く様々なアルゴリズムを実施することができる。これらのアルゴリズムは、後で図6及び図7を参照して詳細に論じる。一実施形態では、ラウンドロビンアルゴリズムを実施することができ、このアルゴリズムでは、データ記憶ノード103から来るローカルデータ(読出し応答)と、ダウンストリームデバイス(データ記憶ノード105及びデータ記憶ノード107)から来るデータとを選択する。この方法では、公平なアービトレーションポリシーにより、長期間飢えるデバイスがないことを確実にする。簡単な1ビットカウンタ(例えば、RNDRBNと呼ばれる)を使用して、ローカルデータパケット(例えば、RNDRBN「1」)又はダウンストリームデータパケット(例えば、RNDRBN「0」)が、マスタコントローラ101にデータを送出するための優先権を与えられているかどうかを示すことができる。これらのアルゴリズムについて以下で論ずる。このようなアルゴリズムの第一のものでは、
RNDRBN=「1」の場合、以下の規則が以下の順序で適用される。
RNDRBN=「0」の場合、以下の規則が以下の順序で適用される。
[0040]図3は、本発明の一実施形態による読出しデータバッファリングを制御するシステム115の構成要素を示す。一実施形態では、システム115は、様々なアルゴリズムに基づいて読出しデータバッファリングのアルゴリズムを実施する。図3の実施形態では、システム115は、読出しコマンドスケジューラ301、読出しコマンドコミュニケータ303、読出しデータバッファセレクタ305、及びデータ転送器307を含む。
[0046]図4Aは、一実施形態による読出しデータバッファリングを制御する方法において実行される諸ステップのフローチャート400Aを示す。フローチャートは、一実施形態においてコンピュータ可読の、コンピュータで実行可能な命令の制御のもとでプロセッサ及び電気構成要素によって実行できる処理を含む。具体的なステップがフローチャートに開示されているが、このようなステップは例示的なものである。すなわち本発明は、様々な他のステップ、又はフローチャートに列挙されたステップの諸変形を実行するのに適している。様々な実施形態の範囲内で、フローチャートの各ステップは、ソフトウェアによってもハードウェアによっても、あるいは両方の組合せによっても実行できることを理解されたい。
Claims (10)
- 読出しデータバッファリングを制御する方法であって、
マスタコントローラからの読出しコマンドの受取りに応答してコア動作を実行するステップ(431)と、
1つ又は複数のデータ記憶ノードのうちの1つのデータ記憶ノードの内部通信バッファ又は外部通信バッファのどちらが前記マスタコントローラに情報を転送すべきかを決定するステップ(432)であり、前記1つ又は複数の記憶ノードの1つ又は複数の通信バッファの制約条件及び内容に基づいて決定するステップと、
前記内部通信バッファ又は前記外部通信バッファから前記マスタコントローラに情報を転送するステップ(433)と
を含む方法。 - 前記内部通信バッファ又は前記外部通信バッファから情報を転送する前記ステップ(433)は、前記マスタコントローラに近い方に位置するデータ記憶ノードよりも前記マスタコントローラから遠く離れて位置するデータ記憶ノードからのデータのバーストを、前記マスタコントローラに近い方に位置する前記データ記憶ノードから前記マスタコントローラに送出されるデータの各バーストの間に配置するサブステップを含む、請求項1に記載の方法。
- 前記決定するステップ(432)は、前記マスタコントローラに最も近く位置するデータ記憶ノードの内部通信バッファ内にデータが存在するかどうかを判定するサブステップと、前記マスタコントローラに最も近く位置する前記データ記憶ノードの前記内部通信バッファ内にデータが存在すると判定した場合に、前記マスタコントローラにデータを転送するサブステップとを含む、請求項1に記載の方法。
- 前記決定するステップ(432)は、前記マスタコントローラに最も近く位置するデータ記憶ノードの内部読出しによってデータが前記マスタコントローラに送出される準備ができているかどうかを判定するサブステップと、このデータを次の可能な入力時に、前記マスタコントローラに最も近く位置する前記データ記憶ノードの内部読出しバッファ内に記憶するサブステップとを含む、請求項1に記載の方法。
- 前記決定するステップ(432)は、前記マスタコントローラに最も近く位置する前記データ記憶ノードよりも前記マスタコントローラから遠く離れて位置するデータ記憶ノードが、前記マスタコントローラに最も近く位置する前記データ記憶ノードにデータを送出しているかどうかを判定するサブステップと、前記マスタコントローラに最も近く位置する前記データ記憶ノードよりも前記マスタコントローラから遠く離れて位置するデータ記憶ノードが、前記マスタコントローラに最も近く位置する前記データ記憶ノードにデータを送出していると判定した場合に、このデータを次の可能な入力時に、前記マスタコントローラに最も近く位置する前記データ記憶ノードの外部通信バッファに記憶するサブステップとを含む、請求項4に記載の方法。
- 前記決定するステップ(432)は、前記マスタコントローラに最も近く位置するデータ記憶ノードの外部通信バッファ内にデータが存在するかどうかを判定するサブステップと、前記マスタコントローラに最も近く位置する前記データ記憶ノードの前記外部通信バッファ内にデータが存在すると判定した場合に、データを前記外部通信バッファから前記マスタコントローラに先入れ先出し(FIFO)法で送出するサブステップとを含む、請求項1に記載の方法。
- 前記決定するステップ(432)は、内部トラフィックに優先して外部トラフィックを静的決定で選択し、近い方のデータ記憶ノードからのデータよりも遠い方のデータ記憶ノードからのデータを優先するアルゴリズムに基づく、請求項1に記載の方法。
- データバッファリング制御を含むデータ記憶システム(100)であって、
情報を記憶する1つ又は複数のデータ記憶ノード(103、105及び107)であり、それぞれが1つ又は複数の通信バッファを含む1つ又は複数のデータ記憶ノードと、
前記1つ又は複数のデータ記憶ノードに結合されたマスタコントローラ(101)であり、前記1つ又は複数のデータ記憶ノード(103、105及び107)から前記マスタコントローラ(101)への情報の流れを、前記マスタコントローラ(101)に結合されたデータ記憶ノードの1つ又は複数の通信バッファの制約条件及び内容に基づいて制御するマスタコントローラと
を備え、
前記制約条件及び前記内容に基づいて、前記1つ又は複数のデータ記憶ノード(103、105及び107)のうちの1つの通信バッファ(103a、103b、105a及び105b)が選択されて前記マスタコントローラ(101)に情報を送出する、データ記憶システム。 - 前記1つ又は複数のデータ記憶ノード(103、105及び107)から前記マスタコントローラ(101)への前記情報の流れを制御することは、前記マスタコントローラ(101)に最も近く位置するデータ記憶ノードよりも前記マスタコントローラ(101)から遠く離れて位置するデータ記憶ノードからのデータのバーストを、前記マスタコントローラ(101)に最も近く位置する前記データ記憶ノードから前記コントローラに送出されるデータの各バーストの間に配置することを含む、請求項8に記載の記憶システム。
- 前記1つ又は複数のデータ記憶ノード(103、105及び107)からの前記情報の流れを制御することは、決められた待ち時間に基づいて早く又は遅く実行されるべき読出しコマンドの発行のタイミングを調整することを含む、請求項8に記載の記憶システム。
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