JP5948628B2 - 記憶システム及び方法 - Google Patents
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Description
米国特許仮出願第61/004,434号、2007年11月26日出願、名称「A STORAGE SYSTEM AND METHOD」(整理番号SPSN−AF02873.PRO)、
米国特許仮出願第61/004,362号、2007年11月26日出願、名称「A SYSTEM AND METHOD FOR ACCESSING MEMORY」(整理番号SPSN−AF02874.Pro,)、
米国特許仮出願第61/004,412号、2007年11月26日出願、名称「A METHOD FOR SETTING PARAMETERS AND DETERMINING LATENCY IN A CHAINED DEVICE SYSTEM」(整理番号SPSN−AF02875.PRO)、及び
米国特許仮出願第61/004,361号、2007年11月26日出願、名称「SYSTEMS AND METHODS FOR READ DATA BUFFERING」(整理番号SPSN−AF02876.PRO)。
米国特許出願第12/276,010号、名称「A SYSTEM AND METHOD FOR ACCESSING MEMORY」、2008年11月21日出願(整理番号SPSN−AF02874)、
米国特許出願第12/276,061号、名称「A METHOD FOR SETTING PARAMETERS AND DETERMINING LATENCY IN A CHAINED DEVICE SYSTEM」、2008年11月21日出願(整理番号SPSN−AF02875)、及び
米国特許出願第12/276,116号、名称「SYSTEMS AND METHODS FOR READ DATA BUFFERING」、2008年11月21日出願(整理番号SPSN−AF02876)。
Claims (10)
- 情報を記憶するための複数のノード120、130、140であり、各前記ノードはアップストリーム通信バッファを含む、ノード120、130、140と、
前記アップストリーム通信バッファの制約条件に基づいて前記ノードへのトラフィックの流れを制御するマスタコントローラ110であり、バッファリングされたコマンドを当該マスタコントローラのダウンストリームインターフェースを介して当該マスタコントローラから複数の前記ノードへのダウンストリーム通信路に送出することのスケジューリングが、前記ダウンストリームインターフェースを介して当該マスタコントローラから複数の前記ノードへ送出された情報を解析することにより、及び複数の前記ノードからアップストリーム通信路を通じてアップストリームインターフェースを介して当該マスタコントローラにより受け取られた情報を解析することにより、複数の前記ノードのアップストリーム通信バッファの所定の制約条件に基づいて複数の前記ノードのバッファを超えないよう構成されるようになっており、前記バッファリングされたコマンドは当該マスタコントローラにて一時的に記憶される、マスタコントローラ110と
を備える記憶システム100であって、
前記マスタコントローラと前記ノードの間の通信が、決められた最大待ち時間を有し、前記ノードが、チェーンメモリ構成により前記マスタコントローラに結合される、記憶システム。 - 前記マスタコントローラが前記ノードまでコマンドを転送し、前記ノードが前記コマンドの対象である場合に前記ノードが前記コマンドを実行し、前記ノードが前記コマンドの対象ではない場合に前記ノードが前記コマンドを別のノードに渡す、請求項1に記載の記憶システム。
- 前記マスタコントローラが、固定待ち時間を有するマルチドロップバス階層のシミュレーションを容易にする方式で前記コマンドをスケジュールする、請求項1に記載の記憶システム。
- 前記マスタコントローラが前記ノードに対してコマンドを、前記個々のノードのタイミング特性に応じて、前記システム内の前記ノードの位置及び前記システム内部の他のノードには関係なく発行する、請求項1に記載の記憶システム。
- 前記マスタコントローラが、前記チェーン内のリンクの使用可能な全読出し帯域幅を超えないように、また前記ノードのアップストリームインターフェースバッファを超えないように読出しコマンドをスケジュールする、請求項1に記載の記憶システム。
- 前記ノードが、
前記マスタコントローラから遠ざかる方向にデータを搬送するバスと結合するためのダウンストリームインターフェース210と、
データの記憶のためのコア記憶部分220と、
前記マスタコントローラに向かう方向にデータを搬送するバスと結合するためのアップストリームインターフェース230と
をさらに備える、請求項1に記載の記憶システム。 - 前記ノードのアップストリーム終端が、
アップストリームの通信を待ちながら前記ノード内部からの情報をバッファリングする内部読出しバッファ232と、
アップストリームの通信を待ちながら別のノードから受け取られた情報をバッファリングする外部読出しバッファ233と、
前記内部読出しバッファ内及び前記外部読出しバッファ内でバッファリングされた情報のアップストリーム通信のスケジューリングを制御する内部コントローラ231と
をさらに備える、請求項6に記載の記憶システム。 - 前記ノードが、前記ノードからの通信のスケジューリングを局所的に管理し、前記スケジューリングが、前記ノードのアップストリームインターフェースから転送するための外部要求応答又は内部要求応答の選択を含む、請求項1に記載の記憶システム。
- 前記マスタコントローラが、直接メモリアクセス(DMA)エンジンとして働くことができる、請求項1に記載の記憶システム。
- バッファリングされたコマンドをマスタコントローラのダウンストリームインターフェースを介して前記マスタコントローラから複数のノードへのダウンストリーム通信路に送出することのスケジューリングが、前記ダウンストリームインターフェースを介して前記マスタコントローラから複数の前記ノードへ送出された情報を解析することにより、及び複数の前記ノードからアップストリーム通信路を通じてアップストリームインターフェースを介して前記マスタコントローラにより受け取られた情報を解析することにより、複数の前記ノードのアップストリーム通信バッファの所定の制約条件に基づいてコマンドを受ける複数の前記ノードのバッファを超えないよう構成されるように、待ち時間制約条件に応じてコマンドを発行するステップであって、前記バッファリングされたコマンドは前記マスタコントローラにて一時的に記憶され、前記マスタコントローラと前記ノードの間の通信が、決められた最大待ち時間を有し、前記ノードを含む複数のノードが、チェーンメモリ構成により前記マスタコントローラに結合される、ステップと、
前記コマンドによりノードでノード受取りインターフェース処理を実行するステップと、
前記コマンドが前記ノードを対象とする場合に、前記コマンドに対応するノード応答処理を実行するステップと
を含む、記憶方法。
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