JPS58140862A - 相互排他方式 - Google Patents

相互排他方式

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JPS58140862A
JPS58140862A JP57023330A JP2333082A JPS58140862A JP S58140862 A JPS58140862 A JP S58140862A JP 57023330 A JP57023330 A JP 57023330A JP 2333082 A JP2333082 A JP 2333082A JP S58140862 A JPS58140862 A JP S58140862A
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JP
Japan
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processor
processors
storage device
test
reset
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JP57023330A
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English (en)
Inventor
Akira Maeda
明 前田
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/163—Interprocessor communication
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G06F9/526—Mutual exclusion algorithms
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00—Indexing scheme relating to G06F9/00
    • G06F2209/52—Indexing scheme relating to G06F9/52
    • G06F2209/521—Atomic

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発嬰は、マルチプロセッサシステムにおける相互排他
方式に−する。
〔発明の技術的背景とその問題点〕
ＬＳｒＯ発展を背景に、システム性能向上の豪求などか
ら計算機システムをマルチプロセッサで構成する例が増
えてきている。さらにマルチプロセッサを構成する各種
プロセッサも機能分散という立場から、単なる演算処理
装置にとどまらず、入出力処理のための専用のプロセッ
サ等４１１尭でれ、システムを構成するプロセッサの種
−中台数が増加する傾向にある。これらの種々のプロセ
ッサが、システム全体として正しく動作していくために
は、各プルセッサ関で相互排他機能が実現てれねばなら
ない。この相互排他機能とは、マルチプロセッサシステ
ムを構成しているプロセッサの１つが、排他的に他のプ
ロセッサの干渉を許すと・となく上記システムにおける
一連の動作を行なうことのできる機能をφう。この機能
の必要性は、次のような簡単な例によっても容易に理解
できる。即ち、例えば１１１１図に示すように２つのプ
ロセッサ１゜２が記憶装置３によシ結合てれたシステム
におｉて、プロセッサ１が、あるデータを記憶装置１内
に設けられたキュー４を介してプロセッサ２に送る場合
を例に説明する０この１合プロセツナＩに送ったデータ
の数をアクセスｔ２に伝えるため、データをキュー４に
送るたびに記憶装置１内の特定領域５Ｋ「１」を加えて
いる。
アクセス−ｔｚＦｉ、この領域５の内容により、プロセ
ッサ１がキュー４内に送ったデータの数を知る。またこ
の領域５の内容は、アクセスｔ２がキュー４内のデータ
を１つ取り込むたびに「１」ずつ減じられる。従って、
領域５に格納された内容はプロセッサ１がアクセスｔ２
に送ろうとしたが、またプロセッサ２が取り込んでいな
いデータの数を示すことになる。
さてプロセッサ１は、上記領域５の内容に「１」を加え
るためには、 （１）　　領域５の内容をに＠シ込む （−）その値に「１」を加える （ＩＩＩ）　　＊域５に上記「１」を加えた値を１１Ｆ
！込む１ｆｉＪ首う３ステツプの動作を行なう。一方プ
ロセツサ２は、この領域５の内容から「１」を減するた
めには、 怜　領域の内容を織り込む （％／）その値から「１」を減じる 榊　領域５に上記「１」を減じた値を書き込むと言う３
ステツプからなる一連の動作を行なう。
今、上記２つのプロセッサ１．２がほぼ同時に上述した
一連の動作をはじめたとする。つまりアクセス＋１が動
作（１）を行ない、更に動作（１１１１を行なう直前に
プロセッサ２が動作怜を行ったとすると、動作帖によっ
てそれぞれ得られる領域５の内容は、これらの一連の動
作の始まる前の値から「１」を減じた値となる。またプ
ロセッサ１．２の動作が逆の順序で行なわれると、領域
５の内容は、一連の製作が始まる前の値から「１」増え
た値になる。この場合、正しくは、上記一連の動作の前
後では領域５の内容は同じでなければならない。これら
の動作が正しく行なわれなかった理由は、各プロセッサ
１．２が行った一連の動作（１）〜０ｉｌ）　Ｔｏるい
は動作１１Ｖ）〜位−が互に排他的に、且つ連続的に互
に干渉されずに行なｈ津かったためである。
そこで従来では、＃！２因に示すように、記憶［１３を
、複数のアクセスｔ６＆、６ｂ〜ｇｉｎが共有している
ようなマルチプロセッサシステムでは、記憶輌ｍＪに対
してテスト・アンド・セット命令を用いて、上述の相互
排他機能を実演している。このテスト・アンド・セット
命令は、記憶装置２の領域５に対するアクセス時、０　
七の領域５の内容を読み込む ■　その領域ＳＯ内容に「１」を誉き込むと言う２つの
動作を排他的に、且つ他のプロセッサに干渉されること
なく行なう命令である。
尚、上記０の動作でＩｌｌを書き込むと説明したが、必
ずしも「１」である必要けなく、他のデータであって奄
良い。このテスト・アンド・セット命令を用いて、先に
述べたようなキュー操作を行なう場合、例えば上記一連
のキュー操作を行なう前に、記憶装置３の、予めプロセ
ッサ間で約束したフラグとしての領域に対して前述のテ
スト・アンド・セット命令を実行し、このときフラグが
１１“ならＦ１＊　０“になるのを待ち、フラグが１０
“なら一連のキュー操作を行ない、キュー操作中は、そ
の直前に実行したテスト・アンド・セット命令でフラグ
をｖ′ｌ“にしておき、上記命令の終了後フラグを１０
“にすることによって行われる。このように）２グが０
“にならないとキュー操作をしないというアクセス？ｌ
Ｓ１の約束により相互排他機能が実演さｎる。ところが
この方式の大きな欠点は、複数のプロセッサ間で共有し
ている記憶装置３内に７ラグを設けているため、フラグ
の内容を調べるたびに、上記記憶装置３をアクセスしな
けれはならない点である。特にフラグの内容が　’１１
１“の時は、フラグが１０“になる壕で繰返して記憶装
置３をアクセスすることが必要となる。このことは、プ
ロセツｆｇ＆、ｔｂ＊〜６ｎ間での記憶装置ＪＫ対する
競合を徒らに増加させ、システム全体の性能を着しく低
下式せると言う不具合を招く。
そこで記ｕ１鋏置３へのアクセスの頻度を軽減するため
、ハードウェア装置（相互排他制御装置）　１を追加す
る方式が考えられている０この相互排他１１１Ｊ　１９
装置１１７は、例えは先に述べたフラグを格納する記憶
装置、あるいはレジスタ群によって構成石ｎる。ところ
がこのような相互排他を実現する相互排他制御装置７を
１ケ所に集中して実装した場合、各プロセッサ６＠、６
ｂ〜６ｎが共有している記憶装置３へのフラグテストの
ためのアクセスは少くすることができるが、過用すべき
ハードウェアの童が多く、さらにこの追加ハードウェア
の誤動作は、マルチプロセッサシステムとしての円？ｌ
ｔ７！ｌ：動作に、直接的に悪影智を及ぼすと首う問題
がある０この為、ハードウェア自身に、高度な信頼度が
豪求場れ、極めて高価なものとなるきらいがある０さら
にプロセッサ台数を拡張する起めには、相互排他実現鋏
＠　Ｆ　Ｏ１ｌ続ボート数を予め余分に備えておくこと
が必賛であり、またその数を越えてのプロセッサの拡張
が困難であるという欠点がある０ 〔発明の目的〕 本発明はこのような事情に１みてな嘔れたもので、その
目的とするところは、マルチプロセッサシステムにおい
て各プロセッサの配憶装置へのアクセスＳ度が少なく、
シかも、非常に簡単なハードウェアで実現することので
きる相互排他方式を提供することにある０また、同時に
本発明は相互排他を必要とするプロセッサの台数を容易
に拡大でき、さらに相互排他実現のために付加するハー
ドウェアの一関的な誤動作によってマルチプロセッサシ
ステムの円滑な動作が阻害されることのない実用性の高
い相互排他方式を提供することにある０ 〔発明の構成〕 本発明の概費は、テスト・アンド・セット機能を有する
記憶１置を共有した複数のプロセッサからなるマルチプ
ロセッサシステムにおいて、各プロセッサにそれぞれ対
応してフリップフロップを付加し、これらの各７リツプ
フロツプを対応するプロセッサが、記憶装置に対してテ
スト・アンド・セット匍令を実行した時にセットし、多
［６る他のプロセッサのうちの任意のプロセッサが発す
るリセット命令によりリセットし、谷グロ竜ツサは、上
記付加された対応するアリツブフロップがリセット状態
の時のみ前記テスト・アンド・セット命令の実行が許さ
れるようにしたことを特値とする相互排他方式である０ 〔発明の効果〕 従って、本発明によれば、プロセッサにそれぞれ対応し
て設けられたフリップフロップのセット・リセット状態
に従って各プロセッサの記憶装置に対するテスト・アン
ド・セット命令の実行が行われるので、各プレセッサが
共有した記憶装置に対するアクセス頻度を大ｍＫ＠減す
ることができる。しかも、ｄ記憶装置に対するアクセス
制御、つまり相互排他制御を各プロセッサにそれぞれ対
応して設けた７リツプフロツプにより行い得るので、そ
のハードウェア構成が簡単であシ、またアリツブ７０ツ
ブが個々にプレセッサに対応しているので、その誤動作
がシステム全体の円滑外勤作にさほど悪影畳を及ぼすこ
とがない。更にはプロセッサの数の拡張も非常に容易で
あり、実用的利点が極めて高い等の効果を奏する。
〔発明の実施例〕
以下図面を参照して、本発明の実施例につ睡説明する。
第３図は本発明の一実施例方式を適用して構成されたマ
ルチプロセッサシステムの構成図である０１１は、複数
のプロセッサ１２１．１２ｂ〜１２ｎが共有してなる記
憶装置であり、Ｉ　Ｊａ、１　ｌｂ〜ｌ　Ｊｎは上記各
プロセッサ１ｚａ、ｚｚｂ〜１２ｍにそれぞれ対応して
設けられたフリップフロップである。これらの各７リツ
プフロツプ１３ｍ、１３ｂ〜１３ｎは次のように動作す
る。今、フリップフロップ１３ａを例に説明するとこの
フリップフロップＩＳａに対応したプロセッサ１２＊が
共有した記憶１ｋｔｉｌｔＪＪに対しテスト・アンド・
セット命令を実行した時、信号＊１４＆に送出される信
号によって、フリップフロップＺＪ＆がセットてれる。
プロセッサ１２ａはフリップフロップ１３ａの出力Ｑを
入力し、フリップフロップＪＪａがセット状態の時は、
上記テスト・アンド・セット命令の実行できないように
なっている。このようにプロセッサ１３ａにおける上記
命令の実行の阻止制御は極めて容易であり従来より周知
の種々の手段により達成される。従ってプロセッサＪｊ
ｍは、テスト・アンド・セット命令を実行した結果、フ
ラグが１１“であってもフリップフロップ１３ａがリセ
ット状態にならないかぎり、上記テスト・アンド・セッ
ト命令を続いて実行することがなく、記憶装置１ノのア
クセスは行わない。また上記フリップ７０ツブＪｊｍの
リセットは、各プロセッサに１２ｍ、１２ｂ〜１２ｎに
それぞれ特別に設けられた命令により行なわれる。プロ
セッサ１２ａ。
１２ｂ〜１２ｎが上記命令を実行すると、各プロセッサ
１２　ａ、　１２ｂ、　−４−１２ｎからリセット信号
が出力嘔れ、ワイヤード−オア嘔れたのち、各７リツプ
フロツプ１３ｍ、１３ｂ〜Ｉｌｎのリセット端子に与え
られる。従って、プロセッサ１１ｍ、１１ｂ　〜ｌｌｎ
のうちどれか１つが上記命令を実行すると、これによっ
てすべての７リツプフロツプ１３＆、１３ｂ　〜１３ｎ
がリセットされることになる。
しかして各プロセッサＪｊａ、１２ｂ〜ＺＪｎが相互排
他処理を必資とする場合、例えば前述したキューに対す
るフラグの操作を行なう場合、第４図に示すフローに従
い動作する。即ち各プロセッサＩＩＩａ、１２ｂ　〜Ｊ
Ｊｎは、フラグに対してテスト・アンド・セット命令を
実行し、そのフラグが「０」であるか、或いは「１」で
あるかを判定する。そしてフックが「０」であれば、キ
ューに対する操作を行ない、その操作が終われば、フラ
グを「０」とし、前記フリップフロップ１３ｍ、１１ｂ
〜Ｉｌｎをリセットする命令を実行する。尚、上記テス
ト・アンド・セット命令の実行時には、そのテスト・ア
ンド・セット命令によりフラグは「１」になっている〇
一方前記フラグの判定の結果、フラグか「１」であれに
１この状態は他のプロセッサが、キューに対する操作を
行っていることを意味するため、その処理が終るのを待
つ。この時、プロセッサは彼らにフラグに対するテスト
を繰返すのではなく、前記フリップフロップかりセット
状態になるまで、すなわち、他のプロセッサがキュー操
作を終了し、フラグを「０」とするまで、フラグの判定
を行なわないｏｌｌＪ４図に示すフローに従えばフリッ
プフロップがリセット状態になる壇では、フラグは「１
」のままである。従って、この間にフラグの判定を行っ
ても輩く無意味である０ ところで、プロセッサ１２ｈ、１２ｂ〜ＩＩｎが多数接
続され、相互排他のためのフラグが各プロセッサ１１１
＆、Ｊｏｂ〜１２ｎ間で複数偏設けられた場合には、フ
リップフロック１３ｍ、１３ｂ〜ＪＪｎがリセットさｎ
たとしても、必ずしもテストしたいフラグが「０」にな
っているとは限らない０この場合は、プロセッサ１に、
１１ｂ〜Ｉｌｎは前述したフラグの臀定の処理を１％度
繰返して実行することになる。この如度はプロセッサＺ
ｊａ、１２ｂ〜ＪＪｎの台数が増すにつれ増加するが、
上述した本方式によらない場合の記憶装置３へのアクセ
ス５ｉｉＷＩＬに比べれば、はとんど無視でき、システ
ム全体の性能に及ぼす影響はないと着像し得る０ 以上のように１本発明によればテスト・アンド・セット
機能を有する配憶装置を複数のプロセッサ間で共有する
マルチプロセッサシステムにおいて、相互排他動作に伴
なう共有の記憶装置３に対するアクセスＳ度を大幅に減
少させることができ、嘔らに上記相互排他制御用に付加
されるハードウェアは、各プロセッサ１２１゜１２　ａ
　−１２！ｌに対してそれぞれ１つのフリップ７０ツブ
、および各プロセッサ間に配線される１本の信号線でよ
く、非常に簡易に、且つ安価に構成することができる。
また相互排他を行なうプロセッサ１２＊、１：ｌｂ〜１
２ｎの台数を項中すことも、上述した各プロセラｉ＃″
Ｊｊａ、ｘｘｂ　〜ＪＪｎｌ１４に配置式れる１本の信
号縁を残長するだけで良いので極めて容易である。
またプロセッサ１２＆、１：ｌｂ〜ＩＩＴＬ間に配ｌＩ
ｌ！すれた、付加フリップフロップ１！Ｉ＆、１３ｂ〜
ｌＩｎをリセットする為の信号線上のノイズにより上記
フリップフロップ１３ａ、１３ｂ〜ＪＪｎ＄ｌ１４まっ
てリセットされる場合岬のハードウェア上の瞬時的な課
動作が発生しても、各プロセッサ１２ｈ、１２ｂ〜１２
ｎはフラグのテストのため共有している記憶装置３にせ
いぜい１回アクセスするだけである。従ってシステム全
体に対する上記娯動作の悪影響はほとんどなく、信−性
を高めるためのハードウェア上の工夫はそれほど重畳で
はない。故にハードウェアを簡易に且つ安価につくるこ
とができる。
尚、本発明は上記実施例に限定されるものではなく、畳
はその要旨を逸脱しない範囲で種々質形して実施するこ
とができる。
【図面の簡単な説明】
第１図は相互排他の原塩的な機構を示す−、第２−は従
来の・！ルチプロセッサの構成−１側３図は、本発明の
一実施例方式を適用したマルチプロセッサシステムの構
成−１側４図は、本発明の実施例における各プロセッサ
の処理フローを示す図である。 １．２・・・プロセッサ、３・・・記憶装置、７・・・
相互排他制御装置、１１・・・記憶１ｋｉｉ、　１　ｚ
　ａ　。 １２ｂ〜１：ｌＮ−・・プロセッサ、１３ｍ、１３ｍ％
ＪＪ１１・・・フリップフロップ。 出願人代理人　弁理士　細　　江　　武　　門第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. テスト・アンド・セット機能を有する記ｔｍ装置を共有
    した複数のプロセッサにそれぞれ対応して７リツプ７０
    ツブを設け、上記各プロセッサは対応するフリップフロ
    ップがリセット状態のときにのみ前記記憶装置に対して
    テスト・アンド・セット命令を実行し、前記各７リツプ
    フｐツブは対応するプロセッサがテスト・アンド・セッ
    ト命令を実行したときセットされ、且つ任意プロセッサ
    の予め足められたリセット命令によりリセットされてな
    ることを４１黴とする相互排他方式。
JP57023330A 1982-02-16 1982-02-16 相互排他方式 Pending JPS58140862A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57023330A JPS58140862A (ja) 1982-02-16 1982-02-16 相互排他方式
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EP83300556A EP0086601B1 (en) 1982-02-16 1983-02-03 Multiprocessor system having mutual exclusion control function

Applications Claiming Priority (1)

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JP57023330A JPS58140862A (ja) 1982-02-16 1982-02-16 相互排他方式

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JPS58140862A true JPS58140862A (ja) 1983-08-20

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ID=12107565

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US (1) US4621318A (ja)
EP (1) EP0086601B1 (ja)
JP (1) JPS58140862A (ja)
DE (1) DE3376699D1 (ja)

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