JP2739786B2 - マルチ・プロセッサシステム - Google Patents
マルチ・プロセッサシステムInfo
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- JP2739786B2 JP2739786B2 JP3187915A JP18791591A JP2739786B2 JP 2739786 B2 JP2739786 B2 JP 2739786B2 JP 3187915 A JP3187915 A JP 3187915A JP 18791591 A JP18791591 A JP 18791591A JP 2739786 B2 JP2739786 B2 JP 2739786B2
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- Japan
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- initial processing
- microprocessors
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4405—Initialisation of multiprocessor systems
Description
【０００１】
【産業上の利用分野】本発明は、複数のマイクロプロセ
ッサで構成されたマルチプロセッサシステムに関する。
ッサで構成されたマルチプロセッサシステムに関する。
【０００２】
【従来の技術】マルチプロセッサシステムはマイクロプ
ロセッサにおける初期処理の分散を計るために、複数の
マイクロプロセッサで構成されている。
ロセッサにおける初期処理の分散を計るために、複数の
マイクロプロセッサで構成されている。
【０００３】各々のマイクロプロセッサが共用して使用
する回路のメモリ−チェック等の処理、即ち初期処理を
行う際、先ず複数あるマイクロプロセッサの中から一つ
のマイクロプロセッサを選択し、選択されたマイクロプ
ロセッサが共用の制御線を介して共用回路の初期処理を
行う必要がある。
する回路のメモリ−チェック等の処理、即ち初期処理を
行う際、先ず複数あるマイクロプロセッサの中から一つ
のマイクロプロセッサを選択し、選択されたマイクロプ
ロセッサが共用の制御線を介して共用回路の初期処理を
行う必要がある。
【０００４】これは、複数のマイクロプロセッサが同時
に共用回路の初期処理を行うと共用制御線上にて、各々
のマイクロプロセッサからの信号が衝突して、処理が不
可能になる為である。
に共用回路の初期処理を行うと共用制御線上にて、各々
のマイクロプロセッサからの信号が衝突して、処理が不
可能になる為である。
【０００５】具体的に従来のマルチプロセッサシステム
の一実施例を述べると、図３に示すように、マイクロプ
ロセッサ１８にＧＮＤ信号１６をモニタ−させ、マイク
ロプロセッサ１９、２０にはＧＮＤ信号１６をモニタ−
させないようにするためのスイッチ回路１７を設け、Ｇ
ＮＤ信号１６をモニタ−したマイクロプロセッサ１８だ
けが、共用制御線２１を介して、共用回路２２に対しメ
モリ−チェック等の初期処理を行っていた。
の一実施例を述べると、図３に示すように、マイクロプ
ロセッサ１８にＧＮＤ信号１６をモニタ−させ、マイク
ロプロセッサ１９、２０にはＧＮＤ信号１６をモニタ−
させないようにするためのスイッチ回路１７を設け、Ｇ
ＮＤ信号１６をモニタ−したマイクロプロセッサ１８だ
けが、共用制御線２１を介して、共用回路２２に対しメ
モリ−チェック等の初期処理を行っていた。
【０００６】
【発明が解決しようとする課題】しかし、従来のマルチ
プロセッサシステムでは、スイッチ回路によって、ＧＮ
Ｄ信号をモニタ−し、その結果初期処理を行うマイクロ
プロセッサの選択を行っているため、例えばＧＮＤ信号
をモニタ−するマイクロプロセッサに異常が生じて初期
処理が行えない場合、他のマイクロプロセッサが正常で
あるのにもかかわらず、システムが永久に立ち上がらな
いという問題点がある。
プロセッサシステムでは、スイッチ回路によって、ＧＮ
Ｄ信号をモニタ−し、その結果初期処理を行うマイクロ
プロセッサの選択を行っているため、例えばＧＮＤ信号
をモニタ−するマイクロプロセッサに異常が生じて初期
処理が行えない場合、他のマイクロプロセッサが正常で
あるのにもかかわらず、システムが永久に立ち上がらな
いという問題点がある。
【０００７】本発明の課題は、以上に示した従来のマル
チプロセッサシステムにおける問題点を除去し、しかも
一つのマイクロプロセッサに異常が生じても他のマイク
ロプロセッサに初期処理を行わせることができるマルチ
プロセッサシステムを提供することである。
チプロセッサシステムにおける問題点を除去し、しかも
一つのマイクロプロセッサに異常が生じても他のマイク
ロプロセッサに初期処理を行わせることができるマルチ
プロセッサシステムを提供することである。
【０００８】
【課題を解決するための手段】本発明に係わるマルチプ
ロセッサシステムは、複数のマイクロプロセッサ及び共
用制御線を介して複数の前記マイクロプロセッサに接続
された共用回路を有しているマルチプロセッサシステム
において、リセット信号を出力する電源リセット手段
と、複数のマイクロプロセッサーから送出される読み込
み信号の論理積を取るアンドゲートと、前記リセット信
号を受けリセットされ、かつ前記アンドゲートの出力信
号、及び当該マルチプロセッサシステムの外部から与え
られるデ−タ信号とを受けて、前記マイクロプロセッサ
の中から前記共用回路の初期処理を行う単一のマイクロ
プロセッサを決めるための初期処理許可信号、及びその
他のマイクロプロセッサに初期処理を禁止させるための
初期処理禁止信号を出力する初期処理許可／禁止信号出
力手段を有し、前記各マイクロプロセッサは、前記初期
処理許可信号をモニターすると同時に読み込み信号を出
力し、前記アンドゲートを介してトリガ信号が前記初期
処理許可／禁止信号出力手段に入力され、該初期処理許
可／禁止信号出力手段から初期処理不許可信号が出力さ
れ、その後まだモニターしていないマイクロプロセッサ
が前記初期処理許可信号をモニターしたとしても既に前
記初期処理不許可信号が出力されているので初期処理は
行わないことを特徴としている。
ロセッサシステムは、複数のマイクロプロセッサ及び共
用制御線を介して複数の前記マイクロプロセッサに接続
された共用回路を有しているマルチプロセッサシステム
において、リセット信号を出力する電源リセット手段
と、複数のマイクロプロセッサーから送出される読み込
み信号の論理積を取るアンドゲートと、前記リセット信
号を受けリセットされ、かつ前記アンドゲートの出力信
号、及び当該マルチプロセッサシステムの外部から与え
られるデ−タ信号とを受けて、前記マイクロプロセッサ
の中から前記共用回路の初期処理を行う単一のマイクロ
プロセッサを決めるための初期処理許可信号、及びその
他のマイクロプロセッサに初期処理を禁止させるための
初期処理禁止信号を出力する初期処理許可／禁止信号出
力手段を有し、前記各マイクロプロセッサは、前記初期
処理許可信号をモニターすると同時に読み込み信号を出
力し、前記アンドゲートを介してトリガ信号が前記初期
処理許可／禁止信号出力手段に入力され、該初期処理許
可／禁止信号出力手段から初期処理不許可信号が出力さ
れ、その後まだモニターしていないマイクロプロセッサ
が前記初期処理許可信号をモニターしたとしても既に前
記初期処理不許可信号が出力されているので初期処理は
行わないことを特徴としている。
【０００９】
【実施例】以下図１，図２を参照して本発明の実施例を
説明する。
説明する。
【００１０】図１は本発明の一実施例のマルチプロセッ
サシステムである。電源リセット回路２は、マルチプロ
セッサシステムの電源を投入してから数ｍ秒ロウレベル
を保持し、その後ハイレベルを出力しＤ型フリップフロ
ップ回路１のリセットを行い、その後再びロウレベルを
出力してリセット解除を行う。この時Ｄ型フリップフロ
ップ回路１の出力である初期処理許可信号１０はロ−レ
ベルになっている。
サシステムである。電源リセット回路２は、マルチプロ
セッサシステムの電源を投入してから数ｍ秒ロウレベル
を保持し、その後ハイレベルを出力しＤ型フリップフロ
ップ回路１のリセットを行い、その後再びロウレベルを
出力してリセット解除を行う。この時Ｄ型フリップフロ
ップ回路１の出力である初期処理許可信号１０はロ−レ
ベルになっている。
【００１１】Ｄ型フリップフロップ回路１は、デ−タ信
号としてハイレベルを入力しているので、アンドゲ−ト
からトリガ信号１２が入力されると、Ｄ型フリップフロ
ップ回路１の出力である初期処理許可信号１０はロウレ
ベルからハイレベルに変化する。但し、この時Ｄ型フリ
ップフロップ回路１にリセット信号が入力された時はロ
ウレベルのままである。
号としてハイレベルを入力しているので、アンドゲ−ト
からトリガ信号１２が入力されると、Ｄ型フリップフロ
ップ回路１の出力である初期処理許可信号１０はロウレ
ベルからハイレベルに変化する。但し、この時Ｄ型フリ
ップフロップ回路１にリセット信号が入力された時はロ
ウレベルのままである。
【００１２】アンドゲ−ト３は、マイクロプロセッサ
４，５からの読み込み信号８，９を入力した後、読み込
み信号８，９をトリガ−信号１２に変換してＤ型フリッ
プフロップ回路１に出力する。
４，５からの読み込み信号８，９を入力した後、読み込
み信号８，９をトリガ−信号１２に変換してＤ型フリッ
プフロップ回路１に出力する。
【００１３】マイクロプロセッサ４，５は、Ｄ型フリッ
プフロップ回路１の出力である初期処理許可信号１０を
モニタ−すると同時に読み込み信号８，９を出力し、ア
ンドゲ−ト３を介してＤ型フリップフロップ回路１にト
リガ−信号１２を送る。又マイクロプロセッサが初期処
理許可信号１０をモニタ−し、その結果初期処理許可信
号１０がロウレベルであれば、その初期処理許可信号１
０をモニタ−したマイクロプロセッサは、共用制御線６
を介して、共用回路７の初期処理を行う。
プフロップ回路１の出力である初期処理許可信号１０を
モニタ−すると同時に読み込み信号８，９を出力し、ア
ンドゲ−ト３を介してＤ型フリップフロップ回路１にト
リガ−信号１２を送る。又マイクロプロセッサが初期処
理許可信号１０をモニタ−し、その結果初期処理許可信
号１０がロウレベルであれば、その初期処理許可信号１
０をモニタ−したマイクロプロセッサは、共用制御線６
を介して、共用回路７の初期処理を行う。
【００１４】次に、図２に示されているタイミングチャ
−トを参照して本発明に係わるマルチプロセッサシステ
ムの動作の説明をする。
−トを参照して本発明に係わるマルチプロセッサシステ
ムの動作の説明をする。
【００１５】電源投入時１３では、初期処理許可信号１
０は、ロウレベルを示している。
０は、ロウレベルを示している。
【００１６】次に図１に示されているマルチプロセッサ
４は初期処理許可信号１０をモニタ−すると同時に読み
込み信号８を出力する。するとアンドゲ−ト３を介して
トリガ信号１２がＤ型フリップフロップ回路１に入力さ
れ、初期処理許可信号１０はハイレベルに変化する。図
２では、タイミング１４の時である。
４は初期処理許可信号１０をモニタ−すると同時に読み
込み信号８を出力する。するとアンドゲ−ト３を介して
トリガ信号１２がＤ型フリップフロップ回路１に入力さ
れ、初期処理許可信号１０はハイレベルに変化する。図
２では、タイミング１４の時である。
【００１７】その後のタイミング１５の時、他のマイク
ロプロセッサ５が初期処理許可信号１０をモニタ−する
が、既に初期処理許可信号１０はハイレベルになってい
るので初期処理は行わない。
ロプロセッサ５が初期処理許可信号１０をモニタ−する
が、既に初期処理許可信号１０はハイレベルになってい
るので初期処理は行わない。
【００１８】
【発明の効果】以上説明した様に本発明のマルチプロセ
ッサシステムは、共用回路の初期処理を行うマイクロプ
ロセッサを決める際に、初期処理許可信号をモニタ−
し、その結果モニタ−した信号がロウレベルである場合
共用回路の初期処理を行う。更にモニタ−すると同時に
初期処理許可信号を出力しているＤ型フロップフリップ
回路にアンドゲ−トを介してトリガ信号を送り初期処理
許可信号を変化させて、他のマイクロプロセッサに対し
初期処理を禁止させるようにしたので、マイクロプロセ
ッサが正常に動作していれば共用回路のは行われ、もし
マイクロプロセッサの動作が異常であったとしても別の
マイクロプロセッサが動作しシステムを立ち上げること
ができる。
ッサシステムは、共用回路の初期処理を行うマイクロプ
ロセッサを決める際に、初期処理許可信号をモニタ−
し、その結果モニタ−した信号がロウレベルである場合
共用回路の初期処理を行う。更にモニタ−すると同時に
初期処理許可信号を出力しているＤ型フロップフリップ
回路にアンドゲ−トを介してトリガ信号を送り初期処理
許可信号を変化させて、他のマイクロプロセッサに対し
初期処理を禁止させるようにしたので、マイクロプロセ
ッサが正常に動作していれば共用回路のは行われ、もし
マイクロプロセッサの動作が異常であったとしても別の
マイクロプロセッサが動作しシステムを立ち上げること
ができる。
【００１９】又、別の部分に設けられている監視装置
は、異常なマイクロプロセッサを発見した場合直ちに報
告することができるので、本システムを遠隔地に設置し
た場合、監視人が本システムから離れている時でも直ち
に発見することができる。
は、異常なマイクロプロセッサを発見した場合直ちに報
告することができるので、本システムを遠隔地に設置し
た場合、監視人が本システムから離れている時でも直ち
に発見することができる。
【図１】本発明の一実施例を示すマルチプロセッサシス
テム図である。
テム図である。
【図２】本発明のマルチプロセッサシステムにおける電
源投入後のタイミングチャ−トである。
源投入後のタイミングチャ−トである。
【図３】従来のマルチプロセッサシステム図である。
１ Ｄ型フリップフロップ回路 ２ 電源リセット回路 ３ アンド・ゲ−ト ４，５ マイクロプロセッサ ６ 共用制御線 ７ 共用回路 ８，９ 読み込み信号 １０ 初期処理許可信号 １２ トリガ信号
Claims (1)
- 【請求項１】 複数のマイクロプロセッサ及び共用制御
線を介して複数の前記マイクロプロセッサに接続された
共用回路を有しているマルチプロセッサシステムにおい
て、リセット信号を出力する電源リセット手段と、複数
のマイクロプロセッサーから送出される読み込み信号の
論理積を取るアンドゲートと、前記リセット信号を受け
リセットされ、かつ前記アンドゲートの出力信号、及び
当該マルチプロセッサシステムの外部から与えられるデ
−タ信号とを受けて、前記マイクロプロセッサの中から
前記共用回路の初期処理を行う単一のマイクロプロセッ
サを決めるための初期処理許可信号、及びその他のマイ
クロプロセッサに初期処理を禁止させるための初期処理
禁止信号を出力する初期処理許可／禁止信号出力手段を
有し、前記各マイクロプロセッサは、前記初期処理許可
信号をモニターすると同時に読み込み信号を出力し、前
記アンドゲートを介してトリガ信号が前記初期処理許可
／禁止信号出力手段に入力され、該初期処理許可／禁止
信号出力手段から初期処理不許可信号が出力され、その
後まだモニターしていないマイクロプロセッサが前記初
期処理許可信号をモニターしたとしても既に前記初期処
理不許可信号が出力されているので初期処理は行わない
ことを特徴とするマルチプロセッサシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187915A JP2739786B2 (ja) | 1991-07-26 | 1991-07-26 | マルチ・プロセッサシステム |
| EP92306707A EP0526091B1 (en) | 1991-07-26 | 1992-07-22 | Multiprocessor system for conducting initial processing for shared circuit |
| DE69229378T DE69229378T2 (de) | 1991-07-26 | 1992-07-22 | Multiprozessorsystem für Anfangsverarbeitung für geteilte Schaltkreise |
| US07/919,089 US5355500A (en) | 1991-07-26 | 1992-07-23 | Multiprocessor system for conducting initial processing for shared circuit |
| CA002074628A CA2074628C (en) | 1991-07-26 | 1992-07-24 | Multiprocessor system for conducting initial processing for shared circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187915A JP2739786B2 (ja) | 1991-07-26 | 1991-07-26 | マルチ・プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535705A JPH0535705A (ja) | 1993-02-12 |
| JP2739786B2 true JP2739786B2 (ja) | 1998-04-15 |
Family
ID=16214434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187915A Expired - Fee Related JP2739786B2 (ja) | 1991-07-26 | 1991-07-26 | マルチ・プロセッサシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5355500A (ja) |
| EP (1) | EP0526091B1 (ja) |
| JP (1) | JP2739786B2 (ja) |
| CA (1) | CA2074628C (ja) |
| DE (1) | DE69229378T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9367377B2 (en) | 2013-12-19 | 2016-06-14 | Hyundai Motor Company | Apparatus and method for monitoring multiple micro-cores |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802391A (en) * | 1993-03-16 | 1998-09-01 | Ht Research, Inc. | Direct-access team/workgroup server shared by team/workgrouped computers without using a network operating system |
| US5832253A (en) * | 1993-12-06 | 1998-11-03 | Cpu Technology, Inc. | Multiprocessors system for selectively wire-oring a combination of signal lines and thereafter using one line to control the running or stalling of a selected processor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375639A (en) * | 1981-01-12 | 1983-03-01 | Harris Corporation | Synchronous bus arbiter |
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
| US4608631A (en) * | 1982-09-03 | 1986-08-26 | Sequoia Systems, Inc. | Modular computer system |
| US4587609A (en) * | 1983-07-01 | 1986-05-06 | Honeywell Information Systems Inc. | Lockout operation among asynchronous accessers of a shared computer system resource |
| US4620278A (en) * | 1983-08-29 | 1986-10-28 | Sperry Corporation | Distributed bus arbitration according each bus user the ability to inhibit all new requests to arbitrate the bus, or to cancel its own pending request, and according the highest priority user the ability to stop the bus |
| JPH0766368B2 (ja) * | 1986-10-21 | 1995-07-19 | 日新電機株式会社 | ブ−トプロセツサ決定方式 |
| JPH0619723B2 (ja) * | 1987-12-29 | 1994-03-16 | 横河電機株式会社 | 二重化プロセッサシステム |
| JPH0650502B2 (ja) * | 1988-02-16 | 1994-06-29 | 富士ファコム制御株式会社 | 多重化装置系の自動運転切換制御方式 |
| US5070450A (en) * | 1990-05-25 | 1991-12-03 | Dell Usa Corporation | Power on coordination system and method for multiple processors |
| US5202973A (en) * | 1990-06-29 | 1993-04-13 | Digital Equipment Corporation | Method of controlling a shared memory bus in a multiprocessor system for preventing bus collisions and for ensuring a full bus |
-
1991
- 1991-07-26 JP JP3187915A patent/JP2739786B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-22 EP EP92306707A patent/EP0526091B1/en not_active Expired - Lifetime
- 1992-07-22 DE DE69229378T patent/DE69229378T2/de not_active Expired - Fee Related
- 1992-07-23 US US07/919,089 patent/US5355500A/en not_active Expired - Fee Related
- 1992-07-24 CA CA002074628A patent/CA2074628C/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9367377B2 (en) | 2013-12-19 | 2016-06-14 | Hyundai Motor Company | Apparatus and method for monitoring multiple micro-cores |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2074628A1 (en) | 1993-01-27 |
| CA2074628C (en) | 1999-03-02 |
| DE69229378D1 (de) | 1999-07-15 |
| EP0526091A2 (en) | 1993-02-03 |
| JPH0535705A (ja) | 1993-02-12 |
| US5355500A (en) | 1994-10-11 |
| DE69229378T2 (de) | 2000-03-02 |
| EP0526091A3 (en) | 1993-02-24 |
| EP0526091B1 (en) | 1999-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971224 |
|
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