JPS6055465A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS6055465A JPS6055465A JP16345183A JP16345183A JPS6055465A JP S6055465 A JPS6055465 A JP S6055465A JP 16345183 A JP16345183 A JP 16345183A JP 16345183 A JP16345183 A JP 16345183A JP S6055465 A JPS6055465 A JP S6055465A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- bus
- operand
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数のプロセッサが共有バスを通じてメイン
メモリを共有するマルチプロセッサシステムに関する。
メモリを共有するマルチプロセッサシステムに関する。
従来、マルチプロセッサシステムにおいては、相互に同
期をとりながら平行して実行される複数のプログラムに
共有される資源のロックのためにテストアンドセット命
令（以下ＴＳ命令と記す）が使用されていた。ＴＳ命令
のオペランドは共有資源がロックされているか否かを示
すデータ（以下ＧＡＴＥと記す）であって、例えばＧＡ
Ｔ Ｅの最初のビットが１ならばその資源はロックされ
ていることを示し０ならばロックされていないことを示
す。ＴＳ命令ではまずオペランドであるＧＡＴＥを読み
出しＧＡＴＥの最初のビットによってコンディションコ
ード（以下ＣＣと記す）をセットする。
期をとりながら平行して実行される複数のプログラムに
共有される資源のロックのためにテストアンドセット命
令（以下ＴＳ命令と記す）が使用されていた。ＴＳ命令
のオペランドは共有資源がロックされているか否かを示
すデータ（以下ＧＡＴＥと記す）であって、例えばＧＡ
Ｔ Ｅの最初のビットが１ならばその資源はロックされ
ていることを示し０ならばロックされていないことを示
す。ＴＳ命令ではまずオペランドであるＧＡＴＥを読み
出しＧＡＴＥの最初のビットによってコンディションコ
ード（以下ＣＣと記す）をセットする。
例えば、ロックされている場合、すなわち、ＧＡＴＥ
の最初のビットが１ならばＣＣを１に、ロックされてい
ない場合、すなわちＧＡＴＥの最初のビットが０ならば
ＣＣを０にセットする。次いで全ビットが１のデータを
ＧＡＩに書き込みＧＡＴ Ｅ の全ビットを１にセット
する。この一連の動作においては他のプロセッサがこの
ＧＡＴＥにアクセスできないようにしている。
の最初のビットが１ならばＣＣを１に、ロックされてい
ない場合、すなわちＧＡＴＥの最初のビットが０ならば
ＣＣを０にセットする。次いで全ビットが１のデータを
ＧＡＩに書き込みＧＡＴ Ｅ の全ビットを１にセット
する。この一連の動作においては他のプロセッサがこの
ＧＡＴＥにアクセスできないようにしている。
共有資源を操作する各々のプログラムは、共有資源の操
作の直前に、この共有資源に対応するＧＡＴＥ に対し
てＴＳ命令を実行する。ＣＣ＝Ｏであれば共有資源はロ
ックされていないので共有資源の操作に入れるがＣＣ＝
１であれば他のプログラムによってロックされているの
でロックが解かれるまでＴＳ命令をくり返す。ロックが
解かれるとＴ８命令のＣＣが０となるのでこの時はじめ
てＴＳ命令のループからぬけだし共有資源の操作に入る
。この操作が終ると共有資源のロックが解かれたことを
示すためにＧＡＴＥの全ビットにＯを書き込んで次の処
理に入る。この時、他のプログラムが同一のＧＡＴＥに
対するＴＳ命令のループを実行していれば、その内の一
つのプログラム（ＧＡＴ’Ｆｉの全ビットに０が書き込
まれた直後にこのＧＡＴ１３にＴＳ命令を実行したプロ
クラム）がＣＣ＝ＱでＴｉ９命令を終了する。（この時
、他のプログラムのＴ８命令はＣＣ＝ｔで終了する。）
そしてこのプログラムが次にこの共有資源の操作に入り
、操作が終るとＧＡＴｌｉの全ビットに０を書き込む。
作の直前に、この共有資源に対応するＧＡＴＥ に対し
てＴＳ命令を実行する。ＣＣ＝Ｏであれば共有資源はロ
ックされていないので共有資源の操作に入れるがＣＣ＝
１であれば他のプログラムによってロックされているの
でロックが解かれるまでＴＳ命令をくり返す。ロックが
解かれるとＴ８命令のＣＣが０となるのでこの時はじめ
てＴＳ命令のループからぬけだし共有資源の操作に入る
。この操作が終ると共有資源のロックが解かれたことを
示すためにＧＡＴＥの全ビットにＯを書き込んで次の処
理に入る。この時、他のプログラムが同一のＧＡＴＥに
対するＴＳ命令のループを実行していれば、その内の一
つのプログラム（ＧＡＴ’Ｆｉの全ビットに０が書き込
まれた直後にこのＧＡＴ１３にＴＳ命令を実行したプロ
クラム）がＣＣ＝ＱでＴｉ９命令を終了する。（この時
、他のプログラムのＴ８命令はＣＣ＝ｔで終了する。）
そしてこのプログラムが次にこの共有資源の操作に入り
、操作が終るとＧＡＴｌｉの全ビットに０を書き込む。
以上のようにして共有資源の排他制御を行うのであるが
この方式には次のような問題点がある。
この方式には次のような問題点がある。
あるプログラムが、共有資源の操作を行っている時に、
共有資源の操作を行おうとしているプログラムはＴＳ命
令をくり返して実行していることになる。ＴＳ命令はそ
のオペランドであるＧＡ’ｌ’ Ｅを読み出し、全ビッ
トに１を書き終えるまで他のプロセッサのメインメモリ
へのアクセスを待たすのでＴＳ命令をくり返すというこ
とは、他のプロセッサ上のプログラムの実行速度を低下
させることになるばかりでなく、共有資源の操作を行っ
ているプログラムの実行速度をも低下させることになる
。このことはＧＡＴＥの全ビットにＯを書き込む操作を
も遅らせることになる。このようにＴ８命令のループは
システムの実行速度を低下させてしまう。
共有資源の操作を行おうとしているプログラムはＴＳ命
令をくり返して実行していることになる。ＴＳ命令はそ
のオペランドであるＧＡ’ｌ’ Ｅを読み出し、全ビッ
トに１を書き終えるまで他のプロセッサのメインメモリ
へのアクセスを待たすのでＴＳ命令をくり返すというこ
とは、他のプロセッサ上のプログラムの実行速度を低下
させることになるばかりでなく、共有資源の操作を行っ
ているプログラムの実行速度をも低下させることになる
。このことはＧＡＴＥの全ビットにＯを書き込む操作を
も遅らせることになる。このようにＴ８命令のループは
システムの実行速度を低下させてしまう。
この対策として、ロックに失敗した時にタイマをかけて
待つという方法とＮＯＰ命令を何回か行った後１゛Ｓ命
令を行うというループで待つという方法とが考えられる
。しかしながら、前者はプログラムの切り替えのオール
ヘッドが大きすきるし、後者ではＮＯＰ命令の取り出し
のためにメインメモリを読み出すので、他のプロセッサ
のメモリアクセスが待たされることになり、結局これら
の方法では効果を上げることはできない。
待つという方法とＮＯＰ命令を何回か行った後１゛Ｓ命
令を行うというループで待つという方法とが考えられる
。しかしながら、前者はプログラムの切り替えのオール
ヘッドが大きすきるし、後者ではＮＯＰ命令の取り出し
のためにメインメモリを読み出すので、他のプロセッサ
のメモリアクセスが待たされることになり、結局これら
の方法では効果を上げることはできない。
本発明の目的はＴ８命令のループによるシステムの実行
速度の低下を小さくしたマルチプロセッサシステムを提
供することにある。
速度の低下を小さくしたマルチプロセッサシステムを提
供することにある。
ＴＳ命令のループの目的を考えてみると二つあることが
わかる。その第一は共有資源のロックが解除されるまで
待つことであり、第二はロックが解除されたら、ＧＡＴ
Ｅの全ビットに１を書き込むことによって共有資源とロ
ックしたことを他のブログラムに示すことである。この
ことからループとしてくり返し実行されるＴＳ命令のＧ
Ａ’ｌＨの読み出しは、ロックが解除されるのを検出す
るために行われていることがわかる。また、ＧＡＴＥへ
の書き込みは最後の１回を除いて無意味である。なぜな
ら口、りされていることがわかった時のＧＡＴＥ の最
初のビットの値は、ＴＳ命令による書き込みによって変
化するものではな６＞からである。以上のことから、Ｇ
ＡＴＥを読み出すという方法以外の何らかの方法でロッ
クが解除されたことを検出することができれば次のよう
に動作する命令（以下ロック命令とＮＱす）を設けるこ
とによりループの途中のＴＳ命令に相当するＧＡＴ Ｅ
の読み書きをなくすことができるようになる。すなわち
その命令はＧＡＴＢをオペランドとしてもち、まずＧＡ
ＴＥ を読み出し最初のビットを調べ０ならばＧＡＴｆ
ｆ の全ビットに１を書き込んで命令終了となり、ｌな
らばロックの解除が検出されるまで待ち検出されたら命
令の最初にもどって実行を続ける。ＧＡＴＥの最初のビ
ットが１の場合に直ちにＧＡＴＥ の全ビットに１を書
き込むのではなく命令の最初にもどって（）ＡＴ Ｅの
チェックを行うのは他のプロセッサでもロックを要求し
ている場合が考えられるからである。
わかる。その第一は共有資源のロックが解除されるまで
待つことであり、第二はロックが解除されたら、ＧＡＴ
Ｅの全ビットに１を書き込むことによって共有資源とロ
ックしたことを他のブログラムに示すことである。この
ことからループとしてくり返し実行されるＴＳ命令のＧ
Ａ’ｌＨの読み出しは、ロックが解除されるのを検出す
るために行われていることがわかる。また、ＧＡＴＥへ
の書き込みは最後の１回を除いて無意味である。なぜな
ら口、りされていることがわかった時のＧＡＴＥ の最
初のビットの値は、ＴＳ命令による書き込みによって変
化するものではな６＞からである。以上のことから、Ｇ
ＡＴＥを読み出すという方法以外の何らかの方法でロッ
クが解除されたことを検出することができれば次のよう
に動作する命令（以下ロック命令とＮＱす）を設けるこ
とによりループの途中のＴＳ命令に相当するＧＡＴ Ｅ
の読み書きをなくすことができるようになる。すなわち
その命令はＧＡＴＢをオペランドとしてもち、まずＧＡ
ＴＥ を読み出し最初のビットを調べ０ならばＧＡＴｆ
ｆ の全ビットに１を書き込んで命令終了となり、ｌな
らばロックの解除が検出されるまで待ち検出されたら命
令の最初にもどって実行を続ける。ＧＡＴＥの最初のビ
ットが１の場合に直ちにＧＡＴＥ の全ビットに１を書
き込むのではなく命令の最初にもどって（）ＡＴ Ｅの
チェックを行うのは他のプロセッサでもロックを要求し
ている場合が考えられるからである。
このようにすることにより、ロック解除の検出手段は簡
単になり、「目的のＧＡＴＢ４）最初のビットに０が書
き込まれる」という強い条件の成立を検出するのではな
く、「目的のＧＡ Ｔ １３に何か書き込まれた」とい
う弱い条件の成立を検出するだけでよいことになる。な
ぜなら、目的のＧＡ’ｌ’Ｈの最初のビットの１．０は
命令の最初にもどった所で調べらイ］るからである。ま
たブロクラムは初期化の時とロック成立の時以外にはロ
ック解除のためにのみＵＡ Ｔ ｌｉに書ぎ込みを行う
ので本発明の目的を達成するのに弱い条件でも充分であ
る。
単になり、「目的のＧＡＴＢ４）最初のビットに０が書
き込まれる」という強い条件の成立を検出するのではな
く、「目的のＧＡ Ｔ １３に何か書き込まれた」とい
う弱い条件の成立を検出するだけでよいことになる。な
ぜなら、目的のＧＡ’ｌ’Ｈの最初のビットの１．０は
命令の最初にもどった所で調べらイ］るからである。ま
たブロクラムは初期化の時とロック成立の時以外にはロ
ック解除のためにのみＵＡ Ｔ ｌｉに書ぎ込みを行う
ので本発明の目的を達成するのに弱い条件でも充分であ
る。
一方、共有バスを通してメインメモリを共有するマルチ
プロセッサシステムでは、メインメモリに対する制御信
号とアドレスが共有バス上にのるのでバスを監視し、メ
インメモリに対する制御信号が書き込み動作を示し、ア
ドレスがロック命令のオペランドであるＧＡＴＨのメイ
ンメモリ上のアドレスと一致した場合にロック解除が行
なわれたことを検出することができる。
プロセッサシステムでは、メインメモリに対する制御信
号とアドレスが共有バス上にのるのでバスを監視し、メ
インメモリに対する制御信号が書き込み動作を示し、ア
ドレスがロック命令のオペランドであるＧＡＴＨのメイ
ンメモリ上のアドレスと一致した場合にロック解除が行
なわれたことを検出することができる。
すなわち、本発明によれば共有バスを通してメインメモ
リを共有するマルチプロセッサシステムにおいては、上
記ロック命令では、ＧＡＴＥを調べ他のプログラムによ
ってロックされている場合には共有バスを監視しメイン
メモリに書き込みが行なわれ、かつ、そのアドレスがＧ
ＡＴＩＩ！のアドレスに一致した時、命令の最初にもど
ってＧＡＴＥを調べるようにすることによりメインメモ
リへの読み書きの回数を減らずことができシステムの実
行速度の低下を小さくすることができる。
リを共有するマルチプロセッサシステムにおいては、上
記ロック命令では、ＧＡＴＥを調べ他のプログラムによ
ってロックされている場合には共有バスを監視しメイン
メモリに書き込みが行なわれ、かつ、そのアドレスがＧ
ＡＴＩＩ！のアドレスに一致した時、命令の最初にもど
ってＧＡＴＥを調べるようにすることによりメインメモ
リへの読み書きの回数を減らずことができシステムの実
行速度の低下を小さくすることができる。
本発明は、この目的を達成するためｌこ複数のプロセッ
サからの上記共有バスの使用要求の競合を解決する手段
を有し、各プロセッサは、命令のオペランドの上記メイ
ンメモリ上のアドレスを保持する手段と、上記アドレス
保持手段に保持される７）’Ｌ／スと、上記共有バス上
のアドレスと全比較する手段と、上記共有バス上の側割
信号を解読する手段とを有し、上記制御信号解読手段に
よって上記メインメモリへの書き込みが検出され、同時
ニ上記アドレス比較手段によってアドレスが一致した時
に上記アドレス保持手段によって保持されるアドレスに
書き込みが行なわれたことを検出する書き込み検出手段
を有し、相互に同期をとりながら平行して実行される複
数のプログラムに共有される資源をロックする命令とし
て、上記解決手段によって上記共有バスの使用権が得ら
イするまで待ち、使用権を得ると上記ロック命令のオペ
ランドの値を上記メインメモリより読み出し、得られた
値と該ロック命令によってあらかじめ定められた第一の
値とが、該ロック命令によってあらかじめ定められた条
件を満していなければ上記オペランドのアドレスを上記
アドレス保持手段に保持せしめ、上記解決手段を通じて
上記共有バスの使用権を他のプロセッサに譲ると同時に
上記書き込み検出手段によって上記オペランドに書き込
みが行われたことが検出されるまで待ち、書き込みが行
われたことが検出されると命令動作の最初にもどって実
行を続行し、上記メインメモリより得られたオペランド
の値と、上記第一の値とが、上記条件を満しているなら
ば、該ロック命令によってあらかじめ定められた第二の
値を上記オペランドに書き込み、書き込みが完了すると
上記解決手段を通じて上記共有バスの使用権を他のプロ
セッサに譲って終了する命令を有するこきを特徴として
いる。
サからの上記共有バスの使用要求の競合を解決する手段
を有し、各プロセッサは、命令のオペランドの上記メイ
ンメモリ上のアドレスを保持する手段と、上記アドレス
保持手段に保持される７）’Ｌ／スと、上記共有バス上
のアドレスと全比較する手段と、上記共有バス上の側割
信号を解読する手段とを有し、上記制御信号解読手段に
よって上記メインメモリへの書き込みが検出され、同時
ニ上記アドレス比較手段によってアドレスが一致した時
に上記アドレス保持手段によって保持されるアドレスに
書き込みが行なわれたことを検出する書き込み検出手段
を有し、相互に同期をとりながら平行して実行される複
数のプログラムに共有される資源をロックする命令とし
て、上記解決手段によって上記共有バスの使用権が得ら
イするまで待ち、使用権を得ると上記ロック命令のオペ
ランドの値を上記メインメモリより読み出し、得られた
値と該ロック命令によってあらかじめ定められた第一の
値とが、該ロック命令によってあらかじめ定められた条
件を満していなければ上記オペランドのアドレスを上記
アドレス保持手段に保持せしめ、上記解決手段を通じて
上記共有バスの使用権を他のプロセッサに譲ると同時に
上記書き込み検出手段によって上記オペランドに書き込
みが行われたことが検出されるまで待ち、書き込みが行
われたことが検出されると命令動作の最初にもどって実
行を続行し、上記メインメモリより得られたオペランド
の値と、上記第一の値とが、上記条件を満しているなら
ば、該ロック命令によってあらかじめ定められた第二の
値を上記オペランドに書き込み、書き込みが完了すると
上記解決手段を通じて上記共有バスの使用権を他のプロ
セッサに譲って終了する命令を有するこきを特徴として
いる。
以下に図面を参照しながら、本発明の実施例について説
明する。
明する。
第１図は、本発明の一実施例の構成を示すブロック図、
第２図は本実施例のＧＡＴＥ書き込み検出手段のブロッ
ク図、第３図は本実施例のロック命令のフローチャート
である。Ｐｏ、Ｐ、、Ｐ、はプロセッサ％ＭＭはメイン
メモリ、ＡＨはアドレスバス、ＤＢはデータバス、ＣＢ
は制御信号バス、Ｃ８は制御記憶、ＭＰＣはマイクロプ
ログラムコントローラ、ＷＤ Ｔ ＣＴは書き込み検出
手段、Ｃ３ｌＧは制御信号バスＣＢ上の制御信号、ＡＤ
ＤＢはアドレスバスＡＢ上のアドレス、ＡＤＤＧはアド
レス。
第２図は本実施例のＧＡＴＥ書き込み検出手段のブロッ
ク図、第３図は本実施例のロック命令のフローチャート
である。Ｐｏ、Ｐ、、Ｐ、はプロセッサ％ＭＭはメイン
メモリ、ＡＨはアドレスバス、ＤＢはデータバス、ＣＢ
は制御信号バス、Ｃ８は制御記憶、ＭＰＣはマイクロプ
ログラムコントローラ、ＷＤ Ｔ ＣＴは書き込み検出
手段、Ｃ３ｌＧは制御信号バスＣＢ上の制御信号、ＡＤ
ＤＢはアドレスバスＡＢ上のアドレス、ＡＤＤＧはアド
レス。
Ｈはアドレス保持制御信号、ＷＣ）は書き込み検出信号
である。ＡＤＤＢ几はアドレス保持レジスタ、ＡＤＤＲ
はアドレス保持レジスタＡ Ｄ Ｄ ＨＲの保持するア
ドレス、ＣＯＭＰはアドレスＡＤＤＢとアドレスＡＤＤ
Ｒを比較する比較器、 ＥＱはアドレスＡＤＤＢとＡＤ
ＤＲとが一致した時ｌになるアドレス一致信号、Ｃ３ｌ
ＧＤは制御信号Ｃ３ｌＯを解読するデコーダ、Ｗはデコ
ーダＣ３ｌＧＤによってＣ８１０が「書き込み動作」を
示していることが検出された時ｌになる書き込み動作検
出信号、Ｏはアンドゲートである。アドレスバスｋＢと
データバスＤＢと制御信号バスＣＢとで共有バスを構成
し、プロセッサＰｏ、 Ｐ、 、 Ｐ、及びメインメモ
リＭＭはこの共有バスを通して接続されている。
である。ＡＤＤＢ几はアドレス保持レジスタ、ＡＤＤＲ
はアドレス保持レジスタＡ Ｄ Ｄ ＨＲの保持するア
ドレス、ＣＯＭＰはアドレスＡＤＤＢとアドレスＡＤＤ
Ｒを比較する比較器、 ＥＱはアドレスＡＤＤＢとＡＤ
ＤＲとが一致した時ｌになるアドレス一致信号、Ｃ３ｌ
ＧＤは制御信号Ｃ３ｌＯを解読するデコーダ、Ｗはデコ
ーダＣ３ｌＧＤによってＣ８１０が「書き込み動作」を
示していることが検出された時ｌになる書き込み動作検
出信号、Ｏはアンドゲートである。アドレスバスｋＢと
データバスＤＢと制御信号バスＣＢとで共有バスを構成
し、プロセッサＰｏ、 Ｐ、 、 Ｐ、及びメインメモ
リＭＭはこの共有バスを通して接続されている。
本実施例１Ｃおいては各プロセッサはマイクロプログラ
ムによって制御され、マイクロブロクラムコントローラ
ＭＰＣが制御記憶からマイクロ命令を１つずつ取り出し
てプロセッサを制御している。
ムによって制御され、マイクロブロクラムコントローラ
ＭＰＣが制御記憶からマイクロ命令を１つずつ取り出し
てプロセッサを制御している。
まずＧＡＴＥ書き込み検出手段ＷＤＴＣＴの動作から説
明する。第２図のアドレス保持レジスタＡＤＤ）Ｉ几は
アドレス保持制御信号Ｈが１から０に変化する時点でア
ドレスＡＤＤＧをその中に取り込み、アドレス保持制御
信号Ｉ］が次に１から０に変化するまでアドレスＡＤＤ
Ｇを保持シっ−ｊける。アドレスＡ Ｄ Ｉ） Ｒ，は
アドレス保持レジスタＡ Ｄ Ｄ ｌ−１１１の保持す
るアドレスで比較器ＣＯＭＰによってアドレスＡＤＤＢ
と比較され、一致するとアドレス一致信号ｈｉＱが１
になる。
明する。第２図のアドレス保持レジスタＡＤＤ）Ｉ几は
アドレス保持制御信号Ｈが１から０に変化する時点でア
ドレスＡＤＤＧをその中に取り込み、アドレス保持制御
信号Ｉ］が次に１から０に変化するまでアドレスＡＤＤ
Ｇを保持シっ−ｊける。アドレスＡ Ｄ Ｉ） Ｒ，は
アドレス保持レジスタＡ Ｄ Ｄ ｌ−１１１の保持す
るアドレスで比較器ＣＯＭＰによってアドレスＡＤＤＢ
と比較され、一致するとアドレス一致信号ｈｉＱが１
になる。
一方、制御信号Ｃ３ｌＧが１１になり刊き込み動作をメ
インメモリに指示するとデコーダＣＳ Ｉ ＧＤ（図に
は示していないが２人力のアンドゲート）の出力である
壱き込み動作検出信号Ｗは１となる。
インメモリに指示するとデコーダＣＳ Ｉ ＧＤ（図に
は示していないが２人力のアンドゲート）の出力である
壱き込み動作検出信号Ｗは１となる。
以上のことからアンドゲートＧの出力ＷＧはアト１／ス
ＡＤＩ）Ｂ ドアドレス保持制御信号Ｈによって直前に
保持されたアドレスＡＤＤＧとが一致し、制御信号Ｃ３
ｌＧが「書き込み動作」を指示する時、その時にかぎっ
て１になることがわかる。書き込み検出手段ＷＤＴＣＴ
は、その入力であるＣ３ｌＧ及びＡＤＤ１３が第１図に
示すようにそれぞれ制御信号バスＣＢ及びアドレスバス
ＡＢに接続されている。よって書き込み検出手段ＷＤＴ
ＣＴは、アドレス保持制御信号Ｈによってセットされた
アドレスに対して書き込みが行なわれたことを検出して
書き込み検出信号ＷＧを１とする。書き込み動作におい
ては、アドレスバスＡＢと制御信号バスＣＢは同時に１
タロツク以上になるので書き込み検出信号ＷＧも１クロ
ック以上有効となる。
ＡＤＩ）Ｂ ドアドレス保持制御信号Ｈによって直前に
保持されたアドレスＡＤＤＧとが一致し、制御信号Ｃ３
ｌＧが「書き込み動作」を指示する時、その時にかぎっ
て１になることがわかる。書き込み検出手段ＷＤＴＣＴ
は、その入力であるＣ３ｌＧ及びＡＤＤ１３が第１図に
示すようにそれぞれ制御信号バスＣＢ及びアドレスバス
ＡＢに接続されている。よって書き込み検出手段ＷＤＴ
ＣＴは、アドレス保持制御信号Ｈによってセットされた
アドレスに対して書き込みが行なわれたことを検出して
書き込み検出信号ＷＧを１とする。書き込み動作におい
ては、アドレスバスＡＢと制御信号バスＣＢは同時に１
タロツク以上になるので書き込み検出信号ＷＧも１クロ
ック以上有効となる。
第１図に示すさおりアドレス保持制御信号１１はマイク
ロプログラムコントローラＭＰＣによっていいかえると
マイクロプログラムによって制御され図には詳細には示
していないがアドレスＡＤＤＧもマイクロプログラムに
よって制御されている。
ロプログラムコントローラＭＰＣによっていいかえると
マイクロプログラムによって制御され図には詳細には示
していないがアドレスＡＤＤＧもマイクロプログラムに
よって制御されている。
また７）き込み検出信号ＷＧはマイクロプログラムコン
トローラＭ Ｐ Ｃへの入力であり、マイクロブロク２
ムによって適切なタイミングでチェックするこ吉ができ
る。
トローラＭ Ｐ Ｃへの入力であり、マイクロブロク２
ムによって適切なタイミングでチェックするこ吉ができ
る。
以下に第３図を参照しながら本実施例のロック命令の動
作につい”Ｃ説明する。
作につい”Ｃ説明する。
口、り命令はオペランドを１つもつ命令である。
命令形式は図には示していないが、命令コードフィ−ル
ド、アドレスレジスタフィールド、変位フィールドから
成るものとする。さて、プロセッサＰ０かロック命令を
実行するとするとプロセッサＰ。
ド、アドレスレジスタフィールド、変位フィールドから
成るものとする。さて、プロセッサＰ０かロック命令を
実行するとするとプロセッサＰ。
はロック命令の最初でまずオペランドである０ＡＴＥ
のアドレスを計算する。すなわちアドレスレジスタフィ
ールドで示されるアドレスレジスタの内容と変位フィー
ルドの値を加算してＧＡＴＥのアドレスを計算する。次
いで共有バスの使用権を得る。この動作はロック命令実
行中のプロセッサＰ０が紀１図には示していないがすべ
てのプロセッサに接続され、共有バスの使用権の競合を
解決するバスアービタに対して共有バスの使用権を要求
し許可されるまでループして待つことによって実行され
る。バスアービタは要求を受けとると他のプロセッサが
バスを使用していなければ、ただちに、他のプロセッサ
が使用していたらそのプロセッサが共有バスの使用権を
放棄すると、要求元プロセッサＰ。に共有バスの使用権
を与えて許可する。ループして待っていたプロセッサＰ
。は共有バスの使用権を得る。次に（）ＡＴ ＩＤを読
み出す。すなワチ、スでに計算したＧＡＴＥのアドレス
をアドレスバスＡＢに出力し制御信号バスＣＢを１０に
してメインメモｌＪ、ＭＭに対して読み出しを要求する
。
のアドレスを計算する。すなわちアドレスレジスタフィ
ールドで示されるアドレスレジスタの内容と変位フィー
ルドの値を加算してＧＡＴＥのアドレスを計算する。次
いで共有バスの使用権を得る。この動作はロック命令実
行中のプロセッサＰ０が紀１図には示していないがすべ
てのプロセッサに接続され、共有バスの使用権の競合を
解決するバスアービタに対して共有バスの使用権を要求
し許可されるまでループして待つことによって実行され
る。バスアービタは要求を受けとると他のプロセッサが
バスを使用していなければ、ただちに、他のプロセッサ
が使用していたらそのプロセッサが共有バスの使用権を
放棄すると、要求元プロセッサＰ。に共有バスの使用権
を与えて許可する。ループして待っていたプロセッサＰ
。は共有バスの使用権を得る。次に（）ＡＴ ＩＤを読
み出す。すなワチ、スでに計算したＧＡＴＥのアドレス
をアドレスバスＡＢに出力し制御信号バスＣＢを１０に
してメインメモｌＪ、ＭＭに対して読み出しを要求する
。
メインメモリはアドレスバスＡｉ３からＧＡＴＥのアド
レスを受けとり制御信号バスＣＢの制御信号に従ってＧ
ＡＴＥを読み出しデータバスＤＢに出力する。プロセッ
サＰ０はデータバス上のＧＡＴｊｌＯ値をとり込む。次
いで取り込んだＧＡＴＥの最初のビットをチェックする
。ＯＩＩらば共有資源はロックされていないのでＧＡＴ
Ｅの全ビットに１を書き込んでブロックする。すなわち
、アドレスバスＡＢにＧＡＴＥ のアドレスを出力しデ
ータバスＤＢの全ビットに１を出力し制御信号バスＣＢ
を１１にしてメインメモＩＪＭＭに対して書き込みを要
求する。
レスを受けとり制御信号バスＣＢの制御信号に従ってＧ
ＡＴＥを読み出しデータバスＤＢに出力する。プロセッ
サＰ０はデータバス上のＧＡＴｊｌＯ値をとり込む。次
いで取り込んだＧＡＴＥの最初のビットをチェックする
。ＯＩＩらば共有資源はロックされていないのでＧＡＴ
Ｅの全ビットに１を書き込んでブロックする。すなわち
、アドレスバスＡＢにＧＡＴＥ のアドレスを出力しデ
ータバスＤＢの全ビットに１を出力し制御信号バスＣＢ
を１１にしてメインメモＩＪＭＭに対して書き込みを要
求する。
メインメモリＭＭはアドレスバスＡＢからＧＡＴＥのア
ドレスを受け取り制御信号バスＣＬＳの制御信号に従っ
て、データバスｌ）Ｈの全ビット１のデータをＧＡＴＥ
Ｒ：書き込む。書き込みが終了するとプロセッサＰ。
ドレスを受け取り制御信号バスＣＬＳの制御信号に従っ
て、データバスｌ）Ｈの全ビット１のデータをＧＡＴＥ
Ｒ：書き込む。書き込みが終了するとプロセッサＰ。
は共有バスの使用権を放棄する。すなわちバスアービタ
に対して共有バスの解放を通知する。（バスアービタは
共有バスの使用権を要求しているプロセッサをさがして
バスの使用権を与える。）このように動作してロックを
行ない命令を終了する。以上は読み出したＧＡＴＥの最
初のビットがＯすなわちロックされていない場合の動作
であるが、１の場合すなわちロックされている場合は次
のように動作する。
に対して共有バスの解放を通知する。（バスアービタは
共有バスの使用権を要求しているプロセッサをさがして
バスの使用権を与える。）このように動作してロックを
行ない命令を終了する。以上は読み出したＧＡＴＥの最
初のビットがＯすなわちロックされていない場合の動作
であるが、１の場合すなわちロックされている場合は次
のように動作する。
ＧＡＴＥ の最初のビットをチェックして１であるとＧ
ＡＴＥのアドレスを書き込み検出手段にセットする。す
なわちアドレスＡＤＤＧにＧＡＴＥのアドレスをのせて
アドレス保持制御信号Ｈを１に上げついでＯにおとすこ
とによってＧＡＴＥのアドレスを書き込み検出手段にセ
ットする。次いで共有バスの使用権を放棄する。そして
プロセッサＰ０は書き込み検出信号ＷＧをチェックし１
になるまでループして待つ。この詩仙のプロセッサ、例
えばプロセッサＰ、は共有バスの使用権を得て共有資源
に対する処理を実行しており、有限時間の後、その処理
を終えて共有資源のロックを解除するためにＧＡＴＥの
全ビットに０を書き込む。この時アドレスレスタＢ上に
はＧＡＴＥのアドレスが出力され、制御信号バスＣＢは
１１となり書き込み動作を指示するのでロック命令実行
中のプロセッサＰ。の書き込み手段ＷＤＴＣＴはＧＡＴ
Ｅへの書き込みを検出し、書き込み検出信号ＷＧが１に
なる。プロセッサＰｏのマイクロプログラムは書き込み
検出信号ＷＧをチェックしながらループしているので適
切なタイミングで書き込み検出信号ＷＧが１になったこ
とを検出しループをぬけだす。プロセッサＰ。
ＡＴＥのアドレスを書き込み検出手段にセットする。す
なわちアドレスＡＤＤＧにＧＡＴＥのアドレスをのせて
アドレス保持制御信号Ｈを１に上げついでＯにおとすこ
とによってＧＡＴＥのアドレスを書き込み検出手段にセ
ットする。次いで共有バスの使用権を放棄する。そして
プロセッサＰ０は書き込み検出信号ＷＧをチェックし１
になるまでループして待つ。この詩仙のプロセッサ、例
えばプロセッサＰ、は共有バスの使用権を得て共有資源
に対する処理を実行しており、有限時間の後、その処理
を終えて共有資源のロックを解除するためにＧＡＴＥの
全ビットに０を書き込む。この時アドレスレスタＢ上に
はＧＡＴＥのアドレスが出力され、制御信号バスＣＢは
１１となり書き込み動作を指示するのでロック命令実行
中のプロセッサＰ。の書き込み手段ＷＤＴＣＴはＧＡＴ
Ｅへの書き込みを検出し、書き込み検出信号ＷＧが１に
なる。プロセッサＰｏのマイクロプログラムは書き込み
検出信号ＷＧをチェックしながらループしているので適
切なタイミングで書き込み検出信号ＷＧが１になったこ
とを検出しループをぬけだす。プロセッサＰ。
のマイクロプログラムがループをぬけだし、最初にモト
ってバスアービタに共有バスの使用権を要求しバスアー
とりから共有バスの使用権を得るまでに他のプロセッサ
例えばプロセッサＰ、が同じＧＡＴＥ をロックしなけ
ればプロセッサＰ。はロックに成功する。すなわちＧＡ
ＴＥの最初のビ・トは０でありプロセッサＰ。はＧＡＴ
Ｈの全ビットに１を書き込んでロックし共有バスの使用
権を放棄して命令終了となる。一方最初にもどって共有
バスの使用権を得るまでに他のプロセッサ、例えばＰ。
ってバスアービタに共有バスの使用権を要求しバスアー
とりから共有バスの使用権を得るまでに他のプロセッサ
例えばプロセッサＰ、が同じＧＡＴＥ をロックしなけ
ればプロセッサＰ。はロックに成功する。すなわちＧＡ
ＴＥの最初のビ・トは０でありプロセッサＰ。はＧＡＴ
Ｈの全ビットに１を書き込んでロックし共有バスの使用
権を放棄して命令終了となる。一方最初にもどって共有
バスの使用権を得るまでに他のプロセッサ、例えばＰ。
が同じＧＡＴ ｆｆを０ツクしてしまった場合にＣまＧ
ＡＴＥのアドレスを書き込み検出手段にセットして第３
図に示すようなル′−プに入る。すなわち、ロックが解
かれるまでループして待つ。
ＡＴＥのアドレスを書き込み検出手段にセットして第３
図に示すようなル′−プに入る。すなわち、ロックが解
かれるまでループして待つ。
以上の動作ではロックされていた場合に、ロックが解除
されるまでＧＡＴＥの読み出しを続けるのではなく、プ
ロセッサ内部で共有バスを監視しながらループして待つ
ので、他のプロセッサはこのループによってメインメモ
リへのアクセスをさまたげられることはなくなり、シス
テムの実行速度の低下を小さくすることができる。
されるまでＧＡＴＥの読み出しを続けるのではなく、プ
ロセッサ内部で共有バスを監視しながらループして待つ
ので、他のプロセッサはこのループによってメインメモ
リへのアクセスをさまたげられることはなくなり、シス
テムの実行速度の低下を小さくすることができる。
以上の説明においてはロック命令はプロセッサＰｏ が
行いロックの解除はプロセッサＰＩが行うとしたがどの
プロセッサがロック命令を実行してもかまわないし、ど
のプロセッサがロック解除を行ってもかまわない。本実
施例では仮想記憶を採用していないが仮想記憶を採用し
ているマルチプロセッサシステムにも適用できることは
あきらかである。プロセッサの数も３台とは限らない。
行いロックの解除はプロセッサＰＩが行うとしたがどの
プロセッサがロック命令を実行してもかまわないし、ど
のプロセッサがロック解除を行ってもかまわない。本実
施例では仮想記憶を採用していないが仮想記憶を採用し
ているマルチプロセッサシステムにも適用できることは
あきらかである。プロセッサの数も３台とは限らない。
本実施例においてはロックをあられすのにＧＡＴ Ｅの
最初のビットのみを使ったが、ＧＡＴＨの値がたとえば
２の補数表示で０ならロックされていないことを示し−
１ならロックされているとしても本発明の効果に影響を
与えるものではない。
最初のビットのみを使ったが、ＧＡＴＨの値がたとえば
２の補数表示で０ならロックされていないことを示し−
１ならロックされているとしても本発明の効果に影響を
与えるものではない。
以上説明したように、本発明によれば、すでにロックさ
れている場合に、ＴＳ命令のループで生じたＧＡＴ Ｅ
の読み出しと書き込みのくり返しが実際上なくなるので
システム全体の実行速度の低下を小さくすることができ
る。
れている場合に、ＴＳ命令のループで生じたＧＡＴ Ｅ
の読み出しと書き込みのくり返しが実際上なくなるので
システム全体の実行速度の低下を小さくすることができ
る。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例における書き込み検出手段のブロック図
、第３図は本実施例のロック命令のフローチャートであ
る。 Ｐ（１＋ ”１ ＊ Ｐ２はプロセッサ、ＭＭはメイン
メモリ、ＡＢはアドレスバス％ＤＢはデータバス、ＣＢ
は制御信号バス、Ｃ８は制御記憶、ＭＰＣはマイクロプ
ログラムコントローラ、ＷＤＴＣＴは書き込み検出手段
、ＡＤＤＨ几はアドレス保持レジスタ、ＣＯＭＰは比較
器、Ｃ３ｌＧＤ はデコーダ、Ｇはアンドゲート、ＡＤ
ＤＢ、ＡＤＤＧ、ＡＤＤＲはアドレス、ＥＱはアドレス
一致信号、Ｃ３ｌＧは制御信号、Ｗは書き込み動作検出
信号、ＷＧは書き込み検出信号、Ｈはアドレス保持制御
信号である。 第２図 ｆ ３ 図
２図は本実施例における書き込み検出手段のブロック図
、第３図は本実施例のロック命令のフローチャートであ
る。 Ｐ（１＋ ”１ ＊ Ｐ２はプロセッサ、ＭＭはメイン
メモリ、ＡＢはアドレスバス％ＤＢはデータバス、ＣＢ
は制御信号バス、Ｃ８は制御記憶、ＭＰＣはマイクロプ
ログラムコントローラ、ＷＤＴＣＴは書き込み検出手段
、ＡＤＤＨ几はアドレス保持レジスタ、ＣＯＭＰは比較
器、Ｃ３ｌＧＤ はデコーダ、Ｇはアンドゲート、ＡＤ
ＤＢ、ＡＤＤＧ、ＡＤＤＲはアドレス、ＥＱはアドレス
一致信号、Ｃ３ｌＧは制御信号、Ｗは書き込み動作検出
信号、ＷＧは書き込み検出信号、Ｈはアドレス保持制御
信号である。 第２図 ｆ ３ 図
Claims (1)
- キャッシュメモリをもたない複数のプロセッサが共有バ
スを通じてメインメモリを共有するマルチブロセ、サシ
ステムにおいて、前記複数のプロセッサからの豹記共有
バスの使用要求の競合を解決する手段と、各プロセッサ
は、命令のオペランドの前記メインメモリ上のアドレス
を保持する手段と、前記アドレス保持手段に保持される
アドレスと前記共有バス上のアドレスとを比較する手段
と、前記共有バス上の制御信号を解読する手段とを有し
、前記制御信号解読手段によって前記メインメモリへの
書き込みが検出され、同時に前記アドレス比較手段によ
ってアドレスが一致した時に前記アドレス保持手段によ
って保持されるアドレスに書き込みが行なわれたことを
検出する書き込み検出手段を有し、相互に同期をとりな
がら平行して実行される複数のプログラムに共有される
資源をロックする命令として、前記解決手段によって前
記共有バスの使用権が得られるまで待ち、使用権を得る
と前記ロック命令のオペランドの値を前記メインメモリ
より読み出し、得られた値と該ロック命令によってあら
かじめ定められた第一の値とが、該ロック命令によって
あらかじめ定められた条件を満していなければ前記オペ
ランドのアドレスを前記アドレス保持手段に保持せしめ
、前記解決手段を通じて前記共有バスの使用権を他のプ
ロセッサに譲ると同時に前記書き込み検出手段によって
前記オペランドに書き込みが行わｎたことが検出される
まで待ち、書き込みが行われたことが検出されると命令
動作の最初にもどって実行を続行し、前記メインメモリ
より得られたオペランドの値と、前記第一の値とが、前
記条件を満しているならば、該ロック命令によってあら
かじめ定められた第二の値を前記オペランドに書き込み
、書き込みが完了すると前記解決手段を通じて前記共有
バスの使用権を他のプロセッサに譲って終了することを
特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345183A JPS6055465A (ja) | 1983-09-06 | 1983-09-06 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345183A JPS6055465A (ja) | 1983-09-06 | 1983-09-06 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055465A true JPS6055465A (ja) | 1985-03-30 |
Family
ID=15774127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16345183A Pending JPS6055465A (ja) | 1983-09-06 | 1983-09-06 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055465A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100043A (ja) * | 1972-03-29 | 1973-12-18 | ||
| JPS5699561A (en) * | 1979-12-03 | 1981-08-10 | Honeywell Inf Systems | Common resource access system in multiprocessor system and device therefor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
-
1983
- 1983-09-06 JP JP16345183A patent/JPS6055465A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48100043A (ja) * | 1972-03-29 | 1973-12-18 | ||
| JPS5699561A (en) * | 1979-12-03 | 1981-08-10 | Honeywell Inf Systems | Common resource access system in multiprocessor system and device therefor |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
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