JPH05233531A - バス制御システム - Google Patents

Abstract

(57)【要約】 【目的】 排他制御用のロック情報を設定する場合に、
真に必要な時間のみバスを使用するようにして、バス使
用の無駄な時間をなくすとともに、バス待ち時間を短縮
することができ、それによりバススル−プットを向上さ
せる。 【構成】 従来のテスト＆セット命令をそのまま使用
し、かつスプリットトランザクション方式を基にして、
共有メモリ側にロック中状態を管理するロック中管理バ
ッファと、テスト＆セット命令読み出し実行要求を蓄積
するＴ＆Ｓリ−ドペンディングバッファとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサと共
有メモリを備えたマルチプロセッサシステムにおいて、
プロセッサと共有メモリ間を接続するバスの転送能力を
向上させるためのスプリットトランザクション方式を基
本としたバス制御システムに関するものである。

【０００２】

【従来の技術】従来より、複数のプロセッサをバスを介
して共有メモリに接続する構成のマルチプロセッサが多
く用いられている。図２は、従来のバス制御システムの
ブロック図である。図２において、１−１〜１−５はプ
ロセッサ、２はバス、３は共有メモリである。この共有
メモリ３は、バス２を介して５台のプロセッサからアク
セスされ、デ−タの読み書きが行われる。プロセッサ１
−１が共有メモリ３にデ−タの読み書きを行う場合に
は、先ずバス２の使用権を確保した後、共有メモリ３へ
の書き込みアドレスと書き込みデ−タをバス２上に送出
することにより、メモリアクセスが開始される。そし
て、メモリアクセスタイムに相当する遅延時間を経て後
に、書き込み処理が終了する。この間、バス２は継続的
にプロセッサ１−１に占有される。従って、もしメモリ
アクセスタイムが長い場合には、共有メモリ３からのア
ンサ（書き込み完了信号）が到達するまでバス２を長時
間無効保留するため、他のプロセッサ１−２〜１−５が
バス２を使用したい場合でも長時間待たされることにな
る。その結果、プロセッサの処理能力低下、あるいは単
位時間当りに実際に転送可能なデ−タ量（バススル−プ
ット）が大幅に低下してしまうという問題があった。こ
れを解決する方法の１つとして、スプリットトランザク
ション方式と呼ばれるバス制御方式が提案されている。
なお、スプリットトランザクション方式の従来文献とし
ては、例えば、『Ｐerformance Ｂus Ｉnterface Ｄ
esigner′sＧuide』（1991年)Ｎational Ｓemiconduct
or社発行、に記載されている。

【０００３】

【発明が解決しようとする課題】スプリットトランザク
ション方式では、プロセッサからメモリに読み書きを行
う場合のバスアクセスサイクルを、プロセッサからメモ
リへの方向でアクセスするメモリアクセス要求サイクル
と、メモリからプロセッサへの方向でアンサを返送する
アンササイクル（読み出しでは、読み出しデ−タを返
送、書き込みでは、書き込み完了信号を返送）の２つの
サイクルに分割することバより、両者の間で一旦バスを
解放して、他のプロセッサ等がバスを使用できるように
する。これにより、スプリットトランザクション方式で
は、メモリからのアンサまでの待ち時間にバスを他の装
置に有効に利用させることにより、特にアクセスタイム
が長い場合には、スプリットしない方式に比べてバスス
ル−プットを大きく向上させることができる。次に、図
２における排他制御について述べる。複数のプロセッサ
１−１〜１−５をバス接続したマルチプロセッサシステ
ムにおいて、プロセッサ１−１が共有メモリ３のデ−タ
を読み出した後、そのデ−タを更新する前に、他のプロ
セッサ１−２が共有メモリ３上のデ−タを書き換えてし
まうと、両プロセッサ間で処理に矛盾が生じる。これを
防止するために、従来では、ソフトウェアレベルで『テ
スト＆セット命令』を用い、またハ−ドウェアレベルで
は、『リ−ドモディファイライト方式』を用いていた。
これにより、最初のプロセッサ１−１が共有メモリ３を
アクセスした時点で排他制御を行っていた。具体的に
は、先ず共有メモリ３上のあるデ−タ（ロック状態デ−
タ）に、各プロセッサが使用中（ロック中）であるか否
かの情報を記憶させる。バス権を確保したプロセッサ
（例えば、プロセッサ１−１）はテスト＆セット命令に
よりロック状態デ−タを読み出した後、バス２をそのま
ま占有してロック状態デ−タをロック中に書き換えてし
まう。このように、テスト＆セット命令の前半の読み出
しサイクルと後半の書き込みサイクルの間で、バスを解
放せずに連続使用して、書き換えるバスアクセス方式が
リ−ドモディファイライト方式である。

【０００４】次に、プロセッサ１−１は、ロック状態デ
−タを読み出し、そのデ−タをテスト命令によりテスト
する。もし、ロック中であることが表示されているとき
には、他のプロセッサ１−２〜１−５が先にロックを設
定していたことになる。その場合には、ロック中表示が
クリアされるまで、プロセッサ１−１はテスト＆セット
命令によるデ−タ読み出しとテスト命令によるテストと
を繰り返し行う。このように、ロック中表示がクリアさ
れるまで、各プロセッサが同じ部分の命令実行を繰り返
し行うことを、スピンロックと呼ぶ。以上述べたよう
に、従来のリ−ドモディファイライトモ−ドの問題点
は、読み出しサイクルと書き込みサイクルの連続によ
りバスを長時間保留してしまい、他のプロセッサがバス
使用権を獲得しようとしても、非常に長い待ち時間が必
要となること、およびテスト＆セット命令でテスト結
果がロック中を表示していた場合には、テスト＆セット
命令を再実行する（つまり、スピンする）ので、スピン
による無駄なバス使用が増加し、さらにバストラヒック
を圧迫してしまうこと、である。本発明の目的は、これ
ら従来の課題を解決し、排他制御用のロック情報を設定
する場合にも、無駄なバス使用時間をなくし、バス使用
要求の待ち時間を短縮して、バススル−プットを向上さ
せることが可能なバス制御システムを提供することにあ
る。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のバス制御システムは、ロック要求を送出す
る複数のモジュ−ルと、ロック要求を受け付け、ロック
中表示を行う記憶領域を有する共有モジュ−ルと、複数
のモジュ−ルおよび共有モジュ−ル間を相互接続するバ
スを有し、指定された記憶領域にロック中であることを
表示する情報を設定することにより排他制御を行う情報
処理システムにおいて、共有モジュ−ル内に、バスを経
由して送出されたロック要求を実現するバスアクセスシ
−ケンスを、ロック設定領域読み出し要求サイクルと
読み出しアンササイクルとロック設定領域書き込み
要求サイクルと書き込み完了アンササイクルの４つの
バスサイクルに分割したスプリットトランザクション方
式で実行するバス制御手段と、ロック要求を送出したモ
ジュ−ルおよびロック設定領域に関する識別情報を記憶
するロック管理記憶手段と、ロック設定領域読み出し要
求を記憶する要求ペンディング記憶手段と、共有モジュ
−ルがロック設定領域読み出し要求を受信した場合、ロ
ック管理記憶手段を参照してロック領域がロック中を表
示しているときには、ロック設定領域読み出し要求を要
求ペンディング記憶手段に記憶し、ロック領域がロック
中から解除されたときには、要求ペンディング記憶手段
からロック領域設定要求を読み出して、これをロック管
理記憶手段に登録することにより、待ち合わせていたロ
ック要求の処理を開始する実行制御手段とを有すること
に特徴がある。

【０００６】

【作用】本発明においては、ソフトウェアレベルでは従
来のテスト＆セット命令をそのまま使用するが、ハ−ド
ウェアレベルでは、スプリットトランザクション方式を
基本として、バッファで共有メモリ側にロック中の状態
の管理と、テスト＆セット命令読み出し実行要求の蓄積
とを行い、それらを管理制御することにより、効率的な
排他制御を実現する。その場合に、リ−ドモディファイ
ライトのアクセスで読み出した結果は、必ずロック解除
となっているため、プロセッサ側ではスピン動作（テス
ト＆セット命令の再実行動作）を行う必要がなく、無駄
なバス使用がなくなる。また、ロック中管理バッファと
テスト＆セット・リ−ドペンディングバッファが連行メ
モリで構成されるので、バッファ内に登録されている情
報量に依存せず、一致アドレスの検出等を瞬時に行うこ
とができる。また、ロック中管理バッファのバッファ数
が複数個用意されるので、ロック中のアドレスが複数個
あってもそれぞれ異なるロック対象アドレスを有する複
数のロックを同時に管理することができ、非常に柔軟な
システムとなる。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すバス制御シ
ステムのブロック図である。図１において、１０−１〜
１０−５はプロセッサ、１１はプロセッサバス、１２は
共有メモリシステムである。共有メモリシステム１２に
は、メモリアクセス要求を一時的に蓄積するメモリアク
セス要求バッファ１３、ランダムアクセスメモリで構成
される共有メモリ本体１５、共有メモリ本体１５へのア
クセスを行うに必要なアドレス、デ−タを記憶するメモ
リアクセスレジスタ１４、現在ロック中のメモリアリア
に関する情報の記憶と制御を行うロック状態記憶部１
６、記憶部１６に内蔵され、ロック中のアドレスを管理
するためのロック中管理バッファ１７、同じく、メモリ
アクセスレジスタ１４のアドレスとロック中管理バッフ
ァ１７内のアドレスとを比較する比較器１８、テスト＆
セット命令実行要求の記憶と制御を行うアクセス要求記
憶部１９、記憶部１９に内蔵され、ロック中に到着した
テスト＆セット読み出し要求を一時的に待たせるための
テスト＆セット・リ−ド要求ペンディングバッファ２
０、ならびに同じく、メモリアクセスレジスタ１４のア
ドレスと、テスト＆セット・リ−ドペンディングバッフ
ァ２０内のアドレスとを比較する比較器２１が設けられ
ている。ロック中管理バッファ１７は複数のバッファか
ら構成され、比較器１８も複数の比較器を内蔵してい
る。

【０００８】ロック状態記憶部１６は、連想メモリ（Ｃ
ontent Ａddressable Ｍemory:ＣＡＭ）で実現されて
いる。連想メモリの各セルは、ロック中管理バッファ１
７中の１個のバッファと比較器１８の中の１個の比較器
のペアで物理的に構成されている。もし、ロック中管理
バッファ１７内に複数のアドレスが記憶されていても、
連想メモリ機能により比較を同時並列に行うことができ
る。また、テスト＆セット・リ−ドペンディングバッフ
ァ２０は複数のバッファから構成され、比較器２１も複
数の比較器を内蔵している。なお、アクセス要求記憶部
１９も連想メモリ（ＣＡＭ）で実現されている。連想メ
モリの各セルは、テスト＆セット・ペンディングバッフ
ァ２０の中の１個のバッファと比較器２１の中の１個の
比較器のペアで物理的に構成されている。図１の下部に
示すように、ロック中管理バッファ１７の内容は、現在
ロック中のアドレスを示すメモリアドレスフィ−ルド２
２、ロックをかけたプロセッサの番号を表示するプロセ
ッサＩＤフィ−ルド２３、およびメモリタイプが読み出
しまたは書き込みのいずれであるかをセすリ−ド／ライ
ト情報フィ−ルド２４から構成されている。また、要求
ペンディングバッファ２０の内容は、実行待ちにあるテ
スト＆セット・リ−ドのメモリアドレスを記憶するメモ
リアドレスフィ−ルド２５、および実行要求を発行した
プロセッサの番号を表示するプロセッサＩＤフィ−ルド
２６から構成されている。

【０００９】図５および図６は、本発明の一実施例を示
すバスアクセスタイミングチャ−ト（ケ−ス１）および
バッファの内容を示す図であり、図７は、同じくタイミ
ングチャ−ト（ケ−ス２）およびバッファ内容を示す図
である。図５および図７に示すように、本発明のテスト
＆セット命令は、Ｔ＆Ｓ１のシ−ケンスに示すように、
スプリットトランザクション方式による４つのバスサイ
クルで実現される。すなわち、 Ｒｒ１・・・・プロセッサ１０−１から共有メモリシ
ステム１２に送出されるメモリ読み出し要求サイクルで
あって、プロセッサバス１１上にはロック対象のメモリ
アドレスが格納されている。 Ｒａ１・・・・Ｒｒ１に対するアンサのサイクルであ
って、共有メモリシステム１２からプロセッサ１０−１
へ読み出しデ−タが返送される。 Ｗｒ１・・・・ロック対象のメモリアドレスの内容を
『ロック中』に書き換えるように要求するサイクルであ
って、書き込みアドレスと『ロック中』を示す表示デ−
タがプロセッサ１０−１から共有メモリシステム１２へ
送出される。 Ｗａ１・・・・Ｗｒ１に対するアンサのサイクルであ
って、書き込み完了を示す信号が共有メモリシステム１
２からプロセッサ１０−１に返送される。 一方、共有メモリシステム１２への単なる書き込み、読
み出しの場合には、両者ともに、それぞれ要求サイクル
とアンササイクルの２つの独立したバスサイクルにより
実現される。例えば、図５のクリアシ−ケンス（Ｃlear
1)は、ロック中のメモリエリアをクリアするメモリ書き
込みアクセスを示したものであって、次の２つのサイク
ルから構成される。 Ｗrc1・・・・メモリへの書き込み要求サイクルであ
る。 Ｗac1・・・・メモリからのアンササイクル（書き込
み完了サイクル）である。

【００１０】図３および図４は、本発明の一実施例を示
す共有メモリシステムの処理フロ−チャ−トである。以
下、図５のケ−ス１の場合と、図７のケ−ス２の場合
を、図３、図４のフロ−に従って説明する。図５のケ−
ス１では、共有メモリシステム１２の同一アドレスに対
して５台のプロセッサ１０−１〜１０−５がそれぞれテ
スト＆セット命令（Ｔ＆Ｓ１〜５）の要求を順次発行
し、それらが共有メモリシステム１２に連続して到着し
た例を示している。これらのテスト＆セット命令発行時
の実行を発行順に述べる。 〔Ｔ＆Ｓ１読み出し要求サイクルＲｒ１の実行〕最初の
テスト＆セット命令の読み出し要求Ｒｒ１が、図５
（１）のタイミングでメモリアクセス要求バッファ１３
にセットされると、プロセッサバス１１は一旦解放され
る。その後、図３に示すように、要求Ｒｒ１がメモリア
クセスレジスタ１４にシフトされると（ステップＳ
１）、メモリアクセスタイプが判定された後（ステップ
Ｓ２）、Ｒｒ１が指定する読み出しアドレスとロック中
管理バッファ１７に記憶されているアドレスとが比較器
１８により比較される（ステップＳ３）。この時点で
は、ロック中管理バッファ１７には何も記憶されていな
いため、一致アドレスがないという判定になる（ステッ
プＳ４）。これと並行して、Ｒｒ１によるメモリ読み出
しが行われ（ステップＳ６）、読み出しデ−タがロック
中を表示しているか否かをテストする（ステップＳ
７）。この時点では、ロックされているものはないた
め、ＮＯに進む。次に、ロック中管理バッファ１７のフ
ィ−ルド構成の内容をロック中管理バッファ１７に登録
することにより、テスト＆セットＴ＆Ｓ１が以後ロック
中の状態に入ることを表示する（ステップＳ８）。その
結果、ロック中管理バッファ１７は、図６に示すＬ
（１）の状態になる。

【００１１】〔Ｔ＆Ｓ１読み出しアンササイクルＲａ１
の実行〕共有メモリシステム１２はバス権を確保し（ス
テップＳ９）、図５のＲａ１に示すように、読み出しデ
−タをプロセッサ１０−１に返送する（ステップＳ１
０）。 〔Ｔ＆Ｓ２読み出し要求サイクルＲｒ２の実行〕一方、
２つ目のテスト＆セット命令（Ｔ＆Ｓ２）の読み出し要
求Ｒｒ２が、図５（２）のタイミングでプロセッサバス
１１を経由してメモリアクセスレジスタ１３にセットさ
れると（ステップＳ１）、Ｔ＆Ｓリ−ドアドレスとロッ
ク中管理バッファ１７内のアドレスとを比較する（ステ
ップＳ３）。ロック中管理バッファ１７は図５の（１）
の状態になっているので、そこに登録されたアドレスと
Ｒｒ２で指定したアドレスとが一致する。従ってＴ＆Ｓ
２読み出し要求Ｒｒ２をＴ＆Ｓリ−ド要求ペンディング
バッファ２０に登録し（ステップＳ５）、ロックが解除
されるまでＲｒ２を待たせる。この時点におけるＴ＆Ｓ
リ−ドペンディングバッファ２０の状態は、図６に示す
Ｐ（２）のようになる。 〔Ｔ＆Ｓ３読み出し要求サイクルＲｒ３の実行〕引き続
き、次のテスト＆セット読み出し要求（Ｔ＆Ｓ３）が図
５に示すタイミング（３）で到着する。この場合にも、
Ｔ＆Ｓ２の場合と同じように、Ｔ＆Ｓリ−ドペンディン
グバッファ２０に要求が蓄積され、図６のＰ（３）の状
態となる。〔Ｔ＆Ｓ１書き込み要求サイクルＷｒ１の実
行〕次に、Ｔ＆Ｓ１の書き込み要求サイクルＥｒ１が実
行されると（ステップＳ１，２，１２）、メモリへの書
き込みを行い、ライト結果を指定されたプロセッサに返
送する（ステップＳ１３）。これにより、プロセッサ１
０−１はロックをかけることに成功したので、必要な排
他処理を開始することができる。これと並行して、ロッ
ク対象のメモリエリアには、図５のＭ１に示すような
『ロック中（Ｔ＆Ｓ１）』の状態が表示される。

【００１２】〔Ｔ＆Ｓ４読み出し要求サイクルＲｒ４、
Ｔ＆Ｓ５読み出し要求サイクルＲｒ５の実行〕以後、２
つのテスト＆セット読み出し要求（Ｔ＆Ｓ４，Ｔ＆Ｓ
５）が図５のタイミング（４）（５）で到着した場合に
も、Ｔ＆Ｓ２の場合と同じように、Ｔ＆Ｓリ−ドペンデ
ィングバッファ２０に要求が蓄積されるので、最終的に
図６のＰ（５）の状態になる。 〔一般のメモリ書き込み要求サイクルＷｒ６とアンササ
イクルＷａ６の実行〕Ｔ＆Ｓ１からＴ＆Ｓ５までの読み
書きアドレスと異なるアドレスのメモリエリアに対し
て、通常のメモリ書き込み命令の要求Ｗｒ６が図５の
（６）のタイミングで発生した場合には、メモリアクセ
スレジスタにその命令をロ−ドした後（ステップＳ１，
２）、Ｗｒ６の書き込みアドレスとＴ＆Ｓリ−ドペンデ
ィングバッファ２０に登録されているアドレス群とを比
較する（ステップＳ１４）。しかし、一致するものがな
いため（ステップＳ１６）、Ｗｒ６の書き込みサイクル
を実行し（ステップＳ１５）、バス権を確保して（ステ
ップＳ１７）、図５のＷａ６のタイミングで書き込み完
了アンサを返送する（ステップＳ１９）。このように、
ロック中のアドレスと異なるアドレスのアクセスは、影
響を受けずに迅速に処理することができる点が特徴であ
る。

【００１３】〔ロック解除書き込み要求サイクルＷｒｃ
１とアンササイクルＷｒａｌの実行〕プロセッサ１０−
１により必要な排他処理が終了すると、図５の（７）の
タイミングでロックを解除するためのメモリ書き込み命
令の要求Ｗｒｃ１が共有メモリシステム１２に到着す
る。これにより、この命令はメモリアクセスレジスタ１
４にロ−ドされ（ステップＳ１）、ライトアクセスアド
レスとＴ＆Ｓリ−ドペンディングバッファ２０内のアド
レスとが比較される（ステップＳ１４）。同時に、ロッ
クを解除するメモリ書き込みが実行される（ステップＳ
１５）。そして、ロック解除発行元であるプロセッサ１
０−１にそのアンサＷａｃ１を返送する（ステップＳ１
９）。これと並行して、Ｔ＆Ｓリ−ドペンディングバッ
ファ２０が図６のＰ（５）の状態になっている時点で、
ロック解除アドレスがＴ＆Ｓ２，３，４，５の要求アド
レスと一致するので（ステップＳ１６）、バッファの先
頭の要求Ｔ＆Ｓ２が取り出され（ステップＳ１８）、Ｔ
＆Ｓリ−ドペンディングバッファ２０は図６のＰ（７）
の状態となる。そして、Ｔ＆Ｓ読み出し要求に対するア
ンサとして『ロック解除』を表示したアンサデ−タが準
備され（ステップＳ２０，２１）、Ｔ＆Ｓ２発行元のプ
ロセッサ１０−２にＲａ２サイクル（図５のＲａ２参
照）でアンサデ−タが返送される（ステップＳ２２）。

【００１４】すなわち、図５の（８）のタイミングま
で、Ｔ＆Ｓ２の読み出しに対するアンサは待たされる
が、読み出しデ−タは図５のＭ２に示すように、必ず
『ロック解除』となっているため、プロセッサ１０−２
側では、スピンつまりテスト＆セット命令の再実行を行
う必要がなく、スピンによる無駄なバスアクセスがなく
なる。従って、その余裕分を他の装置に割り当てること
ができるので、システム全体の処理能力を向上させるこ
とが可能である。さらに、Ｔ＆Ｓ２の読み出しＲｒ２に
対するアンサＲａ２を待っている間は、バスを解放して
いるため、他のプロセッサがバスを有効に使用すること
ができ、システム全体の処理能力を高めることができ
る。次に、図４において、ロック中の管理バッファから
Ｔ＆Ｓ１の情報を削除し、その代りに図６のＬ（８）に
示すように、新しくロックを開始したＴ＆Ｓ２の情報を
登録する（ステップＳ２３）。 〔Ｔ＆Ｓ書き込み要求サイクルＷｒ２とアンササイクル
Ｗａ２の実行〕Ｔ＆Ｓ読み出しアンササイクルＲａ２に
続いて、Ｔ＆Ｓ２書き込み要求Ｗｒ２が到着すると、図
３，図４のステップＳ１，Ｓ２，Ｓ１１を経由し、対応
するメモリエリアをロック中に書き換えて（図５のＭ３
のタイミング）（ステップＳ１２）、書き込み完了信号
を図５のＷａ２としてプロセッサ１０−２に返送する
（ステップＳ１３）。プロセッサ１０−２は、これによ
り必要な排他処理を開始することができる。ここで、Ｔ
＆Ｓ２の書き込みＷｒ２に対するアンサＷａ２を待って
いる間は、バスを解放しているため、他のプロセッサが
バス１１を有効に使用することができ、システム全体の
処理能力を向上できる。

【００１５】〔Ｔ＆Ｓ２ロック解除書き込み要求サイク
ルＷｒｃ２以降の実行〕プロセッサ１２−２による排他
処理が終了すると、Ｔ＆Ｓ２のロック解除がＴ＆Ｓ１ロ
ック解除の場合と同じように行われる。すなわち、ロッ
ク解除の書き込み要求Ｗｒｃ２（図３のステップＳ２，
Ｓ１５）により、メモリエリアを『ロック解除に書き換
えて、書き込み完了のアンサをＷａｃ２サイクルでプロ
セッサ１０−２に返送すると同時に（ステップＳ１
９）、Ｔ＆Ｓリ−ドペンディングバッファ２０から次の
Ｔ＆Ｓ処理要求（Ｔ＆Ｓ３）の情報を取り出す（ステッ
プＳ１８）。その結果、Ｔ＆Ｓリ−ドペンディングバッ
ファ２０の状態は、Ｐ（９）のようになる。その結果、
Ｔ＆Ｓ３の読み出し要求Ｒｒ３を実行できる状態になっ
たので、そのアンササイクルＲａ３として、図５のタイ
ミング（１０）で読み出しデ−タ（ロック解除を示すデ
−タ）を発行元のプロセッサ１０−３に返送する。これ
に対するレスポンスとして、発行元プロセッサ１０−３
から書き込み要求Ｗｒ３が送出されてくると、これを実
行して、メモリエリアがロック中（図５のＭ５）に書き
換えられる。そして、書き込み完了のアンサＷａ３を返
送するとともに、ロック中管理バッファ１７にはロック
を設定したＴ＆Ｓ３の情報が格納されて、図６のＬ（１
０）の状態になる。このように、スプリットトランザク
ション方式において、ロック中管理バッファ１７とＴ＆
Ｓリ−ドペンディングバッファ２０を組み合わせること
により、簡単かつ高速に排他制御のバスアクセスシ−ケ
ンスが実現できる。

【００１６】次に、図７のケ−ス２の場合を説明する。
ケ−ス２では、Ｔ＆Ｓ１０命令の実行によりロックがか
けられた状態で、次のテスト＆セット要求Ｔ＆Ｓ１１が
発生した場合の例を示している。この場合にも、図３，
図４のフロ−によりケ−ス１と同じように処理されるこ
とが明らかである。なお、実施例ではロック中のアドレ
スが１個の場合のみを説明したが、ロック中のアドレス
が複数個ある場合でも、ロック中管理バッファ１７の数
が複数個用意されているため、図３のステップＳ６，Ｓ
７，Ｓ８により、それぞれ異なったロック対象アドレス
を有する複数のロックを同時に管理することが可能であ
る。また、実施例では、プロセッサと共有メモリ間のテ
スト＆セット命令を例にして述べたが、プロセッサやそ
の代りにスプリットトランザクション方式をサポ−トす
るものであれば、どのようなバスインタフェ−ス装置で
も差し支えない。例えば、共有メモリの代りにメモリマ
ップドＩ／Ｏのレジスタのようなものであってもよい。
要するに、本発明においては、バスを介して複数のモジ
ュ−ルと共有モジュ−ルとが相互接続されている場合
に、そのうちの１モジュ−ルが共有モジュ−ルをアクセ
スして、その中の１領域を排他制御するためにロックを
かける方式であれば、全てのものに適用できる。

【００１７】このように、従来は、排他制御のためにリ
−ドモディファイライト方式、つまり読み出しと書き込
みの間でバスを解放しないバス連続占有方式を用いてい
たが、本発明では、これをスプリットトランザクション
方式で実現することにより、バスの無効保留時間がなく
なり、その分を他のプロセッサが有効利用できるように
なるので、システム全体の処理能力を向上させることが
できる。また、リ−ドモディファイライトのアクセスで
読み出した結果は必ず『ロック解除』となっているの
で、プロセッサ側ではスピン、つまりテスト＆セット命
令の再実行を行う必要がない。すなわち、スピンによる
無駄なバスの使用がなくなるため、バスの空き時間が増
加して、システム全体の処理能力を一層向上させること
ができる。また、ロック中管理バッファとＴ＆Ｓリ−ド
ペンディングバッファが連想メモリで構成されているた
め、バッファ内に登録されている情報の量に依存せず
に、一致アドレスの検出を瞬時に行うことができる。そ
の結果、本発明をメモリシステムに適用したときにも、
メモリシステムの性能低下を招くことがない。さらに、
ロック中のアドレスのエリアにアクセスしたプロセッサ
は、ロックが解除されるまで読み出しアンサの受信を待
たされることになるが、プロセッサから見ると、非常に
低速のメモリからのアンサを待っている場合と同じであ
り、ソフトウェアレベルから見たテスト＆セット命令の
論理的意味は全く変わらない。従って、従来のスピンロ
ックを用いているソフトウェアをそのまま流用すること
ができるという利点がある。さらに、ロック中管理バッ
ファのバッファ数が複数個用意されているため、ロック
中のアドレスが複数個ある場合でも、複数のロックを同
時に管理することができ、柔軟なシステムを構築するこ
とができる。さらに、ロック中のアドレスと異なるアド
レスをアクセスする場合には、ロックの有無に関係な
く、通常のメモリシステムと同じく迅速に処理できるの
で、性能の低下を生じることはない。

【００１８】

【発明の効果】以上説明したように、本発明によれば、
排他制御用のロック情報を設定する場合でも、真に必要
な時間だけバスを使用させるので、バス使用に無駄な時
間をなくし、バス使用要求の待ち時間を短縮して、バス
スル−プットを向上させ、システム全体の性能を高める
ことができる。

【００１９】

【図面の簡単な説明】

【図１】本発明の一実施例を示すバス制御システムのブ
ロック図である。

【図２】従来のマルチプロセッサシステムのブロック図
である。

【図３】本発明における共有メモリシステムの処理フロ
−チャ−トである。

【図４】図３と同じく、共有メモリシステムの処理フロ
−チャ−トの他の一部である。

【図５】本発明におけるバスアクセス（ケ−ス１）のタ
イミングチャ−トである。

【図６】図５における各タイミング点でのバッファの内
容を示す図である。

【図７】本発明におけるバスアクセス（ケ−ス２）のタ
イミングチャ−トとバッファの内容を示す図である。

【符号の説明】

１０−１〜１０−５，１−１〜１−５ プロセッサ １１ プロセッサバス １２ 共有メモリシステム １３ メモリアクセス要求バッファ １４ メモリアクセスレジスタ １５ 共有メモリ本体 １６ ロック状態記憶部 １７ ロック中管理バッファ １８，２１ 比較器 １９ アクセス要求記憶部 ２０ Ｔ＆Ｓリ−ドペンディングバッファ ２２，２５ メモリアドレス ２３，２６ プロセッサＩＤ ２４ リ−ド／ライト情報

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ロック要求を送出する複数のモジュ−ル
   と、該ロック要求を受け付け、ロック中表示を行う記憶
   領域を有する共有モジュ−ルと、上記複数のモジュ−ル
   および上記共有モジュ−ル間を相互接続するバスを有
   し、指定された記憶領域にロック中であることを表示す
   る情報を設定することにより排他制御を行う情報処理シ
   ステムにおいて、上記共有モジュ−ル内に、上記バスを
   経由して送出されたロック要求を実現するバスアクセス
   シ−ケンスを、ロック設定領域読み出し要求サイクル
   と読み出しアンササイクルとロック設定領域書き込
   み要求サイクルと書き込み完了アンササイクルの４つ
   のバスサイクルに分割したスプリットトランザクション
   方式で実行するバス制御手段と、上記ロック要求を送出
   したモジュ−ルおよびロック設定領域に関する識別情報
   を記憶するロック管理記憶手段と、上記ロック設定領域
   読み出し要求を記憶する要求ペンディング記憶手段と、
   上記共有モジュ−ルが該ロック設定領域読み出し要求を
   受信した場合、上記ロック管理記憶手段を参照してロッ
   ク領域がロック中を表示しているときには、該ロック設
   定領域読み出し要求を上記要求ペンディング記憶手段に
   記憶し、該ロック領域がロック中から解除されたときに
   は、上記要求ペンディング記憶手段からロック領域設定
   要求を読み出して、これを上記ロック管理記憶手段に登
   録することにより、待ち合わせていたロック要求の処理
   を開始する実行制御手段とを有することを特徴とするバ
   ス制御システム。