JPH04106653A - 並列処理システム - Google Patents
並列処理システムInfo
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- JPH04106653A JPH04106653A JP22566590A JP22566590A JPH04106653A JP H04106653 A JPH04106653 A JP H04106653A JP 22566590 A JP22566590 A JP 22566590A JP 22566590 A JP22566590 A JP 22566590A JP H04106653 A JPH04106653 A JP H04106653A
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- Japan
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- divisible
- computers
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G—PHYSICS
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- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30087—Synchronisation or serialisation instructions
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/3834—Maintaining memory consistency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
-
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
- G06F9/526—Mutual exclusion algorithms
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2209/00—Indexing scheme relating to G06F9/00
- G06F2209/52—Indexing scheme relating to G06F9/52
- G06F2209/521—Atomic
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、非可分操作を含む並列処理プログラムを複数
の計算機間にて実行する並列処理システムに関する。
の計算機間にて実行する並列処理システムに関する。
（従来の技術）
一般に、並列処理システムにおいては、例えば、入出力
装置やメモリ等の共有資源を同時に複数のタスクがアク
セスすることによる混乱等を無くすために、ある特定部
分のプログラムを実行している間は割込みによる非同期
イベント処理の実行を禁止する非可分操作が採用されて
いる。
装置やメモリ等の共有資源を同時に複数のタスクがアク
セスすることによる混乱等を無くすために、ある特定部
分のプログラムを実行している間は割込みによる非同期
イベント処理の実行を禁止する非可分操作が採用されて
いる。
従来、このような非可分操作を実現するためには、例え
ば次のような方法が用いられている。
ば次のような方法が用いられている。
■処理されるプログラムで必要とされる非可分操作のた
めの命令を各プロセッサに組込む。但し、通常この方法
の対象となるプロセッサはＷＣ８（書換え可能制御記憶
）等を持っている必要かある。
めの命令を各プロセッサに組込む。但し、通常この方法
の対象となるプロセッサはＷＣ８（書換え可能制御記憶
）等を持っている必要かある。
■各プロセッサが非可分操作に先立って明示的に共有メ
モリバスを占有し、非可分操作終了後、明示的に共有メ
モリバスを解放する。但し、通常このような操作を行う
プログラムは特権モードてなすれば動作しない。
モリバスを占有し、非可分操作終了後、明示的に共有メ
モリバスを解放する。但し、通常このような操作を行う
プログラムは特権モードてなすれば動作しない。
■セマフォア操作命令等を用いた明示的な監視ルプをソ
ウトウエアにて構成し、これで排他制御を行う。しかし
ながら、この場合、非可分性か必要とされる操作によっ
ては、対象となる操作に要する時間に比べて非可分性維
持のためのソフトウェア処理に多くの時間を要する場合
がある。
ウトウエアにて構成し、これで排他制御を行う。しかし
ながら、この場合、非可分性か必要とされる操作によっ
ては、対象となる操作に要する時間に比べて非可分性維
持のためのソフトウェア処理に多くの時間を要する場合
がある。
（発明か解決しようとする課題）
このように、これらの方法では、適用の対象となる計算
機や動作モードに厳しい制限があったり、非可分操作に
多くの時間を要するという問題があった。
機や動作モードに厳しい制限があったり、非可分操作に
多くの時間を要するという問題があった。
本発明はこのような課題を解決するためのもので、計算
機や動作モードによる規制を受けることなく、非可分操
作を含む並列処理を少ないオハヘッドで実行させること
のできる並列処理システムの提供を目的としている。
機や動作モードによる規制を受けることなく、非可分操
作を含む並列処理を少ないオハヘッドで実行させること
のできる並列処理システムの提供を目的としている。
［発明の構成］
（課題を解決するための手段）
本発明の並列処理システムは上記目的を達成するために
、複数の計算機と、非可分操作による命令実行を指示す
る第１の制御情報を持つ命令語および第１の制御情報と
ともにこの命令を最後に非可分操作による命令実行を終
了することを指示する第２の制御情報を持つ命令語を含
んな命令群か各計算機にて共有される並列処理プログラ
ムとして格納された共有メモリとを具備し、かつ各計算
機は、共有メモリから読出された命令語の中から制御情
報を解読する制御情報解読手段と、各計算機のいずれか
において非可分操作を行っているか否かを検出する検出
手段と、１計算機の現時点での非可分操作権の有無を判
断する判定手段と、制御情報解読手段により解読された
制御情報、検出手段の検出結果および判定手段の判定結
果に基づき、所定の非可分操作制御を行う非可分操作制
御手段とをそれぞれ具備している。
、複数の計算機と、非可分操作による命令実行を指示す
る第１の制御情報を持つ命令語および第１の制御情報と
ともにこの命令を最後に非可分操作による命令実行を終
了することを指示する第２の制御情報を持つ命令語を含
んな命令群か各計算機にて共有される並列処理プログラ
ムとして格納された共有メモリとを具備し、かつ各計算
機は、共有メモリから読出された命令語の中から制御情
報を解読する制御情報解読手段と、各計算機のいずれか
において非可分操作を行っているか否かを検出する検出
手段と、１計算機の現時点での非可分操作権の有無を判
断する判定手段と、制御情報解読手段により解読された
制御情報、検出手段の検出結果および判定手段の判定結
果に基づき、所定の非可分操作制御を行う非可分操作制
御手段とをそれぞれ具備している。
（作 用）
本発明の並列処理システムにおいて、制御情報解読手段
は共有メモリから読出された命令語の中から制御情報を
解読し、検出手段は各計算機のいずれかにて非可分操作
が実行中であるか否かを検出する。さらに判定手段は１
計算機の現時点での非可分操作権の有無を判断する。そ
して、制御情報解読手段により解読された制御情報、検
出手段の検出結果および判定手段の判定結果に基づき、
非可分操作制御手段は対応する計算機での非可分操作制
御を行う。
は共有メモリから読出された命令語の中から制御情報を
解読し、検出手段は各計算機のいずれかにて非可分操作
が実行中であるか否かを検出する。さらに判定手段は１
計算機の現時点での非可分操作権の有無を判断する。そ
して、制御情報解読手段により解読された制御情報、検
出手段の検出結果および判定手段の判定結果に基づき、
非可分操作制御手段は対応する計算機での非可分操作制
御を行う。
したがって、この発明によれば、計算機や動作モードに
よる規制を受けることなく、非可分操作を含む並列処理
を少ないオーバヘッドで実行させることが可能となる。
よる規制を受けることなく、非可分操作を含む並列処理
を少ないオーバヘッドで実行させることが可能となる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る一実施例の並列処理システムの全
体の構成を示すブロック図である。
体の構成を示すブロック図である。
同図において、１および２はそれぞれ計算機、３は各計
算機１．２にて共有される並列処理プログラム等が格納
された共有メモリ、４および５は各計算機１．２の共有
メモリバス６に対する入出力を制御する共有メモリバス
制御回路、７および８はそれぞれ計算機１．２の非可分
操作制御を行う非可分操作制御回路、そして９は非可分
操作制御線である。この非可分操作制御線９はシステム
内のいずれかの計算機１−１２において非可分操作が実
行されているときＯＮになり、非可分操作が行われてい
ないときはＯＦＦになる。
算機１．２にて共有される並列処理プログラム等が格納
された共有メモリ、４および５は各計算機１．２の共有
メモリバス６に対する入出力を制御する共有メモリバス
制御回路、７および８はそれぞれ計算機１．２の非可分
操作制御を行う非可分操作制御回路、そして９は非可分
操作制御線である。この非可分操作制御線９はシステム
内のいずれかの計算機１−１２において非可分操作が実
行されているときＯＮになり、非可分操作が行われてい
ないときはＯＦＦになる。
第２図は本実施例システムにおいて採用された命令語の
形式を示す図である。
形式を示す図である。
同図に示すように、この実施例での命令語は、非可分操
作による命令の実行を指示するための第１の制御ビット
フィールドＡと、この命令実行を最後に非可分操作を終
了することを示すための第２の制御ビットフィールドＢ
と、実行すべき演算操作を示す命令コードフィールドＣ
と、演算操作の対象を示すオペランドフィールドＤとか
ら構成されている。
作による命令の実行を指示するための第１の制御ビット
フィールドＡと、この命令実行を最後に非可分操作を終
了することを示すための第２の制御ビットフィールドＢ
と、実行すべき演算操作を示す命令コードフィールドＣ
と、演算操作の対象を示すオペランドフィールドＤとか
ら構成されている。
第３図はこの命令語を用いた非可分操作制御に関係する
部分の構成を示したブロック図である。
部分の構成を示したブロック図である。
同図において、１１は共有メモリ３から読出された命令
語の中から、第１の制御ビットフィールドＡおよび第２
の制御ビットフィールドＢの内容をそれぞれ非可分操作
制御回路７に送るとともに、該命令語の中から命令コー
ドフィールドＣおよびオペランドフィールドＤの内容を
シーケンサ１２に供給するための命令デコーダである。
語の中から、第１の制御ビットフィールドＡおよび第２
の制御ビットフィールドＢの内容をそれぞれ非可分操作
制御回路７に送るとともに、該命令語の中から命令コー
ドフィールドＣおよびオペランドフィールドＤの内容を
シーケンサ１２に供給するための命令デコーダである。
また、１３は計算機１の現在の非可分操作状態を示すフ
リップフロップで、このフリップフロップ１３は計算機
１の非可分操作の実行中にＯＮ、それ以外はＯＦＦにセ
ットされる。
リップフロップで、このフリップフロップ１３は計算機
１の非可分操作の実行中にＯＮ、それ以外はＯＦＦにセ
ットされる。
ここで非可分操作制御回路７は、命令デコーダ１１によ
り送られてきた第１の制御ビットおよび第２の制御ビッ
ト、フリップフロップ１３の状態、そして非可分操作制
御線９の状態を基に、当該計算機１の非可分操作制御を
行うものとされている。
り送られてきた第１の制御ビットおよび第２の制御ビッ
ト、フリップフロップ１３の状態、そして非可分操作制
御線９の状態を基に、当該計算機１の非可分操作制御を
行うものとされている。
次に以上のように構成された並列処理システムの動作を
説明する。
説明する。
共有メモリ３からある命令語が読出されて、この命令語
か計算機１の命令デコーダ１１に入力されると、命令デ
コーダ１１は、まずその命令語の中の第１の制御ビット
フィールドＡおよび第２の制御ビットフィールドＢの内
容をそれぞれ非可分操作制御回路７に送るとともに、当
該命令語の中の命令コードフィールドＣおよびオペラン
ドフィールドＤの内容をシーケンサ１２に送り、シーケ
ンサ１２に一旦これを保持させる。
か計算機１の命令デコーダ１１に入力されると、命令デ
コーダ１１は、まずその命令語の中の第１の制御ビット
フィールドＡおよび第２の制御ビットフィールドＢの内
容をそれぞれ非可分操作制御回路７に送るとともに、当
該命令語の中の命令コードフィールドＣおよびオペラン
ドフィールドＤの内容をシーケンサ１２に送り、シーケ
ンサ１２に一旦これを保持させる。
すると非可分操作制御回路７は、これら第１の制御ビッ
トおよび第２の制御ビットと現在のフリップフロップ１
３および非可分操作制御線９の状態を基に次のような非
可分操作制御を行う。
トおよび第２の制御ビットと現在のフリップフロップ１
３および非可分操作制御線９の状態を基に次のような非
可分操作制御を行う。
すなわち、非可分操作制御回路７は、第１の制御ビット
がＯＮ、第２の制御ビットがＯＦＦ、フリップフロップ
１３の状態かＯＮならば、シーケンサ１２に対する動作
停止要求信号をＯＦＦにして、計算機１に非可分操作に
よる命令実行を継続させる。
がＯＮ、第２の制御ビットがＯＦＦ、フリップフロップ
１３の状態かＯＮならば、シーケンサ１２に対する動作
停止要求信号をＯＦＦにして、計算機１に非可分操作に
よる命令実行を継続させる。
また、第１の制御ビットがＯＮ、第２の制御ビットかＯ
ＦＦ、フリップフロップ１３の状態かＯＦＦならば、非
可分操作制御回路７は、非可分操作制御線９の状態を調
べ、ＯＦＦならばこれをＯＮに切換えるとともにフリッ
プフロップ１３の状態もＯＦＦからＯＮに切換えて非可
分操作の権利を獲得する。そして、シーケンサ１２に対
する動作停止要求信号をＯＦＦにして計算機１に非可分
操作による命令の実行を開始させる。
ＦＦ、フリップフロップ１３の状態かＯＦＦならば、非
可分操作制御回路７は、非可分操作制御線９の状態を調
べ、ＯＦＦならばこれをＯＮに切換えるとともにフリッ
プフロップ１３の状態もＯＦＦからＯＮに切換えて非可
分操作の権利を獲得する。そして、シーケンサ１２に対
する動作停止要求信号をＯＦＦにして計算機１に非可分
操作による命令の実行を開始させる。
また非可分操作制御線９がＯＮ（他の計算機が非可分操
作権利を持っている。）ならば、シーケンサ１２に対す
る動作停止要求信号をＯＮにして計算機１による命令実
行を禁止する。この後、非可分操作制御線９の状態を監
視し続けこれがＯＦＦになったならば、直ちにこれをＯ
Ｎに切換えるとともにフリップフロップ１３もＯＦＦか
らＯＮに切換えて非可分操作の権利を獲得し、動作停止
要求信号をＯＦＦにして次のサイクルから計算機１に命
令の実行を開始させる。
作権利を持っている。）ならば、シーケンサ１２に対す
る動作停止要求信号をＯＮにして計算機１による命令実
行を禁止する。この後、非可分操作制御線９の状態を監
視し続けこれがＯＦＦになったならば、直ちにこれをＯ
Ｎに切換えるとともにフリップフロップ１３もＯＦＦか
らＯＮに切換えて非可分操作の権利を獲得し、動作停止
要求信号をＯＦＦにして次のサイクルから計算機１に命
令の実行を開始させる。
この後、第２の制御ビットかＯＮになると、非可分操作
制御回路７は、今回の命令実行を最後に非可分操作の権
利を放棄し、非可分操作制御線９をＯＮからＯＦＦに切
換えるとともにフリップフロップ１３もＯＮからＯＦＦ
に切換える。
制御回路７は、今回の命令実行を最後に非可分操作の権
利を放棄し、非可分操作制御線９をＯＮからＯＦＦに切
換えるとともにフリップフロップ１３もＯＮからＯＦＦ
に切換える。
尚、この第２の制御ビットがＯＮのときは第１の制御ビ
ットもＯＮになっているようソフトウェアで定義されて
いる。
ットもＯＮになっているようソフトウェアで定義されて
いる。
また、計算機１が非可分操作を実行している間に発生し
た外部からの割込み要求は、第２の制御ビットかＯＮで
ある命令が実行されてフリップフロップ１３かＯＦＦに
切換えられるまで非可分操作制御回路７で待機される。
た外部からの割込み要求は、第２の制御ビットかＯＮで
ある命令が実行されてフリップフロップ１３かＯＦＦに
切換えられるまで非可分操作制御回路７で待機される。
さらに、計算機１の動作が禁止されている間に外部から
割込み要求が入った場合は、動作停止要求信号をＯＦＦ
にして計算機１の動作禁止状態を解除し、次のサイクル
から割込み処理ルーチンに分岐する。そして割込み処理
が終了すると、中断された命令の実行が最初（非可分操
作権の獲得）から再開される。
割込み要求が入った場合は、動作停止要求信号をＯＦＦ
にして計算機１の動作禁止状態を解除し、次のサイクル
から割込み処理ルーチンに分岐する。そして割込み処理
が終了すると、中断された命令の実行が最初（非可分操
作権の獲得）から再開される。
かくしてこの実施例の並列処理システムによれば、計算
機や動作モードによる規制を受けることなく、非可分操
作を含む並列処理を少ないオーバヘットで実行させるこ
とか可能となる。
機や動作モードによる規制を受けることなく、非可分操
作を含む並列処理を少ないオーバヘットで実行させるこ
とか可能となる。
尚、上記の実施例では、各計算機１．２にそれぞれ単一
の非可分操作制御回路７．８を対応付けて構成したか、
各計算機１．２に複数の非可分操作制御回路を対応付け
て、動作させる側の非可分操作制御回路をレジスタ等に
より計算機毎に指定するようにしてもよい。
の非可分操作制御回路７．８を対応付けて構成したか、
各計算機１．２に複数の非可分操作制御回路を対応付け
て、動作させる側の非可分操作制御回路をレジスタ等に
より計算機毎に指定するようにしてもよい。
［発明の効果］
以上説明したように本発明の並列処理システムによれば
、計算機や動作モードによる規制を受けることなく、非
可分操作を含む並列処理を少ないオーバヘッドで実行さ
せることか可能となる。
、計算機や動作モードによる規制を受けることなく、非
可分操作を含む並列処理を少ないオーバヘッドで実行さ
せることか可能となる。
第１図は本発明に係る一実施例の並列処理システムの全
体構成を示すブロック図、第２図は第１図の並列処理シ
ステムにおいて採用された命令語の形式を示す図、第３
図は第２図の形式の命令語を用いた非可分操作制御に関
係する部分の構成を説明するためのブロック図である。 １．２・・計算機、３・共有メモリ、４．５・・・共有
メモリハス制御回路、７．８・・・非可分操作制御回路
、９・・・非可分操作制御線、１１・・命令デコダ、１
２・・・シーケンサ、１３・・・フリップフロップ。 出願人 株式会社 東芝
体構成を示すブロック図、第２図は第１図の並列処理シ
ステムにおいて採用された命令語の形式を示す図、第３
図は第２図の形式の命令語を用いた非可分操作制御に関
係する部分の構成を説明するためのブロック図である。 １．２・・計算機、３・共有メモリ、４．５・・・共有
メモリハス制御回路、７．８・・・非可分操作制御回路
、９・・・非可分操作制御線、１１・・命令デコダ、１
２・・・シーケンサ、１３・・・フリップフロップ。 出願人 株式会社 東芝
Claims (1)
- 複数の計算機と、非可分操作による命令実行を指示する
第１の制御情報を持つ命令語および前記第１の制御情報
とともにこの命令を最後に非可分操作による命令実行を
終了することを指示する第２の制御情報を持つ命令語を
含んだ命令群が前記各計算機にて共有される並列処理プ
ログラムとして格納された共有メモリとを具備し、かつ
前記各計算機は、前記共有メモリから読出された命令語
の中から前記制御情報を解読する制御情報解読手段と、
前記各計算機のいずれかにおいて非可分操作を行ってい
るか否かを検出する検出手段と、自計算機の現時点での
非可分操作権の有無を判断する判定手段と、前記制御情
報解読手段により解読された制御情報、前記検出手段の
検出結果および前記判定手段の判定結果に基づき、所定
の非可分操作制御を行う非可分操作制御手段とをそれぞ
れ具備することを特徴とする並列処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22566590A JPH04106653A (ja) | 1990-08-28 | 1990-08-28 | 並列処理システム |
| GB9118335A GB2247758A (en) | 1990-08-28 | 1991-08-27 | Controlling indivisible operation in parallel processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22566590A JPH04106653A (ja) | 1990-08-28 | 1990-08-28 | 並列処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106653A true JPH04106653A (ja) | 1992-04-08 |
Family
ID=16832863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22566590A Pending JPH04106653A (ja) | 1990-08-28 | 1990-08-28 | 並列処理システム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04106653A (ja) |
| GB (1) | GB2247758A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3663710B2 (ja) * | 1996-01-17 | 2005-06-22 | ヤマハ株式会社 | プログラムの生成方法およびプロセッサの割込制御方法 |
| US20020032558A1 (en) * | 2000-03-10 | 2002-03-14 | Paul Strong | Method and apparatus for enhancing the performance of a pipelined data processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
| GB2216306A (en) * | 1988-02-29 | 1989-10-04 | Ardent Computer Corp | Load and synchronize computer architecture and process |
-
1990
- 1990-08-28 JP JP22566590A patent/JPH04106653A/ja active Pending
-
1991
- 1991-08-27 GB GB9118335A patent/GB2247758A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB9118335D0 (en) | 1991-10-09 |
| GB2247758A (en) | 1992-03-11 |
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