JPS5991563A - 共通メモリ装置 - Google Patents
共通メモリ装置Info
- Publication number
- JPS5991563A JPS5991563A JP20268582A JP20268582A JPS5991563A JP S5991563 A JPS5991563 A JP S5991563A JP 20268582 A JP20268582 A JP 20268582A JP 20268582 A JP20268582 A JP 20268582A JP S5991563 A JPS5991563 A JP S5991563A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- gate
- common memory
- time
- outputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチプロセッサシステムにおける共通メモリ
に関する。
に関する。
従来、この柚の共通メモリではメモリアクセスの衝突を
避ける為２つのプロセッサからメモリアクセスの要求が
有ると１つのプロセッサにメモリアクセスを許可し、他
のプロセッサは待合状態とする方式を取っていた。した
がって従来の共通メモリでは、待合にょシ処理能カが低
下する欠Ｘ（を有し、かつまた共通メモリの制御の方式
が複雑になる欠点を有していた。
避ける為２つのプロセッサからメモリアクセスの要求が
有ると１つのプロセッサにメモリアクセスを許可し、他
のプロセッサは待合状態とする方式を取っていた。した
がって従来の共通メモリでは、待合にょシ処理能カが低
下する欠Ｘ（を有し、かつまた共通メモリの制御の方式
が複雑になる欠点を有していた。
本発明の目的はメモリアクセスに対する待合せ時間の不
要な共通メモリ装置を提供することにある。
要な共通メモリ装置を提供することにある。
本発明によれは、２つのプロセッサのバスに接続される
共通メモリ装置において、各プロセッサカラのアクセス
に対する順序制御手段、アクセス時間制限手段および読
出データの保持手段を有し、各プロセッサからの書込要
求に対して（は制限時間で書込動作を終了させ、読出要
求に対しては制限時間内にデータを読出して保持すると
ともにプロセッサのバスに対して転送することを％徴と
する共通メモリ装飯が得られる。
共通メモリ装置において、各プロセッサカラのアクセス
に対する順序制御手段、アクセス時間制限手段および読
出データの保持手段を有し、各プロセッサからの書込要
求に対して（は制限時間で書込動作を終了させ、読出要
求に対しては制限時間内にデータを読出して保持すると
ともにプロセッサのバスに対して転送することを％徴と
する共通メモリ装飯が得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例である共通メモリ装動を示ず
。力１図において、共通メモＩＪＣＭｉｄ各プロセッサ
バスにラッチ付きバッフアゲ−） ＢＵＦおよびケート
ＧＴを介して接続されている。各プロセッサからは共通
メモＩＪｃＭに対して共通メモ＋）７クセ、ＪＪ：ＡＣ
Ｃ□ （又はＡＣＣＩ）がｌ１ｆｉ序制御回Ｎ０ＲＤを
介して供給されるように接続されている。更にこの順序
制御回路ＯＲＤはアクセス時間制限用タイマ′ｒλ１に
接続されている。
。力１図において、共通メモＩＪＣＭｉｄ各プロセッサ
バスにラッチ付きバッフアゲ−） ＢＵＦおよびケート
ＧＴを介して接続されている。各プロセッサからは共通
メモＩＪｃＭに対して共通メモ＋）７クセ、ＪＪ：ＡＣ
Ｃ□ （又はＡＣＣＩ）がｌ１ｆｉ序制御回Ｎ０ＲＤを
介して供給されるように接続されている。更にこの順序
制御回路ＯＲＤはアクセス時間制限用タイマ′ｒλ１に
接続されている。
今Ｎｏ、１プロセッサからの共消：メモリアクセス要求
７％ＡＣＣＯが鳴ると１１１序制御回路ＯＲＤはこれを
入力する。順序ｆｔ１ｌｉ 御回路０１（、Ｄではへα
２ノロセツサからのアクセス要求ＡＣＣ１が出ていれば
処理が終るまで待つが、風２プロセッサからのアクセス
要求が無けれはランチはバソファケー）ＢＵＦおよびゲ
ー）ＧＴを制御して翫１プロセッサバスと共通メモＩＪ
ｃＭを接続する。この時Ｎｏ、 １プロセツサが読出要
求であればラッチはバッフアゲ−）ＢＵＦは共通メモＩ
ＪｃＭからのデータをランチ芒せるが書込要求の場合に
はラッチはバッファケートＢＵＦを使用せず、ゲー）Ｇ
Ｔを介して直接接力Ｃされる。−また、これと同時に順
序匍１ （Ａ１回路ＯＯＲ上タイマＴＭを起動して共通
メモリＣＭのアクセス時間を調整する。すなわち一定時
間後に順序制御回路ＯＲＤは集１プロセッサバスと共通
メモリＣＭとの接続を切離す。この時間は共通メモリＣ
Ｍの動作を保障できる範囲で／」・さくする必砂がある
。順序制御１回路ＯＲＤはプロセッサバスと共通メモリ
との接続がタイマＴＭによって切離された時、プロセッ
サからの書込動作であれば終了することになるがプロセ
ッサへの読出動作であれは読出されたデータをバッファ
ケートＢＵＦにラッチシ、Ｎα１プロセツサバスへこの
データを順次送出する。また、この時Ｎｏ、２プロセッ
サバスからのアクセス要求ＡＣＣＩが順序制御回路に出
ていれは、この順序制御回路ＯＲＤはＮυ２プロセッサ
バスと共通メモＩＪＣＭの接続動作を°開始する。
７％ＡＣＣＯが鳴ると１１１序制御回路ＯＲＤはこれを
入力する。順序ｆｔ１ｌｉ 御回路０１（、Ｄではへα
２ノロセツサからのアクセス要求ＡＣＣ１が出ていれば
処理が終るまで待つが、風２プロセッサからのアクセス
要求が無けれはランチはバソファケー）ＢＵＦおよびゲ
ー）ＧＴを制御して翫１プロセッサバスと共通メモＩＪ
ｃＭを接続する。この時Ｎｏ、 １プロセツサが読出要
求であればラッチはバッフアゲ−）ＢＵＦは共通メモＩ
ＪｃＭからのデータをランチ芒せるが書込要求の場合に
はラッチはバッファケートＢＵＦを使用せず、ゲー）Ｇ
Ｔを介して直接接力Ｃされる。−また、これと同時に順
序匍１ （Ａ１回路ＯＯＲ上タイマＴＭを起動して共通
メモリＣＭのアクセス時間を調整する。すなわち一定時
間後に順序制御回路ＯＲＤは集１プロセッサバスと共通
メモリＣＭとの接続を切離す。この時間は共通メモリＣ
Ｍの動作を保障できる範囲で／」・さくする必砂がある
。順序制御１回路ＯＲＤはプロセッサバスと共通メモリ
との接続がタイマＴＭによって切離された時、プロセッ
サからの書込動作であれば終了することになるがプロセ
ッサへの読出動作であれは読出されたデータをバッファ
ケートＢＵＦにラッチシ、Ｎα１プロセツサバスへこの
データを順次送出する。また、この時Ｎｏ、２プロセッ
サバスからのアクセス要求ＡＣＣＩが順序制御回路に出
ていれは、この順序制御回路ＯＲＤはＮυ２プロセッサ
バスと共通メモＩＪＣＭの接続動作を°開始する。
次に本発明の一実施例における具体例を説明する。
第２図は順序制御回路ＯＲＤおよびタイマＴＭを示し、
第３図はその各部分のタイムチャートを示す。第２図お
よび第３図に２いて、順序制御回路ＯＲＤ ハ１％、
ｉプロセッサからのアクセス要求人ＣＣＯ、Ｎｕ ２プ
ロセツサからのアクセス要求ＡＣＣＩの信号によシ作動
する。
第３図はその各部分のタイムチャートを示す。第２図お
よび第３図に２いて、順序制御回路ＯＲＤ ハ１％、
ｉプロセッサからのアクセス要求人ＣＣＯ、Ｎｕ ２プ
ロセツサからのアクセス要求ＡＣＣＩの信号によシ作動
する。
今心１プロセッサからアクセスが有シ少し遅れてＮｏ、
２プロセツサからもアクセスが有った場合を考える。
２プロセツサからもアクセスが有った場合を考える。
（この時遅れた側のプロセッサに対する応答時間が最慾
になる。）各プロセッサのアクセス要求ＡＣＣＯとＡＣ
ＣｌのＯＲ条件で起動全検出するとその時点での起動条
件をＤタイプフリップフロッグＤ Ｆ Ｆに２ツチする
。図では遅延回路ＤＬＯによりフリップフロップＤ Ｆ
Ｆがラッチするタイミングを巡らせ、フリップフロッ
プＤ Ｂ’ ＦのＤ入力の立上９時間による誤動作を防
止している。またＤ入力が０で有れば翫２ノロセッサの
アクセス要求ＡＣＣＩからの起動と判定している。（従
って両方の入力が鳴れば翫１プロセッサのアクセス要求
ＡＣＣＯからの起動と判定される。）アクセス要求ＡＣ
ＣＯよりの起動で有ればＱ出力が１となシセレクタ回路
２Ｗ ＳＥＬを介してゲート信号−〇ＴＯに１が出力、
ゲート信号ＧＴＩに０が出力となり翫１プロセッサに対
してゲートＧＴが開かれる。
になる。）各プロセッサのアクセス要求ＡＣＣＯとＡＣ
ＣｌのＯＲ条件で起動全検出するとその時点での起動条
件をＤタイプフリップフロッグＤ Ｆ Ｆに２ツチする
。図では遅延回路ＤＬＯによりフリップフロップＤ Ｆ
Ｆがラッチするタイミングを巡らせ、フリップフロッ
プＤ Ｂ’ ＦのＤ入力の立上９時間による誤動作を防
止している。またＤ入力が０で有れば翫２ノロセッサの
アクセス要求ＡＣＣＩからの起動と判定している。（従
って両方の入力が鳴れば翫１プロセッサのアクセス要求
ＡＣＣＯからの起動と判定される。）アクセス要求ＡＣ
ＣＯよりの起動で有ればＱ出力が１となシセレクタ回路
２Ｗ ＳＥＬを介してゲート信号−〇ＴＯに１が出力、
ゲート信号ＧＴＩに０が出力となり翫１プロセッサに対
してゲートＧＴが開かれる。
また起動検出でタイマＴＭが起動されるので一定時間後
にセレクタ回路２Ｗ ＳＥＬの切替信号Ｓが出力される
。するとセレクタ回路２Ｗ ＳＥＬのＢ入力が出力さ
れるのでゲート信号ＧＴＯとＧＴｌの出力が反転し集２
プロセッサに対してゲートＧＴが開かれる。
にセレクタ回路２Ｗ ＳＥＬの切替信号Ｓが出力される
。するとセレクタ回路２Ｗ ＳＥＬのＢ入力が出力さ
れるのでゲート信号ＧＴＯとＧＴｌの出力が反転し集２
プロセッサに対してゲートＧＴが開かれる。
もち論、片系からのアクセスであれば遅延回路ＤＬＬの
出力はアントゲ−）ＡＮＤＩを有するためのセレクタ回
路２Ｗ ＳＥＬに届かない。
出力はアントゲ−）ＡＮＤＩを有するためのセレクタ回
路２Ｗ ＳＥＬに届かない。
第４図はラッチ付バッファゲートＢＵＦおよびゲートＧ
Ｔを示す。第４図において、ラッチ付バッフアゲ−）Ｂ
Ｕ、Ｆ’およびゲートＧＴは集１プロセッサとのインタ
フェースで、書込要求の場合には１臓序制御回路ＯＲ，
ＤよｆｉＧＴＱ信号を受信すると、バッファケートＢＵ
ＦおよびＧＴが開き、共通メモリＣＭに対してん１プロ
セツサからのアドレス、ライ） Ｗ Ｒ、データの各信
号が出力される。
Ｔを示す。第４図において、ラッチ付バッフアゲ−）Ｂ
Ｕ、Ｆ’およびゲートＧＴは集１プロセッサとのインタ
フェースで、書込要求の場合には１臓序制御回路ＯＲ，
ＤよｆｉＧＴＱ信号を受信すると、バッファケートＢＵ
ＦおよびＧＴが開き、共通メモリＣＭに対してん１プロ
セツサからのアドレス、ライ） Ｗ Ｒ、データの各信
号が出力される。
実際にはＷＲ，信号は他の信号よシ遅らせて出力する必
要がありディレィライン等の手段が必要となる。またゲ
ートを閉じる時も先ずＷＲ倍信号切断した後アドレス、
データ信号を切断する必要が有る。これもティレイライ
ン等により実現できる。
要がありディレィライン等の手段が必要となる。またゲ
ートを閉じる時も先ずＷＲ倍信号切断した後アドレス、
データ信号を切断する必要が有る。これもティレイライ
ン等により実現できる。
一定時間後ＧＴＯ信号が切れてゲー） （）Ｔｆ：閉じ
Ｎｃｈ １プロセツサを切離し、共通メモリＣＭのアク
セスタイムが充分に短かければ（プロセッサのリード、
ライトザイクルの１／２以下）プロセッサのＹＩＩ−１
，ｉ号に無関係にＷ Ｒ，動作を終了させることが出来
る。すなわちアクセス要求ＡＣＣＯ信号がまだ続いてい
る間に共通メモＩＪｃＭを切離す事となシ、そして、そ
の時から他系のへα２プロセツサＣＰＵと共通メモリＣ
Ｍを接続する。
Ｎｃｈ １プロセツサを切離し、共通メモリＣＭのアク
セスタイムが充分に短かければ（プロセッサのリード、
ライトザイクルの１／２以下）プロセッサのＹＩＩ−１
，ｉ号に無関係にＷ Ｒ，動作を終了させることが出来
る。すなわちアクセス要求ＡＣＣＯ信号がまだ続いてい
る間に共通メモＩＪｃＭを切離す事となシ、そして、そ
の時から他系のへα２プロセツサＣＰＵと共通メモリＣ
Ｍを接続する。
更に読出動作の場合には順序制御回路ＯＲ，ＤよりのＧ
ＴＯ（６号によりゲートＧＴが開きプロセッサＣＰＵと
共通メモリＣＭとを接続し、共通メモリＣＭからのデー
タはノリツブフロップＦＦおよびゲートＧＴを介してプ
ロセッサＣＰＵに出力される。実際の回路では共通メモ
ＩＪＣＭがらデータが出力されるのを待ってフリップ７
０ツブＦＦにラッチする必要かあシ、これもディレィラ
イン等の手段によシ実現できる。データの出力ゲートは
プロセッサＣＰＵからの読取ＲＤ要求が有れｉｄ開いて
いるのでフリップフロップＦＦＯ内在がデータバスに出
力される。フリップフロップＦＦにラッチが終われば共
通メモＩＪＣＭは切離し可能となる。
ＴＯ（６号によりゲートＧＴが開きプロセッサＣＰＵと
共通メモリＣＭとを接続し、共通メモリＣＭからのデー
タはノリツブフロップＦＦおよびゲートＧＴを介してプ
ロセッサＣＰＵに出力される。実際の回路では共通メモ
ＩＪＣＭがらデータが出力されるのを待ってフリップ７
０ツブＦＦにラッチする必要かあシ、これもディレィラ
イン等の手段によシ実現できる。データの出力ゲートは
プロセッサＣＰＵからの読取ＲＤ要求が有れｉｄ開いて
いるのでフリップフロップＦＦＯ内在がデータバスに出
力される。フリップフロップＦＦにラッチが終われば共
通メモＩＪＣＭは切離し可能となる。
なお、ラッチ付バッファメモリＢＵＦはプロセッサから
のメモリアクセス要求時間に比べて充分速いメモリを使
用すればあたかもプロセッサが共通メモリを専冷してい
るように動作させることができる。すなわちこの順序制
御回路ＯＲＤはプロセッサのメモリアクセス要求の途中
で共通メモリを切離して他のプロセッサからのアクセス
を受伺けられる状態にすれは良く、ｌ−込要求に対して
はタイミングによる切離し、読出要求に対してはバッフ
ァメモリにラッチした後切離しを行なえば良い。
のメモリアクセス要求時間に比べて充分速いメモリを使
用すればあたかもプロセッサが共通メモリを専冷してい
るように動作させることができる。すなわちこの順序制
御回路ＯＲＤはプロセッサのメモリアクセス要求の途中
で共通メモリを切離して他のプロセッサからのアクセス
を受伺けられる状態にすれは良く、ｌ−込要求に対して
はタイミングによる切離し、読出要求に対してはバッフ
ァメモリにラッチした後切離しを行なえば良い。
本発明は以上説明したように、簡単な回路構成でプロセ
ッサに待合動作をさせない共通メモリ装置を構成できる
。
ッサに待合動作をさせない共通メモリ装置を構成できる
。
第１図は不発明の実施例を示すブロック図、第２図は順
序制御回路を示す図、家、３図はそのタイムチャートを
示す図、第４図はラッチ付）くラフアゲ−） Ｂ Ｕ
ＦおよびケートＧＴを示す図であ、る。 ＢＵＦ・・・・・・ラッチ付きバッファケート、ＧＴ・
・・・・・ゲート、ＯＲＤ・・・・・・１１掴序制御回
路、ＴＭ・・・・・・タイマ、ＣＭ・・・・・・共通メ
モ１ハＩ）ＦＦ・・・・・・Ｄタイプフリップフロップ
、ＳＥＬ・・・・・・セレクタ回路、ＤＬＯ，Ｌ）Ｌｌ
・・・・・・遅延回路、ＦＦ・・・・・・ノリツブフ
ロップ、ＡＮＤ・・・・・・アンド回路。 代理人弁理士内原 晋 ノ１０１７°ＤｔツＯＮＯｚ７’（Ｊｌｆｚｙ’ｆ箭１
区 第７図 第 ３ 閃
序制御回路を示す図、家、３図はそのタイムチャートを
示す図、第４図はラッチ付）くラフアゲ−） Ｂ Ｕ
ＦおよびケートＧＴを示す図であ、る。 ＢＵＦ・・・・・・ラッチ付きバッファケート、ＧＴ・
・・・・・ゲート、ＯＲＤ・・・・・・１１掴序制御回
路、ＴＭ・・・・・・タイマ、ＣＭ・・・・・・共通メ
モ１ハＩ）ＦＦ・・・・・・Ｄタイプフリップフロップ
、ＳＥＬ・・・・・・セレクタ回路、ＤＬＯ，Ｌ）Ｌｌ
・・・・・・遅延回路、ＦＦ・・・・・・ノリツブフ
ロップ、ＡＮＤ・・・・・・アンド回路。 代理人弁理士内原 晋 ノ１０１７°ＤｔツＯＮＯｚ７’（Ｊｌｆｚｙ’ｆ箭１
区 第７図 第 ３ 閃
Claims (1)
- ２つのプロセッサのバスに接続される共通メモリ装置に
おいて、各プロセッサからのアクセスに対する順序制御
手段、アクセス時間制限手段および読出しデータの保持
手段を有し、各プロセッサからの宥込賛求に対しては制
限時間で書込動作を終了させ、読出要求に対しては制限
時間内にデータを読出して保持するとともにプロセッサ
のバスに対して転送することを特徴とする共通メモリ装
置Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20268582A JPS5991563A (ja) | 1982-11-18 | 1982-11-18 | 共通メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20268582A JPS5991563A (ja) | 1982-11-18 | 1982-11-18 | 共通メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991563A true JPS5991563A (ja) | 1984-05-26 |
Family
ID=16461454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20268582A Pending JPS5991563A (ja) | 1982-11-18 | 1982-11-18 | 共通メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
| US6949224B1 (en) | 1997-12-18 | 2005-09-27 | Ebara Corporation | Fuel gasification system |
-
1982
- 1982-11-18 JP JP20268582A patent/JPS5991563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
| US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
| US6949224B1 (en) | 1997-12-18 | 2005-09-27 | Ebara Corporation | Fuel gasification system |
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