JPS60246470A - コンピユ−タシステム - Google Patents
コンピユ−タシステムInfo
- Publication number
- JPS60246470A JPS60246470A JP10204484A JP10204484A JPS60246470A JP S60246470 A JPS60246470 A JP S60246470A JP 10204484 A JP10204484 A JP 10204484A JP 10204484 A JP10204484 A JP 10204484A JP S60246470 A JPS60246470 A JP S60246470A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- microcomputer
- ram
- output
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータシステムに係わり、特に一対のマ
イクロコンピュータにて一つの記憶部を共用するコンピ
ュータシステムの共用記憶部の制御回路に関する。
イクロコンピュータにて一つの記憶部を共用するコンピ
ュータシステムの共用記憶部の制御回路に関する。
通常２台のマイクロコンピュータにて一つの記憶部を共
用するようにしたコンピュータシステムは例えば第１図
のように構成されている。すなわち、マイクロコンピュ
ータ１ａは各種の演算１１！ｌ理を実行するｃｐｕ ＜
中央処理装＠）２ａを有し、このＣＰＬＪ２ａはデータ
バス、アドレスバス等からなるパスライン３ａを介して
ブ０グラム等の固定データを記憶するＲＯＭ（リードオ
ンリメモリ）４ａ、外部から各種データが入力されるＩ
１０インターフェース５ａ、このＩ１０インターフェー
ス５ａを介して入力される各種の可変データを記憶する
ＲＡＭ（ランダムアクセスメモリ＞６ａを制御する。同
様に、マイクロコンピュータ１ｂにおいても、ＣＰＵ２
ｂはパスライン３ｂを介してＲＯＭ４ｂ、Ｉ１０イ＞タ
ーフｍ−ス５ｂ、ＲＡＭ６ｂを制御する。さらに、各Ｃ
ＰＵ２ａ、２ｂは各パスライン３ａ、３ｂに接続された
共用記憶部としてのＲＡＭ７を制御する。
用するようにしたコンピュータシステムは例えば第１図
のように構成されている。すなわち、マイクロコンピュ
ータ１ａは各種の演算１１！ｌ理を実行するｃｐｕ ＜
中央処理装＠）２ａを有し、このＣＰＬＪ２ａはデータ
バス、アドレスバス等からなるパスライン３ａを介して
ブ０グラム等の固定データを記憶するＲＯＭ（リードオ
ンリメモリ）４ａ、外部から各種データが入力されるＩ
１０インターフェース５ａ、このＩ１０インターフェー
ス５ａを介して入力される各種の可変データを記憶する
ＲＡＭ（ランダムアクセスメモリ＞６ａを制御する。同
様に、マイクロコンピュータ１ｂにおいても、ＣＰＵ２
ｂはパスライン３ｂを介してＲＯＭ４ｂ、Ｉ１０イ＞タ
ーフｍ−ス５ｂ、ＲＡＭ６ｂを制御する。さらに、各Ｃ
ＰＵ２ａ、２ｂは各パスライン３ａ、３ｂに接続された
共用記憶部としてのＲＡＭ７を制御する。
前記各ＲＡＭ６ａ、６ｂおよび共用のＲＡＭ７は例えば
第２図のように構成されている。すなわち、各ＲＡＭ６
ａ、６ｂには各ＣＰＵ２ａ、２ｂがそれぞれ専用に書込
み読出しアクセスするアドレス領域（００００〜７ＦＦ
Ｆ、ＡＯＯＯ−ＦＦＦＦ）が形成されており、共用のＲ
ＡＭ７には双方のＣＰＬＩ２ａ、２ｂが共通にアクセス
できるアドレス領域（８０００〜９ＦＦＦ）が形成され
ている。
第２図のように構成されている。すなわち、各ＲＡＭ６
ａ、６ｂには各ＣＰＵ２ａ、２ｂがそれぞれ専用に書込
み読出しアクセスするアドレス領域（００００〜７ＦＦ
Ｆ、ＡＯＯＯ−ＦＦＦＦ）が形成されており、共用のＲ
ＡＭ７には双方のＣＰＬＩ２ａ、２ｂが共通にアクセス
できるアドレス領域（８０００〜９ＦＦＦ）が形成され
ている。
そして、仮にマイクロコンピュータ１ａが共用のＲＡＭ
７を使用しようとすると、まず、ＣＰＵ２ａはパスライ
ン３ａがＲＡＭ７に接続されているか否かを調べ、接続
されていなければＩ１０インターフェース５ａを介して
マイクロコンピュータ１ｂに対してＲＡＭ７使用の要求
信号（ＲＥＱ）を送出する。マイクロコンピュータ１ａ
からの要求信号をＩ１０インターフェース５ｂを介して
受信したマイクロコンピュータ１ｂのＣＰＵ２ｂは、自
己がＲＡＭ７を使用していない時マイクロコンピュータ
１ａに対して許諾信号（ＡＣＫ）を返信すると共に、パ
スライン３ｂとＲＡＭ７とを切離す。許諾信号を受信し
たＣＰＵ２ａはパスライン３ａとＲＡＭ７とを接続した
後、ＲＡＭ７に対するデータの書込み読出しアクセスを
実行する。
７を使用しようとすると、まず、ＣＰＵ２ａはパスライ
ン３ａがＲＡＭ７に接続されているか否かを調べ、接続
されていなければＩ１０インターフェース５ａを介して
マイクロコンピュータ１ｂに対してＲＡＭ７使用の要求
信号（ＲＥＱ）を送出する。マイクロコンピュータ１ａ
からの要求信号をＩ１０インターフェース５ｂを介して
受信したマイクロコンピュータ１ｂのＣＰＵ２ｂは、自
己がＲＡＭ７を使用していない時マイクロコンピュータ
１ａに対して許諾信号（ＡＣＫ）を返信すると共に、パ
スライン３ｂとＲＡＭ７とを切離す。許諾信号を受信し
たＣＰＵ２ａはパスライン３ａとＲＡＭ７とを接続した
後、ＲＡＭ７に対するデータの書込み読出しアクセスを
実行する。
しかしながら、このように構成されたコンピュータシス
テムにおいては次のような問題があった。
テムにおいては次のような問題があった。
すなわち、共用記憶部としてのＲＡＭ７をいずれのマイ
クロコンピュータ２ａ、 ２ｂが使用するかの判断をマ
イクロコンピュータ１ａ、Ｉｂ間のプログラムによる信
号の授受でおこなっている。したがって、いずれか一方
のＣＰＵがＲＡＭ７を使用する場合、必ず前述した信号
の授受を含むプログラムを実行しなければならないので
、書込み読出し指令が外部から入力された時刻から実際
にＲＡＭ７に対するデータの書込み読出しが実行される
までに要する時間が増大し、コンピュータシステム全体
のデータ処理速度が低下する問題があった。
クロコンピュータ２ａ、 ２ｂが使用するかの判断をマ
イクロコンピュータ１ａ、Ｉｂ間のプログラムによる信
号の授受でおこなっている。したがって、いずれか一方
のＣＰＵがＲＡＭ７を使用する場合、必ず前述した信号
の授受を含むプログラムを実行しなければならないので
、書込み読出し指令が外部から入力された時刻から実際
にＲＡＭ７に対するデータの書込み読出しが実行される
までに要する時間が増大し、コンピュータシステム全体
のデータ処理速度が低下する問題があった。
また、制御ブＯグラム全体が複雑化する問題もあった。
本発明はこのような問題を解決するためになされたもの
であり、その目的とするところは、共用記憶部に対する
書込み読出しを制御する制御回路を選択回路、単安定回
路等の論理回路で構成することによって、データ処理速
度を増大できると共に、上記共用記憶部に対するデータ
の書込み読出しを確実に実行できるコンピュータシステ
ムの共用記憶部の制御回路を提供することにある。
であり、その目的とするところは、共用記憶部に対する
書込み読出しを制御する制御回路を選択回路、単安定回
路等の論理回路で構成することによって、データ処理速
度を増大できると共に、上記共用記憶部に対するデータ
の書込み読出しを確実に実行できるコンピュータシステ
ムの共用記憶部の制御回路を提供することにある。
以下本発明の一実施例を図面を用いて説明する。
第３図は実施例のコンピュータシスタムの共用記憶部の
制御回路を適用したコンピュータシステムを示すブロッ
ク構成図であり、第１図と同一部分には同一符号が付し
である。
制御回路を適用したコンピュータシステムを示すブロッ
ク構成図であり、第１図と同一部分には同一符号が付し
である。
この実施例においては、各マイクロコンピュータ１０ａ
、１０ｂの各ＣＰＵ１１ａ、１１ｂは、それぞれ自己専
用のＲＯＭ４ ａ、４ ｂ、Ｉ ／’ｏイ゛ンターフェ
ース５ａ、５ｂ、ＲＡＬ−１６ａ、６ｂを制御すると共
に、共用記憶部としてのＲＡＭＩ ２を制御する。
、１０ｂの各ＣＰＵ１１ａ、１１ｂは、それぞれ自己専
用のＲＯＭ４ ａ、４ ｂ、Ｉ ／’ｏイ゛ンターフェ
ース５ａ、５ｂ、ＲＡＬ−１６ａ、６ｂを制御すると共
に、共用記憶部としてのＲＡＭＩ ２を制御する。
第４図は上記コンピュータシステムの共用記憶部の制御
回路を示すブロック構成図であり、他のＲＡＭ６ａ、６
ｂ等に対する各制御回路は省略されている。第３図の各
マイクロコンピュータ１０ａ、１０ｂのＣＰＵ １１
ａ、 １１’ｂの各データ端子Ｄ（ＤＯ〜）は各データ
バス１３ａ、１３ｂ、データ制御パスバッファ１４ａ、
１４ｂを介して前記共用のＲＡＭ１２のデータ端子Ｄ
（Ｄｏ〜）に接続されている。同様に各ＣＰＵ１１ａ、
１１ｂの各アドレス端子Ａ （ＡＯ〜）はアドレスバス
１５ａ、１５ｂ、アドレスｌ［ＩＩＪＩＩｌバスバッフ
ァ１６ａ、１６ｂを介してＲＡＭ１２のアドレス端子Ａ
（ＡＯ〜）に接続されている。
回路を示すブロック構成図であり、他のＲＡＭ６ａ、６
ｂ等に対する各制御回路は省略されている。第３図の各
マイクロコンピュータ１０ａ、１０ｂのＣＰＵ １１
ａ、 １１’ｂの各データ端子Ｄ（ＤＯ〜）は各データ
バス１３ａ、１３ｂ、データ制御パスバッファ１４ａ、
１４ｂを介して前記共用のＲＡＭ１２のデータ端子Ｄ
（Ｄｏ〜）に接続されている。同様に各ＣＰＵ１１ａ、
１１ｂの各アドレス端子Ａ （ＡＯ〜）はアドレスバス
１５ａ、１５ｂ、アドレスｌ［ＩＩＪＩＩｌバスバッフ
ァ１６ａ、１６ｂを介してＲＡＭ１２のアドレス端子Ａ
（ＡＯ〜）に接続されている。
ＣＰＵ１１ａ、１１ｂの出力端子Ｒ／Ｗから各アドレス
制御パスバッファ１６ａ、１６ｂを介して出力される読
出し書込み信号ｅはそれぞれデー夕刊■バスバッファ１
４ａ、１４ｂのＤＩＲ端子へ入力される。さらに、各Ｃ
ＰＬ１１１ａ、１１ｂのＲＡＭＲＱ＃ｉｉ子から出力さ
れる前記共用のＲＡＭ１２１使用を要求する各要求信号
す、ａは、選択回路としてのＲ−Ｓフリップフロップ１
７のセット端子Ｓおよびリセット端子Ｒへ入力される。
制御パスバッファ１６ａ、１６ｂを介して出力される読
出し書込み信号ｅはそれぞれデー夕刊■バスバッファ１
４ａ、１４ｂのＤＩＲ端子へ入力される。さらに、各Ｃ
ＰＬ１１１ａ、１１ｂのＲＡＭＲＱ＃ｉｉ子から出力さ
れる前記共用のＲＡＭ１２１使用を要求する各要求信号
す、ａは、選択回路としてのＲ−Ｓフリップフロップ１
７のセット端子Ｓおよびリセット端子Ｒへ入力される。
このＲ−Ｓフリップフロップ１７の各出力端子ｄ。
Ｑから出力される出力信号はそれぞれ遅延回路１８ａ、
１８ｂを介してオアゲート１９のそれぞれの入力端子へ
入力されると共に、各アドレス制御パスバッファ１６ａ
、１６ｂの各ゲート端子Ｇへ印加される。オアゲート１
９の出力信号は単安定回路２０の一方の入力端子へ入力
され、単安定回路２０の他方の入力端子には、アドレス
制御パスバッファ１６ａ、１（３ｂを介して出力される
前記読出し書込み信号ｅがアンドゲート２１を介して入
力されている。このアンドゲート２１の他方の入力端子
に各ＣＰＵ１１ａ、１１ｂの端子ＤＳから各アドレス制
御バスバッファ１６ａ、１６ｂを介して出力されるデー
タストローブ信号が入力される。データストローブ信号
はＲＡＭ１２のチップセレクト端子Ｏ８へ印加される。
１８ｂを介してオアゲート１９のそれぞれの入力端子へ
入力されると共に、各アドレス制御パスバッファ１６ａ
、１６ｂの各ゲート端子Ｇへ印加される。オアゲート１
９の出力信号は単安定回路２０の一方の入力端子へ入力
され、単安定回路２０の他方の入力端子には、アドレス
制御パスバッファ１６ａ、１（３ｂを介して出力される
前記読出し書込み信号ｅがアンドゲート２１を介して入
力されている。このアンドゲート２１の他方の入力端子
に各ＣＰＵ１１ａ、１１ｂの端子ＤＳから各アドレス制
御バスバッファ１６ａ、１６ｂを介して出力されるデー
タストローブ信号が入力される。データストローブ信号
はＲＡＭ１２のチップセレクト端子Ｏ８へ印加される。
単安定回路２０の出力端子Φから出力される出力信号は
書込み信号ＱとしてＲＡＭ１２の読出し書込み信号入力
端子Ｒ／Ｗへ入力される。さらに、単安定回路２０の他
方の出力端子Ｑから出力される出力信号はフリップロッ
プ２２の一方の入力端子へ入力される。このフリップフ
ロップ２２の他方の入力端子には前記データストローブ
信号が入力され、出力信号りはオアゲート２３の一方の
入力端子へ入力される。このオアゲート２３の他方の入
力端子に前記読出し書込み信号ｅとデータストローブ信
号の論理積を算出するアンドゲート２４の出力信号ｊが
入力される。オアゲート２３の出力信号は各アンドゲー
ト２５ａ、２５ｂを介して各ＣＰＵ１１ａ、１１ｂのＲ
ＥＡＤＹ信号入力端子へ入力される。
書込み信号ＱとしてＲＡＭ１２の読出し書込み信号入力
端子Ｒ／Ｗへ入力される。さらに、単安定回路２０の他
方の出力端子Ｑから出力される出力信号はフリップロッ
プ２２の一方の入力端子へ入力される。このフリップフ
ロップ２２の他方の入力端子には前記データストローブ
信号が入力され、出力信号りはオアゲート２３の一方の
入力端子へ入力される。このオアゲート２３の他方の入
力端子に前記読出し書込み信号ｅとデータストローブ信
号の論理積を算出するアンドゲート２４の出力信号ｊが
入力される。オアゲート２３の出力信号は各アンドゲー
ト２５ａ、２５ｂを介して各ＣＰＵ１１ａ、１１ｂのＲ
ＥＡＤＹ信号入力端子へ入力される。
このように構成されたコンビコータシステムの共用記憶
部の制御回路の動作説明を第５図および第６図のタイム
チャートを用いて行なう。
部の制御回路の動作説明を第５図および第６図のタイム
チャートを用いて行なう。
第５図はマイクロコンピュータ１０ａが共用のＲＡＭ１
２に対するデータの書込みを実行する場合の各部の信号
を示すものである。図示するように、時刻ｔ１にてマイ
クロコンピュータ１０ａ（７）ＣＰＬＪ １１ ａから
ＲＡＭ１２に対する使用の要求信号すを出力したとして
も、マイクロコンピュータ１０ｂのＣＰＬｌｌｌｂから
先にＲＡＭ１２を使用する要求信号ａが出力されていた
場合、選択回路としてのＲ−Ｓフリップフロップ１７の
出力端子Ｑから出力される出力信号ＣはＣＰｔＪｌｌｂ
がらの要求信号ａが立上がるまでの待ち時間Ｔ１だけ遅
れて時刻ｔ２にて立下がる。この出力信号Ｃは遅延回路
１８ａでさらに時間Ｔ２だけ遅延され、時刻ｔ３にて立
下がる信号ｄとなり、オアゲート１９を介して単安定回
路２ｏへ入力される。なお、上記遅れ時間下２はＣＰＬ
ｌｌｌａのＲＡＭ１２１．：対するアクセス時間を保証
するために設けられている。
２に対するデータの書込みを実行する場合の各部の信号
を示すものである。図示するように、時刻ｔ１にてマイ
クロコンピュータ１０ａ（７）ＣＰＬＪ １１ ａから
ＲＡＭ１２に対する使用の要求信号すを出力したとして
も、マイクロコンピュータ１０ｂのＣＰＬｌｌｌｂから
先にＲＡＭ１２を使用する要求信号ａが出力されていた
場合、選択回路としてのＲ−Ｓフリップフロップ１７の
出力端子Ｑから出力される出力信号ＣはＣＰｔＪｌｌｂ
がらの要求信号ａが立上がるまでの待ち時間Ｔ１だけ遅
れて時刻ｔ２にて立下がる。この出力信号Ｃは遅延回路
１８ａでさらに時間Ｔ２だけ遅延され、時刻ｔ３にて立
下がる信号ｄとなり、オアゲート１９を介して単安定回
路２ｏへ入力される。なお、上記遅れ時間下２はＣＰＬ
ｌｌｌａのＲＡＭ１２１．：対するアクセス時間を保証
するために設けられている。
アドレス制御パスバッファ１６ａは遅延回路１８ａの出
力信号ｄ立下がり時刻ｔ３に同期して導通される。した
がって、ＣＰｔＪｌｌａからアドレス制御パスバッファ
１６ａを介して出力される読出し書込み信号ｅは時刻ｔ
３にて書込みを示すＬレベルに立下がる。また、Ｒ−Ｓ
フリップフロップ１７から出力される出力信号Ｃがデー
タ制御パスバッファ１４ａの制御端子Ｇにすでに入力さ
れているので、データ制御パスバッファ１４ａは、ＤＩ
Ｒ端子に入力される前記読出し口込み信号ｅの立下がり
時刻ｔ３に同期して導通される。しかして、ＣＰＵ１１
ａのアドレス端子Ａおよびデータ端子りはそれぞれアド
レスバス１５ａ、データバス１３ａを介してＲＡＭ１２
に接続される。
力信号ｄ立下がり時刻ｔ３に同期して導通される。した
がって、ＣＰｔＪｌｌａからアドレス制御パスバッファ
１６ａを介して出力される読出し書込み信号ｅは時刻ｔ
３にて書込みを示すＬレベルに立下がる。また、Ｒ−Ｓ
フリップフロップ１７から出力される出力信号Ｃがデー
タ制御パスバッファ１４ａの制御端子Ｇにすでに入力さ
れているので、データ制御パスバッファ１４ａは、ＤＩ
Ｒ端子に入力される前記読出し口込み信号ｅの立下がり
時刻ｔ３に同期して導通される。しかして、ＣＰＵ１１
ａのアドレス端子Ａおよびデータ端子りはそれぞれアド
レスバス１５ａ、データバス１３ａを介してＲＡＭ１２
に接続される。
アドレス制御バスバッファ１６ａが導通すると、アンド
ゲート２１の一端に入力されるＣＰＵ１１ａから出力さ
れるデータストローブ信号がＨレベルとなり、他端に入
力される続出し書込み信号ｅがＬレベルになるので、ア
ンドゲート２１の出力信号ｆはＨレベルとなる。したが
って、単安定回路２０が作動し、出力端子口がら図示す
るように、立下がり時刻ｔ４が時刻ｔ３より４０〜５Ｑ
ｎｓの時間Ｔ３だけ遅れ、前記読出し自込み信号ｅのパ
ルス幅より短いパルス幅Ｔ４のＬレベルの信号Ｑが出力
される。そして、この信号が書込み信号ＱとしてＲＡＭ
１２の読出し書込み信号入力端子Ｒ／Ｗへ入力される。
ゲート２１の一端に入力されるＣＰＵ１１ａから出力さ
れるデータストローブ信号がＨレベルとなり、他端に入
力される続出し書込み信号ｅがＬレベルになるので、ア
ンドゲート２１の出力信号ｆはＨレベルとなる。したが
って、単安定回路２０が作動し、出力端子口がら図示す
るように、立下がり時刻ｔ４が時刻ｔ３より４０〜５Ｑ
ｎｓの時間Ｔ３だけ遅れ、前記読出し自込み信号ｅのパ
ルス幅より短いパルス幅Ｔ４のＬレベルの信号Ｑが出力
される。そして、この信号が書込み信号ＱとしてＲＡＭ
１２の読出し書込み信号入力端子Ｒ／Ｗへ入力される。
したがって、ＲＡＭ１２は信号Ｑが立下がる時刻ｔ４か
ら信号Ｑが立上がる時刻ｔ５までの時間Ｔ４だけ■込み
可能状態となる。
ら信号Ｑが立上がる時刻ｔ５までの時間Ｔ４だけ■込み
可能状態となる。
この時間Ｔ４の間にＣＰＵ１１ａからの指令に基づいて
例えば８ビツト又は１６ビツトの単位データがＲＡＭ１
２へ書込まれる。上記信号Ｑが書込み状態を示すＬレベ
ルのパルス幅Ｔ４はＲＡ Ｍ １２へ上記単位データを
書込むに要する時間を考慮して単安定回路２０にて設定
されている。
例えば８ビツト又は１６ビツトの単位データがＲＡＭ１
２へ書込まれる。上記信号Ｑが書込み状態を示すＬレベ
ルのパルス幅Ｔ４はＲＡ Ｍ １２へ上記単位データを
書込むに要する時間を考慮して単安定回路２０にて設定
されている。
単安定回路２０の他方の出力端子Ｑからの出力信号およ
び前記データストローブ信号が入力されたフリップフロ
ップ２２からは、図示するように、単安定回路２０から
の信号の立上がり時刻ｔ５に同期して立下がり、データ
ストローブ信号の立下がり時刻ｔ６に同期して立上がる
パルス幅Ｔ５の信号りが出力される。この信号りはオア
ゲー１−２３を介してアントゲ−１〜２５ａ、２５ｂの
一方の入力端子へ印加される。アンドグーｉ〜２５ａの
他方の入力端子には遅延回路１８ａのＬレベルの出力信
号ｄが印加されているので、上記フリップフロップ２２
の出力信号りは、ＲＥ Ａ Ｄ Ｙ （３号１としてＣ
ＰＵ １１ ａのＲＥＡＤＹ信号入力端子へ入力される
。なお、ＲＥＡＤＹ信号１のＬレベル状態時間Ｔ５はＣ
ＰＵ１１ａがＲＥＡＤＹ信号１を受信した後の処理時間
に費やされる。したがって、ＣＰＵ１１ａは共用のＲＡ
Ｍ１２を時刻ｔ２から時刻ｔ６まで専有し、時刻ｔ４か
ら時刻ｔ５までの時間Ｔ４にてデータを書込むことにな
る。
び前記データストローブ信号が入力されたフリップフロ
ップ２２からは、図示するように、単安定回路２０から
の信号の立上がり時刻ｔ５に同期して立下がり、データ
ストローブ信号の立下がり時刻ｔ６に同期して立上がる
パルス幅Ｔ５の信号りが出力される。この信号りはオア
ゲー１−２３を介してアントゲ−１〜２５ａ、２５ｂの
一方の入力端子へ印加される。アンドグーｉ〜２５ａの
他方の入力端子には遅延回路１８ａのＬレベルの出力信
号ｄが印加されているので、上記フリップフロップ２２
の出力信号りは、ＲＥ Ａ Ｄ Ｙ （３号１としてＣ
ＰＵ １１ ａのＲＥＡＤＹ信号入力端子へ入力される
。なお、ＲＥＡＤＹ信号１のＬレベル状態時間Ｔ５はＣ
ＰＵ１１ａがＲＥＡＤＹ信号１を受信した後の処理時間
に費やされる。したがって、ＣＰＵ１１ａは共用のＲＡ
Ｍ１２を時刻ｔ２から時刻ｔ６まで専有し、時刻ｔ４か
ら時刻ｔ５までの時間Ｔ４にてデータを書込むことにな
る。
第６図はマイクロコンピュータ１０ａが共用のＲＡＭ１
２に対するデータの読出しを実行する場合の各部の信号
を示すものである。各ＣＰＵ１１ａ、１１ｂからＲＡＭ
１２に対する使用の要求信号す、ａが出力されてからア
ドレス制御パスバッファ１６ａ、データ制御パスバッフ
ァ１４ａが導通するまでの動作は第５図の書込み動作の
場合と同じであるので説明を省略する。
２に対するデータの読出しを実行する場合の各部の信号
を示すものである。各ＣＰＵ１１ａ、１１ｂからＲＡＭ
１２に対する使用の要求信号す、ａが出力されてからア
ドレス制御パスバッファ１６ａ、データ制御パスバッフ
ァ１４ａが導通するまでの動作は第５図の書込み動作の
場合と同じであるので説明を省略する。
読み出しの場合、ＣＰＵ１１ａからアドレス制御パスバ
ッファ１６ａを介して出力される読出し書込み信号ｅは
常にＨレベルのままである。したがって、アンドゲート
２１は成立せず、出力信号ｆはＬレベルのままであるの
で、単安定回路２０は作動しない。その結果、単安定回
路２０の出力端子ｄから出力される信号Ｑ ｔ、ｔＨレ
ベルを維持する。このＨレベルの信号０が読出し書込み
信号入力端子Ｒ／Ｗへ入力されたＲＡＭ１２は時刻ｔ３
から時刻ｔ６まてでの時間Ｔ６だけデータ読出し可能状
態となる。
ッファ１６ａを介して出力される読出し書込み信号ｅは
常にＨレベルのままである。したがって、アンドゲート
２１は成立せず、出力信号ｆはＬレベルのままであるの
で、単安定回路２０は作動しない。その結果、単安定回
路２０の出力端子ｄから出力される信号Ｑ ｔ、ｔＨレ
ベルを維持する。このＨレベルの信号０が読出し書込み
信号入力端子Ｒ／Ｗへ入力されたＲＡＭ１２は時刻ｔ３
から時刻ｔ６まてでの時間Ｔ６だけデータ読出し可能状
態となる。
単安定回路２０が作動しないので、フリップフロップ２
２も作動しない。しかし、ＣＰＬＪｌｌａからアドレス
制御パスバッファ１６ａを介して出力されたデータスト
ローブ信号およびＨレベルの読出し書込み信号ｅが入力
されるアンドゲート２４は成立するので、アンドゲート
２４の出力信号ｊはオアゲート２３を介してアンドゲー
ト２５ａ。
２も作動しない。しかし、ＣＰＬＪｌｌａからアドレス
制御パスバッファ１６ａを介して出力されたデータスト
ローブ信号およびＨレベルの読出し書込み信号ｅが入力
されるアンドゲート２４は成立するので、アンドゲート
２４の出力信号ｊはオアゲート２３を介してアンドゲー
ト２５ａ。
２５ｂへ印加される。その結果、アンドゲート２５ａか
ら時刻ｔ３から時刻ｔ６の間がＬレベルのＲＥＡＤＹ信
号ｉがＣＰＵ１１ａのＲＥＡＤＹ信号入力端子へ入力さ
れる。したがって、ＣＰＵ１１ａは共用のＲＡＭ１２を
時刻ｔ２から時刻ｔ６まで専有し、時刻ｔ３から時刻ｔ
６までの時間Ｔ６にてデータを読出すことになる。
ら時刻ｔ３から時刻ｔ６の間がＬレベルのＲＥＡＤＹ信
号ｉがＣＰＵ１１ａのＲＥＡＤＹ信号入力端子へ入力さ
れる。したがって、ＣＰＵ１１ａは共用のＲＡＭ１２を
時刻ｔ２から時刻ｔ６まで専有し、時刻ｔ３から時刻ｔ
６までの時間Ｔ６にてデータを読出すことになる。
なお、ＣＰＵＩ １ ｂｆｆｉＲＡＭｌ ２に対して書
込み動作又は読み出し動作を実行する場合の各部の信号
はＣＰＵ１１ａの場合と同じであるので、説明を省略す
るる。
込み動作又は読み出し動作を実行する場合の各部の信号
はＣＰＵ１１ａの場合と同じであるので、説明を省略す
るる。
このように構成されたコンピュータシスタムであれば、
各マイクロコンピュータ１０ａ、１０ｂが共用のＲＡＭ
１２を使用しようとする要求信号す、ａを出力したとし
ても、選択回路としてのＲ−Ｓフリップフロップ１７に
て後に出力された要求信号が先の要求信号に対する書込
み又は読出し処理が終了するまで自動的に持たされ、処
理が終了した時点で待たされていた要求信号に対する処
理が実行される。したがって、従来のコンピュータシス
テムのように共用のＲＡＭ７を使用するためにマイクロ
コンピュータｌａ、Ｉｂ間で信号の授受を行なう必要な
く、これら信号の授受を含むブＤグラムを実行する必要
ない。その結果、書込み読出し指令が外部から入力され
てから実際にＲＡＭ１２に対するデータの書込み読出し
が実行されるまでに要する時間を短縮でき、コンピュー
タシステム全体の処理速度を増大することができる。
各マイクロコンピュータ１０ａ、１０ｂが共用のＲＡＭ
１２を使用しようとする要求信号す、ａを出力したとし
ても、選択回路としてのＲ−Ｓフリップフロップ１７に
て後に出力された要求信号が先の要求信号に対する書込
み又は読出し処理が終了するまで自動的に持たされ、処
理が終了した時点で待たされていた要求信号に対する処
理が実行される。したがって、従来のコンピュータシス
テムのように共用のＲＡＭ７を使用するためにマイクロ
コンピュータｌａ、Ｉｂ間で信号の授受を行なう必要な
く、これら信号の授受を含むブＤグラムを実行する必要
ない。その結果、書込み読出し指令が外部から入力され
てから実際にＲＡＭ１２に対するデータの書込み読出し
が実行されるまでに要する時間を短縮でき、コンピュー
タシステム全体の処理速度を増大することができる。
また、書込み動作時において、単安定回路２０にてＲＡ
Ｍ１２の読出し書込み信号入力端子Ｒ／Ｗへ入力するＬ
レベルの書込み信号Ｑのパルス幅Ｔ４をアドレスＩＪＩ
ＩＩバスバッファ１６ａを介してＣＰＵ１１ａから出力
される読出し書込み信号ｅのパルス幅より短く設定して
いる。また、書込み時に単安定回路２０の立上がり特性
を利用してＲＡＭ１２へ入力する前記信号Ｑの立下がり
時刻ｔ４を読出し書込み信号ｅの立下がり時刻ｔ３より
も、４０〜５０ｎｓはと遅れるように設定しているので
、データの書込みエラーを抑制できる。
Ｍ１２の読出し書込み信号入力端子Ｒ／Ｗへ入力するＬ
レベルの書込み信号Ｑのパルス幅Ｔ４をアドレスＩＪＩ
ＩＩバスバッファ１６ａを介してＣＰＵ１１ａから出力
される読出し書込み信号ｅのパルス幅より短く設定して
いる。また、書込み時に単安定回路２０の立上がり特性
を利用してＲＡＭ１２へ入力する前記信号Ｑの立下がり
時刻ｔ４を読出し書込み信号ｅの立下がり時刻ｔ３より
も、４０〜５０ｎｓはと遅れるように設定しているので
、データの書込みエラーを抑制できる。
以上説明したように本発明によれば、共用記憶部に対す
る書込み読出しを制御する制御回路を選択回路、単安定
回路等の論理回路で構成することによって、データ処理
速度を向上できると共に、上記共用記憶部に対するデー
タの書込み読出しを確実に実行できる。
る書込み読出しを制御する制御回路を選択回路、単安定
回路等の論理回路で構成することによって、データ処理
速度を向上できると共に、上記共用記憶部に対するデー
タの書込み読出しを確実に実行できる。
第１図は従来の共用記憶部を有したコンピュータシステ
ムを示すブロック構成図、第２図は同コンピュータシス
テムの記憶部の概略構成図、第３図は本発明の一実施例
に係わるコンピュータシステムを示すブロック構成図、
第４図は同コンピュータシステムの共用記憶部の制御回
路を示すブロック構成図、第５図および第６図は同制御
回路の動作を示すタイムチャートである。 ｉａ、１ｂ、１０ａ、１０ｂ−ｖイクｏ：＋ンビュータ
、２ａ、２ｂ、１１ ａ、１ ｌ ｂ−ＣＰＵ、７．１
２・ＲＡＭ （共用記憶部）、１３ａ、１３ｂ ・、、
データバス、１４ ａ、 １４ ｂ・−Ｆ−夕ｈ１ｍハ
スバッフｐ、１５ａ、１５ｂ・・・アドレスバス、１６
ａ、１６ｂ・・・アドレス制御バスバッファ、１７・・
・Ｒ−８フリツプフロツプ（選択回路）、１８ａ。 １８ｂ・・・遅延回路、２ｏ・・・単安定回路、２２・
・・フリップフロップ、ａ、ｂ・・・要求信号、ｅ−読
出し書込み信号、Ｑ・・１込み信号。 出願人代理人 弁理士 鈴江武彦
ムを示すブロック構成図、第２図は同コンピュータシス
テムの記憶部の概略構成図、第３図は本発明の一実施例
に係わるコンピュータシステムを示すブロック構成図、
第４図は同コンピュータシステムの共用記憶部の制御回
路を示すブロック構成図、第５図および第６図は同制御
回路の動作を示すタイムチャートである。 ｉａ、１ｂ、１０ａ、１０ｂ−ｖイクｏ：＋ンビュータ
、２ａ、２ｂ、１１ ａ、１ ｌ ｂ−ＣＰＵ、７．１
２・ＲＡＭ （共用記憶部）、１３ａ、１３ｂ ・、、
データバス、１４ ａ、 １４ ｂ・−Ｆ−夕ｈ１ｍハ
スバッフｐ、１５ａ、１５ｂ・・・アドレスバス、１６
ａ、１６ｂ・・・アドレス制御バスバッファ、１７・・
・Ｒ−８フリツプフロツプ（選択回路）、１８ａ。 １８ｂ・・・遅延回路、２ｏ・・・単安定回路、２２・
・・フリップフロップ、ａ、ｂ・・・要求信号、ｅ−読
出し書込み信号、Ｑ・・１込み信号。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 複数のマイクロコンピュータと；該複数のマイクロコン
ピュータのための共用ＲＡＭと；それぞれのマイクロコ
ンピュータからのメモリリクエスト（ＲＥＱ）信号を受
けてその内の一つのマイクロコンピュータからのメモリ
リフニスト（ＲＥＱ）信号にのみ応動し、該応動したメ
モリリクエスト信号が終了した場合に始めて他のメモリ
リクエスト信号に応動するようにされた選択回路と：該
選択回路からの出力によって一つのマイクロコンピュー
タのアドレスバスライン及びデータバスラインを前記共
用ＲＡＭに接続するとともにその書込み信号を出力する
切換装置と；該切換装置から出力された書込み（ＷＲＴ
）信号を受けて所定時間遅れた一定時間間隔のパルスを
書込み信号として前記共用ＲＡＭに出力しパルスの終了
時にレディ（ＲＥＡＤＹ）信号を一つのマイクロコンピ
ュータに付与するパルス発生装置とを備えたコンピュー
タシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204484A JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204484A JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246470A true JPS60246470A (ja) | 1985-12-06 |
| JPH0326867B2 JPH0326867B2 (ja) | 1991-04-12 |
Family
ID=14316770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10204484A Granted JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246470A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133560A (ja) * | 1985-12-05 | 1987-06-16 | Sanyo Electric Co Ltd | デユアルポ−トメモリのアクセス制御方式 |
| JPS63228366A (ja) * | 1987-02-27 | 1988-09-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | データ処理装置 |
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126435A (ja) * | 1974-08-29 | 1976-03-04 | Nippon Electric Co | |
| JPS5412537A (en) * | 1977-06-29 | 1979-01-30 | Nippon Telegr & Teleph Corp <Ntt> | Two input competitive circuit |
| JPS5981751A (ja) * | 1982-11-01 | 1984-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 共有資源アクセス権獲得制御方式 |
-
1984
- 1984-05-21 JP JP10204484A patent/JPS60246470A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126435A (ja) * | 1974-08-29 | 1976-03-04 | Nippon Electric Co | |
| JPS5412537A (en) * | 1977-06-29 | 1979-01-30 | Nippon Telegr & Teleph Corp <Ntt> | Two input competitive circuit |
| JPS5981751A (ja) * | 1982-11-01 | 1984-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 共有資源アクセス権獲得制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133560A (ja) * | 1985-12-05 | 1987-06-16 | Sanyo Electric Co Ltd | デユアルポ−トメモリのアクセス制御方式 |
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
| JPS63228366A (ja) * | 1987-02-27 | 1988-09-22 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326867B2 (ja) | 1991-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4665483A (en) | Data processing system architecture | |
| US4674037A (en) | Data processing system with an enhanced communication control system | |
| JPS60246470A (ja) | コンピユ−タシステム | |
| US6128689A (en) | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes | |
| JPS5995662A (ja) | メモリアクセス選択回路 | |
| US5379395A (en) | Semiconductor integrated circuit for central processor interfacing which enables random and serial access to single port memories | |
| JPS61165170A (ja) | バス制御方式 | |
| US6651152B1 (en) | Microcomputer including download circuit controlling data download to plurality of memories | |
| US6304931B1 (en) | Access limiting bus control system and method | |
| CN115129653B (zh) | 一种基于hpi的fpga与dsp通信系统 | |
| JP2004213666A (ja) | Ｄｍａモジュールとその操作方法 | |
| JPH07271654A (ja) | コントローラ | |
| US5134613A (en) | Two parety memory access arbitrator | |
| JPH0736373A (ja) | プログラマブルコントローラ | |
| JPS61123244A (ja) | デ−タ通信処理装置 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| KR100703387B1 (ko) | 메인프로세서를 이용한 td-버스와 p-버스 정합장치 | |
| JP2008117001A (ja) | 共有メモリインターフェイス | |
| JP2000132451A (ja) | メモリ制御回路 | |
| JPH0245208B2 (ja) | Basuketsugoshisutemunodeetatensoseigyohoshiki | |
| JPS63293660A (ja) | 通信制御装置 | |
| JPH04545A (ja) | 通信制御回路 | |
| JPH1083344A (ja) | 情報処理装置 | |
| JPH0214353A (ja) | 情報処理システム | |
| JPS61127054A (ja) | デ−タ転送方式 |