JPH07235184A

JPH07235184A - スタティック型ｒａｍ

Info

Publication number: JPH07235184A
Application number: JP6046320A
Authority: JP
Inventors: Satoshi Oguchi; 聡小口; Masahiro Iwamura; 將弘岩村; Hiroaki Ogawa; 浩章小川
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1994-02-21
Filing date: 1994-02-21
Publication date: 1995-09-05

Abstract

(57)【要約】【目的】簡単な構成により高速化を実現したマルチ・
ポートのスタティック型ＲＡＭを提供する。【構成】スタティック型記憶部の一対の入出力ノード
に書き込み用の伝送ゲートＭＯＳＦＥＴと、読み出し用
の伝送ゲートＭＯＳＦＥＴを設けけなるメモリセルを一
対の書き込み用と読み出し用の相補データ線の交点にマ
トリックス配置するとともに、上記書き込み用の相補デ
ータ線又は読み出し用の相補データ線を規則的に交差さ
せて書き込み用の相補データ線から読み出し用の相補デ
ータ線に同様なカップリングノイズが伝えられるように
する。【効果】同じ相補データ線に接続されたメモリセルに
対して書き込みと読み出しを同時に行った場合でも、読
み出し用の相補データ線には書き込み用の相補データ線
からのカップリングノイズが半分づつコモンモードでの
るために差動センスアンプにより相殺させることがで
き、読み出し動作の高速化が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、特にスタテ
ィック型記憶部に書き込み用と読みは出し用の伝送ゲー
トＭＯＳＦＥＴを設けて、書き込み用データ線と読み出
し用データ線に接続してなるマルチ・ポート構成のもの
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＣＭＯＳラッチ回路からなる記憶部に対
して、書き込み用と読み出し用の伝送ゲートＭＯＳＦＥ
Ｔを設け、これらの伝送ゲートＭＯＳＦＥＴを書き込み
用と読み出し用のワード線及び相補データ線にそれぞれ
接続させることにより、同時に書き込みと読み出しがで
きるマルチ・ポートのスタティック型ＲＡＭを得ること
ができる。このようなマルチ・ポートのスタティック型
ＲＡＭに関しては、アイ・イー・イー・イー１９８８
年カスタムインテグレーテッドサーキッツコンフ
ァレンス２０．5 ．1 〜２０．５．４（ IEEE 1988 C
ustom IntegratedCircuits Conference 20.5.1 〜20.5.
4) がある。

【０００３】

【発明が解決しようとする課題】半導体技術の進展に伴
い素子の微細化が進められている。このような素子の微
細化に伴い、書き込み用の相補データ線と読み出し用の
相補データ線の間の寄生容量によるカップリングノイズ
が無視できなくなる。つまり、書き込み用の相補データ
線に伝えられる書き込み信号は、メモリセルの保持情報
を反転させる必要があるために電源電圧のような大振幅
であるのに対して、読み出し用の相補データ線の読み出
し信号は、反転読み出しを高速に行うために小さな信号
振幅とされてセンスアンプに増幅して出力される。

【０００４】上記のようなマルチポートのスタティック
型ＲＡＭでは、同じ相補データ線に接続されたメモリセ
ルにおいて、書き込み動作と読み出し動作とが同時に行
われることがあり、図７に示した波形図のように書き込
み（Ｗrite) 用データ線のロウレベルがハイレベルにあ
るべき読み出し（Ｒead ）用データ線の電位を引き下げ
るようなカップリングノイズがのると、センスアンプが
それを増幅して偽データを出力してしまい、もとの正し
いデータが出力されるまでの遅延時間が動作速度を遅く
してしまう。

【０００５】この発明の目的は、簡単な構成により高速
化を実現したマルチ・ポートのスタティック型ＲＡＭを
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティック型記憶部の一
対の入出力ノードに書き込み用の伝送ゲートＭＯＳＦＥ
Ｔと、読み出し用の伝送ゲートＭＯＳＦＥＴを設けてな
るメモリセルを一対の書き込み用と読み出し用の相補デ
ータ線の交点にマトリックス配置するとともに、上記書
き込み用の相補データ線又は読み出し用の相補データ線
を規則的に交差させて書き込み用の相補データ線から読
み出し用の相補データ線対に同様なカップンリグノイズ
が伝えられるようにする。

【０００７】

【作用】上記した手段によれば、同じ相補データ線に接
続されたメモリセルに対して書き込みと読み出しを同時
に行った場合でも、読み出し用の相補データ線には書き
込み用の相補データ線からのカップリングノイズが半分
づつコモンモードでのるために差動型のセンスアンプに
より相殺させることができ、読み出し動作の高速化が実
現できる。

【０００８】

【実施例】図１には、この発明に係るスタティック型Ｒ
ＡＭにおけるメモリアレイ部の一実施例の回路図が示さ
れている。同図の各回路素子は、公知の半導体集積回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。

【０００９】同図には、同じ相補データ線に接続された
４つのメモリセルが代表として例示的に示されている。
メモリセルＭＣ１は、Ｐチャンネル型ＭＯＳＦＥＴＱ
１、Ｑ３とＮチャンネル型ＭＯＳＦＥＴＱ２、Ｑ４によ
りそれぞれ構成された２つのＣＭＯＳインバータ回路の
入力と出力とが互いに交差接続されてなるＣＭＯＳラッ
チ回路からなる記憶部と、かかる記憶部の一対の入出力
ノードと書き込み用の相補データ線ＷＤＬ、／ＷＤＬと
の間に設けられたＮチャンネル型からなる書き込み用の
伝送ゲートＭＯＳＦＥＴＱ５、Ｑ６と、上記一対の入出
力ノードと読み出し用の相補データ線ＲＷＬ、／ＲＷＬ
との間に設けられたＮチャンネル型からなる読み出し用
の伝送ゲートＭＯＳＦＥＴＱ７とＱ８から構成される。
上記書き込み用の伝送ゲートＭＯＳＦＥＴＱ５とＱ６の
ゲートは、書き込み用のワード線ＷＷＬ１に接続され
る。上記読み出し用の伝送ゲートＭＯＳＦＥＴＱ７とＱ
８のゲートは、読み出し用のワード線ＲＷＬ１に接続さ
れる。本明細書において、／はロウレベルがアクティブ
レベルを意味するバーを表している。

【００１０】他の代表として示されているメモリセルＭ
Ｃ２〜ＭＣ４も、上記メモリセルＭＣ１と同様な構成に
され、それぞれの書き込み用伝送ゲートＭＯＳＦＥＴの
ゲートは、書き込み用のワード線ＷＷＬ２〜ＷＷＬ４に
接続され、それぞれの読み出し用伝送ゲートＭＯＳＦＥ
Ｔのゲートは、読み出し用のワード線ＲＷＬ２〜ＲＷＬ
４に接続される。

【００１１】この実施例では、書き込み信号がそれが伝
えるられる書き込み用データ線ＷＤＬ又は／ＷＤＬと隣
接して配置される読み出し用のデータ線ＲＤＬ又は／Ｒ
ＷＬにカップリングノイズとして伝えられることによっ
て、読み出し動作を遅くしてしまうのを防止するため
に、読み出し用のデータ線ＲＤＬと／ＲＤＬとが、規則
的に交差して配置される。

【００１２】上記のように読み出し用のデータ線ＲＤＬ
と／ＲＤＬと複数のメモリセルにまたがった比較的広い
間隔を以て交差させた場合、ワード線のアドレスにより
同じメモリセルに書き込んだ記憶情報がそのまま読み出
し用データ線に出力される場合、反転させられて出力さ
せられる場合に分けられて、センスアンプを通したデー
タ出力回路において、選択アドレスにより読み出し信号
をスルーさせるか、反転させるかのデータ補正を行うこ
とが必要になってしまう。つまり、書き込み用の相補デ
ータ線ＷＤＬと／ＷＤＬは、上記のような交差を行うこ
と無しに直線的に配置されるのに対し、それとの寄生容
量とが半分ずつに分散させる必要から読み出し側の相補
データ線を交差させると、交差毎に書き込み情報に対し
て読み出し情報が反転してしまうからである。

【００１３】このようなメモリアクセスの複雑化を無く
すために、この実施例ではメモリセルが形成される部分
で、読み出し用の相補データ線ＲＤＬと／ＲＤＬが常に
交差するようにされる。そして、メモリセルＭＣ１とＭ
Ｃ２が１組とされて、伝送ゲートＭＯＳＦＥＴの配置が
上下対称的にされる。つまり、メモリセルＭＣ１におい
ては、書き込み用の伝送ゲートＭＯＳＦＥＴＱ５とＱ６
はメモリセルＭＣ１の上側に配置されて書き込みワード
線ＷＷＬ１に接続される。これに対して、読み出し用の
伝送ゲートＭＯＳＦＥＴＱ７Ｑ８は、メモリセルＭＣ１
の下側に配置されて読み出し用のワード線ＲＷＬ１に接
続される。このメモリセルＭＣ１と対とされる下側のメ
モリセルＭＣ２では、上記の場合とは逆に上側に読み出
し用の伝送ゲートＭＯＳＦＥＴが配置されて、上記読み
出し用ワード線ＲＷＬ１に隣接して読み出し用ワード線
ＲＷＬ２が設けられる。これに応じて、メモリセルＭＣ
２の下側に書き込み用の伝送ゲートＭＯＳＦＥＴが配置
されて、書き込み用のワード線ＷＷＬ２に接続される。

【００１４】メモリセルＭＣ３とＭＣ４からなる次の２
つのメモリセルも上記同様な配置に構成される。この結
果、上記メモリセルＭＣ１とＭＣ２からなる組と、メモ
リセルＭＣ３とＭＣ４からなる組とは、組単位で上下対
称的に配置される。これより、組が異なる書き込み用の
ワード線ＷＷＬ２とＷＷＬ３は隣接して配置されること
になる。

【００１５】このようなメモリセルの配置は、次のよう
な技術的意図を持つものである。１つの組では、メモリ
セルＭＣ１とＭＣ２（ＭＣ３とＭＣ４）のように、２つ
のメモリセルの読み出し用の伝送ゲートＭＯＳＦＥＴの
拡散層ないし読み出し用の相補データ線ＲＤＬと／ＲＷ
Ｌとの接続部を共通化することができる。また、異なる
組で隣接して配置されるメモリセルＭＣ２とＭＣ３で
は、書き込み用の伝送ゲートＭＯＳＦＥＴの拡散層ない
し書き込み用の層データ線ＷＤＬと／ＷＤＬとの接続部
を共通化することができる。

【００１６】この結果、相補の書き込み相補データ線Ｗ
ＤＬと／ＷＤＬの寄生容量の低減を行うことができる。
同様に、読み出し用の相補データ線ＲＤＬと／ＲＤＬの
寄生容量の低減を行うことができる。そして、書き込み
用と読み出し用の接続部が１つのメモリセル置きに交互
に設けることができるので、効率のよいメモリセルのレ
イアウトを実現することができる。

【００１７】上記のようにメモリセル毎に読み出し用の
相補データ線が交差しているので、書き込み信号との整
合性を採ることができる。例えば、メモリセルＭＣ１に
おいて、書き込み用ワード線ＷＷＬ１により選択される
伝送ゲートＭＯＳＦＥＴＱ５とＱ６を通して、書き込み
データ線ＷＤＬからハイレベルが、書き込みデータ線／
ＷＤＬからロウレベルが入力されたとする。この状態
で、同じアドレスが割り当てられた読み出し用のワード
線ＲＷＬ１により選択される左側の伝送ゲートＭＯＳＦ
ＥＴＱ７を通して上記ハイレベルの信号が読み出しデー
タ線ＲＤＬに現れ、右側の伝送ゲートＭＯＳＦＥＴＱ８
を通し上記ロウレベルの信号が読み出しデータ線／ＲＤ
Ｌに現れる。

【００１８】これと隣接して設けられるメモリセルＭＣ
２においてみると、書き込み用ワード線ＷＷＬ２により
選択される伝送ゲートＭＯＳＦＥＴを通して、上記同様
に書き込みデータ線ＷＤＬからハイレベルが、書き込み
データ線／ＷＤＬからロウレベルが入力されたとする。
この状態で、同じアドレスが割り当てられた読み出し用
のワード線ＲＷＬ２により選択される左側の伝送ゲート
ＭＯＳＦＥＴを通して上記ハイレベルの信号が読み出し
データ線ＲＤＬに現れ、右側の伝送ゲートＭＯＳＦＥＴ
を通し上記ロウレベルの信号が読み出しデータ線／ＲＤ
Ｌに現れる。以下、他のメモリセルＭＣ３、ＭＣ４にお
いても、上記同様に書き込んだ信号をそのまま読み出す
ことができる。

【００１９】上記のようにメモリセルのピッチに合わせ
て、読み出し用の相補データ線ＲＤＬと／ＲＤＬを交差
させているので、書き込み用のデータ線ＷＤＬに対する
読み出し用の相補データ線ＲＤＬと／ＲＤＬとの寄生容
量を半分ずつに分散させることができる。同様に、書き
込み用のデータ線／ＷＤＬに対する読み出し用の相補デ
ータ線ＲＤＬと／ＲＤＬとの寄生容量を半分ずつに分散
させることができる。つまり、書き込み動作によって、
一方の書き込みデータ線ＷＤＬ又は／ＷＤＬがハイレベ
ルからロウレベルに変化させられたとき、読み出し用の
相補データ線ＲＤＬと／ＲＤＬにはカップリングノイズ
が半分ずつコモンモードで分散してのるようになる。

【００２０】このようなカップリングノイズは、後述す
るような差動型のセンスアンプにより相殺されるので、
同じアドレスが割り当てられた相補データ線に対して書
き込みと読み出しを同時に行っても偽信号を排除するた
めの読み出しタイミングを遅らせる必要がなく高速読み
出しが可能になる。

【００２１】図２には、上記図１の相補データ線の配置
図が示されている。特に制限されないが、書き込み用と
読み出し用の相補データ線は、基本的には第２層目のア
ルミニュウム等からなるメタル層Ｍ２により形成され
る。そして、読み出し用の相補データ線において、左側
から右側に入れ換えられる配線は、そのまま延びて形成
され、右側から左側に入れ換えられる配線側が迂回させ
られる。つまり、交差部分で第１層目のアルミニュウム
等のメタル層Ｍ１に接続され、このメタル層Ｍ１が層間
絶縁膜を介して上記第２層目のメタル層Ｍ２の下を迂回
し左側に入れ換えられ、ここで再び２層目のメタル層Ｍ
２と接続される。

【００２２】この構成では、相補の読み出しデータ線Ｒ
ＤＬと／ＲＤＬに着目してみると、メモリセル毎の入れ
換え部分で、交互に上記のような迂回が行われるから、
その容量バランスを採ることができるとともに、直線的
に配置される書き込み用データ線ＷＤＬと／ＷＤＬに対
するカップリング容量もそれぞれＣ／２のようにバラン
スさせることができる。そして、メモリセルの相補のデ
ータ線とのコンタクトも、前記のように１つのメモリセ
ル毎に交互に整合させて効率よく配置することができる
ようになる。また、外側に書き込み用の相補データ線を
配置することにより、かかる相補データ線が非選択のと
きに隣接した書き込み用の相補データ線に書き込み信号
が入力されたときのカップリングノイズを抑えるシール
ド効果を持たせることができる。

【００２３】図３には、この発明が適用されるマルチ・
ポートのスタティック型ＲＡＭの一実施例の全体ブロッ
ク図が示されている。同図では、メモリセルアレイＡＲ
ＲＡＹが、１つの前記のようなＭＯＳＦＥＴＱ１〜Ｑ８
からなるメモリセルによって代表されている。

【００２４】上記メモリセルの読み出し用の伝送ゲート
（トランスファ）ＭＯＳＦＥＴＱ７とＱ８のゲートが接
続された読み出し用ワード線は、読み出し用のＸアドレ
ス信号ＸＲを取り込むアドレスバッファＸ−ＩＢＦ、そ
の取り込まれたアドレス信号を解読するデコーダＸ−Ｄ
ＥＣ及びワードドライバＸ−ＷＤにより選択される。同
様に、書き込み用の伝送ゲート（トランスファ）ＭＯＳ
ＦＥＴＱ５とＱ６のゲートが接続された書き込み用ワー
ド線は、書込みは用のＸアドレス信号ＸＷを取り込むア
ドレスバッファＸ−ＩＢＦ、その取り込まれたアドレス
信号を解読するデコーダＸ−ＤＥＣ及びワードドライバ
Ｘ−ＷＤにより選択される。これにより、読み出し用の
ワード線と書き込み用のワード線とは別々に、独立して
選択動作を行うようにすることができる。

【００２５】書き込み用の相補データ線は、書き込み用
のカラムスイッチＭＯＳＦＥＴＱ１１とＱ１２を介し
て、書き込み用の共通データ線ＷＣＤと／ＷＣＤに接続
される。この書き込み用の共通データ線ＷＣＤと／ＷＣ
Ｄには、書き込みアンプＷＡの出力が接続される。書き
込みアンプＷＡには、入力バッファＤin−ＢＦを通して
書き込み信号Ｄinが入力される。後述するように、書き
込み動作は回路の接地電位のようなロウレベルを一方の
書き込み用の相補データ線に供給し、選択されたメモリ
セルにおける記憶部のＮチャンネル型ＭＯＳＦＥＴをオ
フ状態にして実質的なメモリセルの反転書き込みを行
う。このため、カラムスイッチＭＯＳＦＥＴは、Ｎチャ
ンネル型ＭＯＳＦＥＴにより構成してレベル損失なく上
記ロウレベルの信号を書き込み用の相補データ線に伝え
るようにするものである。なお、同図では、メモリセル
が１つしか描かれてないので、書き込み又は読み出しの
相補データ線のツイスト部は省略されている。

【００２６】読み出し用の相補データ線は、読み出し用
のカラムスイッチＭＯＳＦＥＴＱ９とＱ１０を介して、
読み出し用の共通データ線ＲＣＤと／ＲＣＤに接続され
る。この読み出し用の共通データ線ＲＣＤと／ＲＣＤの
信号は、差動型のセンスアンプＳＡにより増幅され、出
力バッファＤｏ−ＢＦを通して出力される。後述するよ
うに、読み出し信号は電源電圧側にシフトされた微小信
号からなり、このような微小信号を効率よくセンスアン
プＳＡに伝えるために、読み出し用のカラムスイッチＭ
ＯＳＦＥＴＱ９とＱ１０は、Ｐチャンネル型ＭＯＳＦＥ
Ｔにより構成される。

【００２７】上記のような読み出し用の共通データ線Ｒ
ＣＤと／ＲＤＣ及び書き込み用の共通データ線ＷＣＤと
／ＷＣＤは、メモリアレイを構成する他の同様なカラム
スイッチＭＯＳＦＥＴを介して相補データ線にも選択的
に接続される。

【００２８】上記読み出し用のカラムスイッチＭＯＳＦ
ＥＴＱ９とＱ１０は、読み出し用のＹアドレス信号ＹＲ
を取り込むアドレスバッファＹ−ＩＢＦ、その取り込ま
れたアドレス信号を解読するデコーダＹ−ＤＥＣ及び読
み出しカラムセレクト回路ＹＳＲにより選択される。同
様に、書き込み用のカラムスイッチＭＯＳＦＥＴＱ１０
とＱ１１は、書き込み用のＹアドレス信号ＹＷを取り込
むアドレスバッファＹ−ＩＢＦ、その取り込まれたアド
レス信号を解読するデコーダＹ−ＤＥＣ及び書き込み用
のカラムセレクト回路ＹＳＷにより選択される。これに
より、読み出し用の相補データ線と込み用の相補データ
線とは別々に、独立して選択動作を行うようにすること
ができる、つまり、マルチ・ポートのスタティック型Ｒ
ＡＭでは、上記のようなワード線の選択動作とも合わせ
て同じアドレスに対して書き込みと読み出しを同時に行
うことさえも可能になる。

【００２９】図４には、この発明に係るスタティック型
ＲＡＭにおける他の一実施例の相補データ線の配置図が
示されている。同図（Ａ）には、書き込み用と読み出し
用の相補データ線の間に、シールド用の配線が設けられ
る。このシールド用配線は、電源電圧又は回路の接地電
位のように交流的に接地されて、書き込みデータ線から
のカップリングノイズを吸収して、読み出し用の相補デ
ータ線に伝えられるのを防ぐようにするものである。

【００３０】同図（Ｂ）では、前記図１又は図２の実施
例のような読み出し用の相補データ線に代えて、書き込
み用の相補データ線をメモリセル毎に交差させる。この
構成においても、一方の書き込みデータ線と相補の読み
出しデータ線とのカップリング容量をＣ／２のように分
散させることができ、それに対応して読み出し用の相補
データ線に発生するカップリングノイズもコモンモード
にすることができる。

【００３１】この構成においても、書込みは用の相補デ
ータ線を外側に配置することにより、それが非選択状態
にされとき隣接の書き込みデータ線からのカップリング
ノイズに対するシールド効果を持たせることができる。

【００３２】図５には、この発明に係るスタティック型
ＲＡＭが搭載された特定用途向の半導体集積回路装置の
一実施例の概略ブロック図が示されている。この実施例
では、論理ゲート部がゲートアレイ（Ｇate Ａrray）部
により構成される。メモリ回路として４Ｋビットの比較
的小さな記憶容量を持つＲＡＭ１と、６４Ｋビットのよ
うに比較的大きな記憶容量を持つＲＡＭ２が搭載され
る。特に制限されないが、メモリコントロール回路は、
ゲートアレイを利用して形成される。また、メモリ回路
ＲＡＭ１又はＲＡＭ２のうち、少なくとも一方が前記の
ようなマルチ・ポート構成とされる。

【００３３】図６は、上記メモリ回路の一実施例の全体
ブロック図が示されいてる。同図の各回路ブロックは、
それが形成される半導体チップ上での実際の幾何学的な
配置に合わせて描かれている。

【００３４】メモリアレイ（ＡＲＲＡＹ）は、Ｘデコー
ダＸ−ＤＥＣを挟んで左右に分けられて設けられる。こ
れにより、物理的な１本のワード線に接続されるメモリ
セルの数を半分に減らすことができるのでワード線の選
択を高速に行えるようにすることができる。マルチ・ポ
ート構成では、ワード線が前記のように読み出し用と書
き込み用に別々に設けられる。

【００３５】メモリアレイの下側には、センスアンプや
書き込みアンプ及びＹデコーダのような周辺回路が設け
られる。マルチ・ポート構成のときには、Ｙ系の選択回
路が読み出し用と書き込み用に別々に設けられる。これ
らの周辺回路に挟まれたＸデコーダＸ−ＤＥＣに対応し
た部分には、コントロール回路が設けられる。これらの
メモリアレイを構成するスタティック型メモリセルや、
ＸデコーダＸ−ＤＥＣ、センスアンプ、書き込みアンプ
及びＹデコーダやＩ／Ｏスイッチは、マクロセル化した
回路が組み合わされて、必要な記憶容量を持つものが形
成される。アドレスバッファやデータバッファのような
周辺回路は、メモリコントロール回路としてゲートアレ
イにより構成される。

【００３６】図７には、この発明に係るマルチ・ポート
のスタティック型ＲＡＭの動作を説明するための波形図
が示されている。同図には、発明の理解を容易にするた
めに、前記のように従来のマルチ・ポートのスタティッ
ク型ＲＡＭの波形図も合わせて描かれている。

【００３７】正常動作のときには、読みだ用のワード線
の選択動作に対応して読み出し用の相補データ線には小
さな信号振幅の読み出し信号が出力される。ハイレベル
は記憶部のハイレベルや電源電圧のようなハイレベルで
あることから、読み出し用の相補データ線に設けられる
プルアップＭＯＳＦＥＴにより電源電圧のようなハイレ
ベルにされる。これに対して、ロウレベルは記憶部のＮ
チャンネル型ＭＯＳＦＥＴ、伝送ゲートＭＯＳＦＥＴ及
びプルアップＭＯＳＦＥＴのコンダクタンス比に従て形
成されたレベルにされる。同じ読み出し用の相補データ
線から次々にメモリセルの記憶情報を読み出すために、
言い換えるならば、反転情報の読み出しを高速に行うた
めに、読み出し用の相補データ線の信号振幅は、センス
アンプの時間時間との兼ね合いで可能な限り小さく設定
される。

【００３８】書き込み用のデータ線は、メモリセルの記
憶部の状態を反転させるために、回路の接地電位のよう
なロウレベルが入力される。つまり、書き込み用の相補
データ線のうち、一方は電源電圧のようなハイレベルの
ままとなり、他方が電源電圧から回路の接地電位のよう
なロウレベルに引下げられる。

【００３９】このような書き込み信号の入力により、カ
ップリングノイズが発生した従来回路では、ハイレベル
に維持すべき読み出し用の相補データ線が一時的にロウ
レベルに引下げられて、センスアンプがそれに応答して
偽データを出力させるために、読み出しタイミングを遅
くさせる必要がある。

【００４０】これに対して、前記のような読み出しデー
タ線（又は書き込みデータ線）ツイストのような対策を
施した場合には、読み出し信号のハイレベルとロウレベ
ル側の双方に同様なカップリングノイズがのるが、差動
のセンスアンプにより相殺させられるので、直ちに有効
データを出力させることができるので、高速読み出しが
可能になる。

【００４１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）スタティック型記憶部の一対の入出力ノードに
書き込み用の伝送ゲートＭＯＳＦＥＴと、読み出し用の
伝送ゲートＭＯＳＦＥＴを設けてなるメモリセルを一対
の書き込み用と読み出し用の相補データ線の交点にマト
リックス配置するとともに、上記書き込み用の相補デー
タ線又は読み出し用の相補データ線を規則的に交差させ
て書き込み用の相補データ線から読み出し用の相補デー
タ線に同様なカップリングノイズが伝えられるようにす
ることにより、差動型のセンスアンプにより相殺させる
ことができるから、読み出し動作の高速化が実現できる
という効果が得られる。

【００４２】（２）上記書き込み用の相補データ線
を、メモリセルに対して外側に直線的に配置し、読み出
し用の相補データ線をメモリセル側に対して内側に配置
するとともに１つのメモリセル毎に交差させることによ
り、書き込み用の相補データ線を隣接する書き込み用の
相補データ線からのノイズに対してシールド効果を持た
せることができるとともに、書き込んだ信号をそのまま
読み出すようにすることができるという効果が得られ
る。

【００４３】（３）上記相補データ線の交差のうち一
方から他方に交差する部分はそのまま同じ第１の配線層
により他方側に延びてて入れ換え、それと交差するよう
他方から一方に入れ換えられる部分が上記第１の配線層
に対して絶縁膜を介して形成される他の配線層により迂
回させられて他方から一方に延びて入れ換えて上記第１
の配線層によるデータ線に接続することにより、交差さ
せられる相補データ線の容量バランスを採ることがで
き、これによってカップリングノイズの整合性を採るこ
とができるという効果が得られる。

【００４４】（４）スタティック型記憶部の一対の入
出力ノードに書き込み用の伝送ゲートＭＯＳＦＥＴと、
読み出し用の伝送ゲートＭＯＳＦＥＴを設けてなるメモ
リセルを一対の書き込み用と読み出し用の相補データ線
の交点にマトリックス配置するとともに、上記書き込み
用の相補データ線と読み出し用の相補データ線との間に
交流的接地電位が与えられたシールド用配線を設けるこ
とにより、書き込みデータ線からのカップリングノイズ
を防ぐことができるという効果が得られる。

【００４５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、スタ
ティック型メモリセルの記憶部は、ＣＭＯＳラッチ回路
の他、Ｐチャンネル型ＭＯＳＦＥＴを高ポリシリコン抵
抗に置き換えたものであってもよい。

【００４６】読み出し用又は書き込み用の相補データ線
の入れ換えは、上位Ｘ系の上位ビットのアドレスに指定
されるブロック単位で行うようにし、そのアドレス信号
を用いて書き込み信号と読み出し信号が逆レベルになる
ものは、出力回路で反転させて出力させるて整合させる
ものであってもよい。この構成では、交差部分が少なく
できるから回路のレイアウトがより簡単にできる。逆
に、１つのメモリセルの部分で２回交差させてメモリセ
ル毎に交差を基に戻して、書き込み信号と読み跣信号と
の整合性を採るものであってもよい。

【００４７】この発明は、前記のようなゲートアレイの
ような半導体集積回路装置に内蔵されるものの他、アド
レス端子及びデータ端子が書き込み用と読み出し用の２
系統を持つ単体の２ポート・メモリとしても利用でき
る。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型記憶部の一
対の入出力ノードに書き込み用の伝送ゲートＭＯＳＦＥ
Ｔと、読み出し用の伝送ゲートＭＯＳＦＥＴを設けてな
るメモリセルを一対の書き込み用と読み出し用の相補デ
ータ線の交点にマトリックス配置するとともに、上記書
き込み用の相補データ線又は読み出し用の相補データ線
を規則的に交差させて書き込み用の相補データ線から読
み出し用の相補データ線に同様なカップリングノイズが
伝えられるようにすることにより、差動型のセンスアン
プにより相殺させることができるから、読み出し動作の
高速化が実現できる。

【００４９】上記書き込み用の相補データ線を、メモリ
セルに対して外側に直線的に配置し、読み出し用の相補
データ線をメモリセル側に対して内側に配置するととも
に１つのメモリセル毎に交差させることにより、書き込
み用の相補データ線を隣接する書き込み用の相補データ
線からのノイズに対してシールド効果を持たせることが
できるとともに、書き込んだ信号をそのまま読み出すよ
うにすることができる。

【００５０】上記相補データ線の交差のうち一方から他
方に交差する部分はそのまま同じ第１の配線層により他
方側に延びてて入れ換え、それと交差するよう他方から
一方に入れ換えられる部分が上記第１の配線層に対して
絶縁膜を介して形成される他の配線層により迂回させら
れて他方から一方に延びて入れ換えて上記第１の配線層
によるデータ線に接続することにより、交差させられる
相補データ線の容量バランスを採ることができ、これに
よってカップリングノイズの整合性を採ることができ
る。

【００５１】スタティック型記憶部の一対の入出力ノー
ドに書き込み用の伝送ゲートＭＯＳＦＥＴと、読み出し
用の伝送ゲートＭＯＳＦＥＴを設けてなるメモリセルを
一対の書き込み用と読み出し用の相補データ線の交点に
マトリックス配置するとともに、上記書き込み用の相補
データ線と読み出し用の相補データ線との間に交流的接
地電位が与えられたシールド用配線を設けることによ
り、書き込みデータ線からのカップリングノイズを防ぐ
ことができる。

【図面の簡単な説明】

【図１】この発明に係るスタティック型ＲＡＭにおける
メモリアレイ部の一実施例を示す回路図である。

【図２】図１の相補データ線の配置図である。

【図３】この発明が適用されるマルチ・ポートのスタテ
ィック型ＲＡＭの一実施例を示す全体ブロック図であ
る。

【図４】この発明に係るスタティック型ＲＡＭおける他
の一実施例を示す相補データ線の配置図である。

【図５】この発明に係るスタティック型ＲＡＭが搭載さ
れた特定用途向の半導体集積回路装置の一実施例を示す
概略ブロック図である。

【図６】図５のメモリ回路の一実施例を示す全体ブロッ
ク図である。

【図７】この発明に係るマルチ・ポートのスタティック
型ＲＡＭの動作を説明するための波形図である。

【符号の説明】

ＭＣ１〜ＭＣ４…メモリセル、ＷＷＬ１〜ＷＷＬ４…書
き込み用ワード線、ＲＷＬ１〜ＲＷＬ４…読み出し用ワ
ード線、ＲＤＬ，／ＲＤＬ…読み出し用相補データ線、
ＷＤＬ，／ＷＤＬ…書き込み用データ線、Ｘ−ＩＢＦ…
Ｘアドレスバッファ、Ｘ−ＤＥＣ…Ｘデコーダ、Ｘ−Ｗ
Ｄ…ワードドライバ、Ｙ−ＩＢＦ…Ｙアドレスバッフ
ァ、Ｙ−ＤＥＣ…Ｙデコーダ、ＹＳＲ…読み出し用Ｙセ
レクト回路、ＹＳＷ…書き込み用セレクト回路、ＷＡ…
ライトアンプ、ＳＡ…センスアンプ、Ｄin−ＢＦ…入力
バッファ、Ｄｏ−ＢＦ…出力バッファ、ＲＣＤ，／ＲＣ
Ｄ…読み出し用共通データ線、ＷＣＤ，／ＷＣＤ…書き
込み用共通データ線、ＲＡＭ１，ＲＡＭ２…メモリ回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小川浩章茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】スタティック型記憶部の一対の入出力ノ
ードと書き込み用の相補データ線との間に設けられ、ゲ
ートが書き込み用ワード線に接続された書き込み用伝送
ゲートＭＯＳＦＥＴと、上記一対の入出力ノードと読み
出し用の相補データ線との間に設けられ、ゲートが読み
出し用ワード線に接続された読み出し用伝送ゲートＭＯ
ＳＦＥＴとからなるメモリセルが上記一対の書き込み用
と読み出し用ワード線と、上記一対の書き込み用と読み
出し用の相補データ線の交点にマトリックス配置されて
なるメモリアレイを備え、上記書き込み用の相補データ
線又は読み出し用の相補データ線を規則的に交差させて
書き込み用の相補データ線から読み出し用の相補データ
線に同様なカップリングノイズが伝えられるようにして
なることを特徴とするスタティック型ＲＡＭ。
【請求項２】上記書き込み用の相補データ線は、メモ
リセルに対して外側に直線的に配置され、読み出し用の
相補データ線をメモリセル側に対して内側に配置すると
ともに１つのメモリセル毎に交差させることを特徴とす
る請求項１のスタティック型ＲＡＭ。
【請求項３】上記相補データ線の交差のうち一方から
他方に交差する部分はそのまま同じ第１の配線層により
他方側に延びてて入れ換えられ、それと交差するよう他
方から一方に入れ換えられる部分が上記第１の配線層に
対して絶縁膜を介して形成される他の配線層により迂回
させられて他方から一方に延びて入れ換えられ、上記第
１の配線層によるデータ線に接続されるものであること
を特徴とする請求項２のスタティック型ＲＡＭ。
【請求項４】スタティック型記憶部の一対の入出力ノ
ードと書き込み用の相補データ線との間に設けられ、ゲ
ートが書き込み用ワード線に接続された書き込み用伝送
ゲートＭＯＳＦＥＴと、上記一対の入出力ノードと読み
出し用の相補データ線との間に設けられ、ゲートが読み
出し用ワード線に接続された読み出し用伝送ゲートＭＯ
ＳＦＥＴとからなるメモリセルが上記一対の書き込み用
と読み出し用ワード線と、上記一対の書き込み用と読み
出し用の相補データ線の交点にマトリックス配置されて
なるメモリアレイを備え、上記書き込み用の相補データ
線と読み出し用の相補データ線との間に交流的接地電位
が与えられたシールド用配線を設けてなることを特徴と
するスタティック型ＲＡＭ。