KR100326105B1 - 반도체기억장치 - Google Patents

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Abstract

본 발명은 비트선쌍간의 크로스토크를 방지하거나 또는 크로스토크에 의한 잘못된 판독을 방지하는 반도체 기억 장치에 관한 것이다.
본 발명은 예를 들어 SRAM 등의 메모리셀이 칼럼 방향으로 복수 설치되고, 그 칼럼에 대해서 복수쌍의 비트선쌍이 설치된 메모리 구성을 대상으로 한다. 칼럼 내의 메모리셀에 대해서 기입 회로가 제 1 비트선쌍을 구동해서 데이터의 기입을 하고, 동시에 센스 앰프가 제 2 비트선쌍을 통해서 데이터의 판독을 한다. 그 경우에 동일 칼럼에 설치된 제 1 비트선쌍과 제 2 비트선쌍이 역상 신호로 구동되었을 때에, 판독용의 제 2 비트선쌍의 미소한 전위차가 반전하는 것을 방지하기 위해서 제 1 배선층에 제 1 및 제 2 비트선쌍의 한쪽 비트선이 각각 고정 전위 배선을 개재해서 평행하게 배치되고, 또한 절연층을 개재해서 설치되는 제 2 배선층에 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 각각 고정 전위 배선을 개재해서 평행하게 배치된다. 이러한 구성으로 함으로써 제 1 비트선쌍과 제 2 비트선쌍은 각각의 배선층에서 고정 전위 배선을 개재해서 배치되므로, 역상 신호로 구동되어도 서로의 크로스토크는 방지되어 판독의 오동작이 방지된다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히 칼럼 방향으로 배치된 메모리셀에 대해서 2조 이상의 비트선쌍이 배치된 반도체 기억 장치의 노이즈에 의한 비트선쌍의 오동작을 방지하는 신규한 구조에 관한 것이다.
SRAM이나 DRAM 등의 랜덤하게 액세스해서 데이터의 기입 및 판독을 고속으로 하는 반도체 기억 장치는 컴퓨터의 캐시 메모리 등의 고속성을 요구하는 메모리로서 이용된다. 또 SRAM 등은 마이크로프로세서가 형성된 시스템 LSI내 등에도 형성된다.
고속성을 실현하기 위해서 칼럼 방향으로 배치된 메모리셀에 대해서 2조의 비트선쌍을 각각 설치한 듀얼포트 RAM이 개발되어 있다. 이 메모리는, 예를 들어 판독과 기입을 하는 제 1 비트선쌍에 더하여 판독을 할 수 있는 제 2 비트선쌍을 갖고, 한쪽 비트선쌍으로 판독을 하면서 동시에 다른쪽 비트선쌍을 이용해서 기입을 할 수가 있다. 또는, 한쪽 비트선쌍을 통해서 어느 메모리셀의 데이터를 판독하면서, 동시에 다른쪽 비트선쌍을 이용해서 다른 메모리셀의 데이터를 판독할 수도 있다.
도 9는 종래 예의 반도체 기억 장치의 개략도이다. 도 9에 나타낸 반도체 기억 장치는 편의상 1개의 메모리셀(MC)만 나타내고 있지만, 통상은 이 메모리셀(MC)이 칼럼 방향과 워드 방향으로 복수 배치된다. 칼럼 방향에는 2조의 비트선쌍(BLA, XBLA)과 (BLB, XBLB)가 배치된다. 여기서 비트선(XBLA)은 비트선(BLA)과 함께 1쌍을 이루고, 비트선(BLA)의 반전 신호를 갖는다. 비트선(XBLB)도 마찬가지이다. 또, 워드 방향으로는 2개의 워드선(WLA, WLB)이 배치된다. 워드선(WLA)을 선택하면 비트선쌍(BLA, XBLA)이 메모리셀(MC)에 접속되고, 워드선(WLB)을 선택하면 비트선쌍(BLB, XBLB)이 메모리셀(MC)에 접속된다.
비트선쌍(BLA, XBLA)은 칼럼 선택 회로(CLSA)를 통해서 데이터 버스선쌍 (DBA, XDBA)에 접속된다. 데이터 버스선쌍(DBA, XDBA)에는 기입 앰프(WA)와 센스 앰프(SAA)가 설치되고, 출력 버퍼(OBA)에 접속된다. 또, 비트선쌍(BLB, XBLB)은 칼럼 선택 회로(CLSB)를 통해서 데이터 버스선쌍(DBB, XDBB)에 접속된다. 데이터 버스선쌍(DBB, XDBB)에는 센스 앰프(SAB)가 설치되고, 이것은 출력 버퍼(OBB)에 접속된다.
이와 같이 2조의 비트선쌍과 그것에 각각 대응하는 데이터 버스선쌍을 설치한 듀얼포트를 구성함으로써, 예를 들어 제 1 데이터 버스선쌍(DBA, XDBA)으로부터 제 1 비트선쌍(BLA, XBLA)을 통해서 데이터의 기입을 하면서 제 2 비트선쌍(BLB, XBLB)으로부터 제 2 데이터 버스선쌍(DBB, XDBB)을 통해서 데이터의 판독을 할 수가 있다. 또한, 양 비트선쌍을 이용해서 2개의 메모리셀에 대해서 동시에 판독을 할 수 있다.
데이터의 판독은 비트선쌍과 데이터 버스선쌍이 메모리셀(MC)에 의해 구동되고, 데이터 버스선쌍에 생성된 미소한 전위차가 센스 앰프에 의해 검출되어, 증폭됨으로써 이루어진다. 한편, 데이터의 기입은 기입 앰프가 데이터 버스선쌍과 비트선쌍을 구동해서 메모리셀 내의 상태를 강제적으로 반전함으로써 이루어진다. 대용량화를 위해서 메모리셀의 구동 능력은 최소로 억제하는 한편 기입 앰프의 구동 능력은 메모리셀보다도 크게 설정한다.
상기한 듀얼포트 RAM은 비트선쌍의 수를 더욱 늘림으로써 3포트 이상의 멀티포트 RAM을 구성할 수 있다.
그러나, 상기 듀얼포트 RAM은 2조의 비트선쌍이 칼럼 방향으로 병설되므로, 한쪽 비트선쌍의 신호가 다른쪽 비트선쌍에 대해서 기생 용량(C0, C1)을 통해서 영향을 서로 미친다. 대용량화에 수반하여 비트선쌍은 길어져서, 상기한 기생 용량도 커진다. 따라서, 비트선쌍간 상호의 크로스토크는 커진다.
특히, 제 2 비트선쌍(BLB, XBLB)으로 판독 동작을 하고 있을 때에 동일 칼럼의 다른 메모리에 대해서 제 1 비트선쌍(BLA, XBLA)에 의해 기입 동작을 할 경우는, 큰 진폭으로 구동되는 제 1 비트선쌍의 전위의 변화가 기생 용량을 통해서 작은 진폭으로 구동되는 제 2 비트선쌍으로 전해져서, 제 2 비트선쌍을 통해서 행하여지는 판독에 오동작을 초래하는 수가 있다.
도 10은 2조의 비트선쌍의 신호 배선층의 일례를 나타내는 단면도이다. 메모리셀(MC)의 좌측에 배치되는 비트선(BLA, BLB)과는 기생 용량(C1)을 통해서 커플링된다. 마찬가지로 메모리셀(MC)의 우측에 배치되는 비트선(XBLA, XBLB)은 기생 용량(C0)을 통해서 커플링된다. 이 경우에 판독 동작 중의 제 2 비트선쌍(BLB, XBLB)이 메모리셀(MC)에 의해 H, L레벨로 구동될 때에 기입 동작 중의 제 1 비트선쌍(BLA, XBLA)이 기입 앰프(WA)에 의해 L, H레벨로 구동되면, 보다 큰 진폭으로 구동되는 제 1 비트선쌍(BLA, XBLA)의 L, H레벨이 기생 용량을 통해서 제 2 비트선쌍(BLB, XBLB)으로 전달되어, 보다 작은 진폭으로 구동되고 있는 제 2 비트선쌍(BLB, XBLB)의 레벨이 반전하는 경우가 있다.
도 11은 종래예의 동작을 나타내는 신호 파형도의 예이다. 도 11에서 도 9에 나타내지 않은 프리셋 신호(PRA, PRB)가 H레벨이 되어 비트선쌍과 데이터 버스선쌍이 모두 H레벨로 프리셋된다. 그 후 칼럼 선택 신호(CLA, CLB)가 H레벨로 상승해서 비트선쌍이 각각의 데이터 버스선쌍에 접속된다. 그리고, 가령 워드선(WLA, WLB)이 각각 상승하여 동일 칼럼 내의 다른 메모리셀이 선택되었다고 한다.
판독이 이루어지고 있는 제 2 비트선쌍(BLB, XBLB) 및 제 2 데이터 버스선쌍(DBB, XDBB)은 메모리셀(MC)에 의해 구동되어, 도시한 바와 같이 근소한 전위차(ΔV)를 갖는다. 그리고 제 2 센스 앰프(SAB)를 구동하는 신호(NSAB)가 상승하면, 제 2 비트선쌍 및 제 2 데이터 버스선쌍이 크게 구동되어 H레벨과 L레벨이 된다. 한편, 제 1 데이터 버스선쌍(DBA, XDBA) 및 제 1 비트선쌍(BLA, XBLA)이 기입 앰프(WA)에 의해 구동되며, 지금의 예에서는 한쪽 비트선(BLA)이 L레벨로 크게 구동된다. 이 구동에 응답해서 기생 용량(C1)으로 커플링되는 제 2 비트선(BLB)도 L레벨 측으로 구동되어, 최악의 경우 제 2 비트선쌍(BLB, XBLB)간의 H, L레벨이 반전하게 된다. 이러한 반전에 의해 센스 앰프(SAB)는 잘못된 판독 데이터를 출력하여 버린다.
상기한 오(誤)판독 동작은 동일 칼럼의 다른 메모리셀에 대해서 동시에 판독을 하는 경우에도 마찬가지로 생기는 경우가 있다.
복수쌍의 데이터 버스선쌍간의 크로스토크를 적게 하는 것을 기재한 공지예로서 일본 특개평4-252494호 공보가 있다. 그러나, 이 특허에는 상기한 복수의 비트선쌍을 1개의 칼럼에 설치한 메모리의 과제를 지적하는 것은 아니다.
그래서, 본 발명의 목적은 칼럼마다 복수조의 비트선쌍을 갖는 메모리로서, 비트선쌍간의 크로스토크에 의한 판독의 오동작을 방지한 반도체 기억 장치를 제공하는데 있다.
또한, 본 발명의 목적은 듀얼포트형의 SRAM으로서, 기입 및 판독이 동시에 이루어질 때의 판독의 오동작을 방지한 반도체 기억 장치를 제공하는데 있다.
또한, 본 발명의 목적은 복수쌍의 상보 신호선쌍을 병설하였을 때에 크로스토크에 의한 영향을 최소한으로 억제하는 신규한 구성을 갖는 반도체 장치를 제공하는데 있다.
도 1은 본 발명의 실시예의 반도체 기억 장치의 개략도.
도 2는 도 1의 상세 회로도.
도 3은 도 1의 실시예의 비트선쌍의 단면도.
도 4는 도 3의 비트선쌍의 위치 관계를 나타내는 모의적인 사시도.
도 5는 제 1 실시예의 동작을 나타내는 신호 파형도.
도 6은 제 1 실시예의 변형례의 비트선쌍의 단면도.
도 7은 제 2 실시예의 비트선쌍의 단면도.
도 8은 제 3 실시예의 비트선쌍의 배치를 나타내는 회로도.
도 9는 종래예의 반도체 기억 장치의 개략도.
도 10은 2조의 비트선쌍의 신호 배선층의 일례를 나타내는 단면도.
도 11은 종래예의 동작을 나타내는 신호 파형도.
(부호의 설명)
BLA, XBLA 제 1 비트선쌍
BLB, XBLB 제 2 비트선쌍
DBA, XDBA 제 1 데이터 버스선쌍
DBB, XDBB 제 2 데이터 버스선쌍
MC 메모리셀
SAA, SAB 센스 앰프
WA 라이트 앰프, 기입 회로
상기 목적을 달성하기 위해서 본 발명은, 예를 들어 SRAM 등의 메모리셀이 칼럼 방향으로 복수 설치되고, 그 칼럼에 대해서 복수쌍의 비트선쌍이 설치된 메모리 구성을 대상으로 한다. 기입 회로가 제 1 비트선쌍을 구동해서 칼럼 내의 메모리셀에 데이터의 기입을 하고, 동시에 센스 앰프가 제 2 비트선쌍을 통해서 데이터의 판독을 한다. 그 경우에, 동일 칼럼에 설치되는 제 1 비트선쌍과 제 2 비트선쌍이 역상 신호로 구동되었을 때에, 판독용의 제 2 비트선쌍의 미소한 전위차가 반전하는 것을 방지하기 위해서 제 1 배선층에 제 1 및 제 2 비트선쌍의 한쪽 비트선이 각각 고정 전위 배선을 개재해서 평행으로 배치되고, 또한 절연층을 매개로 해서 형성된 제 2 배선층에 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 각각 고정 전위 배선을 개재해서 평행하게 배치된다.
이러한 구성으로 함으로써 제 1 비트선쌍과 제 2 비트선쌍은 각각의 배선층으로 고정 전위 배선을 개재해서 배치되므로, 역상 신호로 구동되어도 상호의 크로스토크는 방지되어 판독의 오동작이 방지된다.
오동작 방지의 비트선쌍의 다른 배치예에서는 제 1 배선층의 메모리셀 영역의 양단부의 위치에 제 1 및 제 2 비트선쌍의 한쪽 비트선이 평행하게 배치되고, 또한 절연층을 개재해서 형성되는 제 2 배선층의 메모리셀 영역의 양단부의 위치에 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 평행하게 배치된다. 이와 같이 서로 크로스토크의 영향이 우려되는 제 1 및 제 2 비트선을 메모리셀 영역의 양단부에 거리를 두고서 배치함으로써 양 비트선간의 기생 용량이 충분히 적어져 크로스토크에 의한 영향을 없앨 수 있다. 그리고, 2쌍으로 비트선을 배치하기 위해서 비트선쌍은 2층 배선 구조로 배치된다.
또한, 오동작 방지의 비트선쌍의 다른 배치예에서는 제 1 비트선쌍이 제 1 배선층에 평행하게 배치되고, 제 1 비트선쌍이 제 2 배선층에 평행하게 배치되고, 제 1 및 제 2 배선층간에 제 1 및 제 2 비트선간에 개재하는 고정 전위 배선을 갖는 제 3 배선층을 형성한다.
또한, 다른 배치예에서는 제 1 또는 제 2 비트선쌍의 한쪽 비트선쌍이 평행하게 배치되고, 다른쪽 비트선쌍이 평행하게 소정 거리마다 교차해서 배치된다. 상기한 어느 배치라도, 2조의 비트선쌍이 역상 신호로 구동되어도 상호의 크로스토크가 방지되어 판독의 오동작은 방지된다.
상기한 목적을 달성하기 위해서 본 발명은 복수의 메모리셀이 배치된 칼럼에 대해서 제 1 및 제 2 비트선쌍이 각각 설치되고, 상기 메모리셀로의 데이터의 기입 시에 상기 제 1 비트선쌍을 구동하는 기입 회로와, 상기 메모리셀로부터의 데이터의 판독 시에 상기 제 2 비트선쌍의 전위차를 검출하는 센스 앰프를 갖는 반도체 기억 장치에 있어서,
상기 제 1 및 제 2 비트선쌍의 한쪽 비트선이 그들간에 각각 고정 전위 배선을 개재해서 평행하게 배치되는 제 1 배선층과,
상기 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 그들간에 고정 전위 배선을 개재해서 평행하게 배치되며, 상기 제 1 배선층과 절연층을 개재해서 형성된 제 2 배선층을 갖고,
상기 제 1 및 제 2 비트선쌍의 상기 한쪽 비트선과 다른쪽 비트선이 상기 절연층을 개재해서 대향하는 위치에 배치되어 있는 것을 특징으로 한다.
상기한 발명에 의하면, 제 1 비트선쌍과 제 2 비트선쌍간에 고정 전위 배선이 개재하므로, 제 1 및 제 2 비트선쌍간에서의 크로스토크는 최소한으로 억제된다.
또한, 상기한 목적을 달성하기 위해서 본 발명은 복수의 메모리셀이 배치된 칼럼에 대해서 제 1 및 제 2 비트선쌍이 각각 설치되고, 상기 메모리셀로의 데이터의 기입 시에 상기 제 1 비트선쌍을 구동하는 기입 회로와, 상기 메모리셀로부터의 데이터의 판독 시에 상기 제 2 비트선쌍의 전위차를 검출하는 센스 앰프를 갖는 반도체 기억 장치에 있어서,
상기 제 1 및 제 2 비트선쌍의 한쪽 비트선이 상기 메모리셀 형성 영역의 양단부에 평행하게 배치되는 제 1 배선층과,
상기 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 상기 메모리셀 형성 영역의 양단부에 평행하게 배치되며, 상기 제 1 배선층과 절연층을 개재해서 형성된 제 2 배선층을 갖고,
상기 제 1 및 제 2 비트선쌍의 상기 한쪽 비트선과 다른쪽 비트선이 상기 절연층을 개재해서 대향하는 위치에 배치되어 있는 것을 특징으로 한다.
상기한 발명에 의하면 제 1 및 제 2 비트선쌍의 한쪽 비트선과 다른쪽 비트선이 메모리셀 영역의 양단부의 위치에 배치되므로, 그들 비트선간의 크로스토크의 발생을 억제할 수 있다.
또한, 상기한 목적을 달성하기 위해서, 본 발명은 복수의 메모리셀이 배치된 칼럼에 대해서 제 1 및 제 2 비트선쌍이 각각 설치되고, 상기 메모리셀로의 데이터의 기입 시에 상기 제 1 비트선쌍을 구동하는 기입 회로와, 상기 메모리셀로부터의 데이터의 판독 시에 상기 제 2 비트선쌍의 전위차를 검출하는 센스 앰프를 갖는 반도체 기억 장치에 있어서,
상기 제 1 비트선쌍의 비트선이 평행하게 배치되는 제 1 배선층과,
상기 제 2 비트선쌍의 비트선이 평행하게 배치되며, 상기 제 1 배선층과 절연층을 개재하여 형성된 제 2 배선층과,
상기 제 1 및 제 2 배선층간에 형성되고, 상기 제 1 및 제 2 비트선쌍간에 배치된 고정 전위 배선을 갖는 제 3 배선층을 갖는 것을 특징으로 한다.
상기한 발명에 의하면, 제 1 비트선쌍과 제 2 비트선쌍간에 고정 전위 배선의 층이 개재하므로, 제 1 및 제 2 비트선간에서의 크로스토크는 최소한으로 억제된다.
또한, 상기한 목적을 달성하기 위해서 본 발명은 복수의 메모리셀이 배치된 칼럼에 대해서 제 1 및 제 2 비트선쌍이 각각 설치되고, 상기 메모리셀로의 데이터의 기입 시에 상기 제 1 비트선쌍을 구동하는 기입 회로와, 상기 메모리셀로부터의 데이터의 판독 시에 상기 제 2 비트선쌍의 전위차를 검출하는 센스 앰프를 갖는 반도체 기억 장치에 있어서,
상기 제 1 또는 제 2 비트선쌍의 비트선이 평행하게 배치되며, 상기 제 2 또는 제 1 비트선쌍의 비트선이 평행하게 소정의 거리마다 교차해서 배치된 것을 특징으로 한다.
상기한 발명에 의하면, 제 1 및 제 2 비트선쌍간의 크로스토크가 상쇄되므로, 크로스토크에 의한 오판독은 방지된다
(실시예)
이하, 본 발명의 실시예에 대하여 도면을 참조해서 설명한다. 그러나 본 발명의 기술적 범위가 그 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 실시예의 반도체 기억 장치의 개략도이다. 도 1의 예에서는 1개의 메모리셀(MC)을 나타낸다. 단, 통상의 반도체 기억 장치는 복수의 메모리셀이 매트릭스 형상으로 배치된다. 도 1에 나타낸 듀얼포트 RAM에서는 각 칼럼의 메모리셀(MC)에 대해서 제 1 비트선쌍(BLA, XBLA)과 제 2 비트선쌍(BLB, XBLB)이 설치되고, 각각 메모리셀(MC)에 접속된다. 제 1 및 제 2 비트선쌍에는 각각 이퀄라이즈 회로(EQA2, EQB2)가 설치되고, 이퀄라이즈 회로는 각각의 프리셋 신호 PRA, PRB에 응답해서 비트선쌍을 동전위로 제어한다.
각 칼럼에 설치된 제 1 비트선쌍(BLA, XBLA)은 칼럼 선택 회로(칼럼 게이트)(CLSA)를 통해서 기입 회로인 라이트 앰프(WA)와 센스 앰프(SAA)가 설치된 제 1 데이터 버스선쌍(DBA, XDBA)에 접속된다. 따라서, 제 1 칼럼 선택 신호 CLA에 의해 선택된 칼럼의 제 1 비트선쌍이 제 1 데이터 버스선쌍(DBA, XDBA)에 접속된다. 센스 앰프(SAA)는 도시하지 않은 제 1 출력 버퍼(OBA)에 접속된다. 또, 제 1 데이터 버스선쌍(DBA, XDBA)에는 이퀄라이즈 회로(EQA1)가 설치되고, 이 이퀄라이즈 회로는 프리셋 신호 PRA에 응답해서 제 1 데이터 버스선쌍(DBA, XDBA)을 동일 전위로 리셋한다.
마찬가지로, 각 칼럼에 설치된 제 2 비트선쌍(BLB, XBLB)은 칼럼 선택 회로(CLSB)를 통해서 판독용의 센스 앰프(SAB)가 설치된 제 2 데이터 버스선쌍(DBB, XDBB)에 접속된다. 제 2 칼럼 선택 신호 CLB에 의해 선택된 칼럼의 제 2 비트선쌍이 제 2 데이터 버스선쌍(DBB, XDBB)에 접속된다. 그리고, 센스앰프(SAB)는 도시하지 않은 제 2 출력 버퍼(OBB)에 접속된다.
도 2는 도 1의 상세 회로도이다. 메모리셀(MC)은 P채널 트랜지스터(P1, P2)와 N채널 트랜지스터(N1, N2)로 된 2개의 CMOS가 교차 접속한 구성을 갖는다. 또, N채널 트랜지스터(N5, N6)가 N1, N2에 접속된다. 그리고, 메모리셀(MC)은 제 1 비트선쌍(BLA, XBLA)에 접속되는 트랜지스터(N3, N4)와, 제 2 비트선쌍(BLB, XBLB)에 접속되는 트랜지스터(N7,N8)를 갖는다. 워드선(WLA)이 H레벨이 됨으로써 트랜지스터(N3, N4)가 도통하고, 워드선(WLB)이 H레벨이 됨으로써 트랜지스터(N7, N8)가 도통한다.
이퀄라이즈 회로(EQA1, EQA2, EQB1, EQB2)는 모두 같은 회로로서, 예를 들어 이퀄라이즈 회로(EQA1)는 P채널 트랜지스터(P30, P31, P32)로 되고, 제 1 프리셋 신호 PRA가 H레벨이 되는 것에 응답해서 그들의 트랜지스터가 도통하여, 제 1 데이터 버스선쌍(DBA, XDBA)을 전원VDD레벨로 구동한다.
칼럼 선택 회로(CLSA, CLSB)는 다같이 CMOS 트랜스퍼게이트(P20, N20, P21, N21 및 P22, N22, P23, N23)로 구성된다. 그리고, 각각의 칼럼 선택 신호 CLA, CLB가 H레벨이 될 때에 도통해서, 대응하는 칼럼의 제1, 제 2 비트선쌍이 제 1, 제 2 데이터 버스선쌍에 각각 접속된다.
제 1 데이터 버스선쌍(DBA, XDBA)에 접속되는 제 1 센스 앰프(SAA)는 P채널 트랜지스터(P50, P51, P52) 및 N채널 트랜지스터(N50, N51, N52)로 구성되고, 각각의 입력과 출력이 교차 접속된다. 센스 앰프의 활성화 신호 PSAA가 L레벨로, NSAA가 H레벨로 각각 구동될 때에, 제 1 데이터 버스선쌍(DBA, XDBA)간의 미소한 전위차를 검출해서 H레벨 및 L레벨로 각각 구동한다. 제 2 데이터 버스선쌍(DBB, XDBB)에 접속되는 제 2 센스 앰프(SAB)도 같은 구성으로서, 마찬가지의 센스 앰프 활성화 신호(PSAB, NSAB)로 구동된다.
제 1 데이터 버스선쌍(DBA, XDBA)에는 기입 회로인 라이트 앰프(WA)가 설치된다. 라이트 앰프(WA)는 N채널 트랜지스터(N40, N41, N42, N43)를 갖고, 외부로부터의 기입 데이터에 따른 역상의 데이터 신호(DA, XDA)에 의해 각각 도통 제어되어 제 1 데이터 버스선쌍(DBA, XDBA)을 구동한다.
도 3은 제 1 실시예의 비트선쌍의 단면도이다. 도 3의 예에서는 반도체 기판(30)의 표면에 메모리셀(MC)을 구성하는 8개의 트랜지스터가 형성된다. 도 3의 예에서는 2개의 메모리셀(MC1, MC2)이 형성된다. 그리고, 제 1 절연층(32)을 개재해서 형성되는 제 1 배선층(34)에는 제 1 비트선쌍 중의 한쪽 비트선(BLA)과 제 2 비트선 중의 한쪽 비트선(XBLB)이 각각 고정 전위인 전원 배선(Vdd)과 접지 배선(Vss)을 개재해서 배치된다. 또한, 제 2 절연층(36) 위에 형성되는 제 2 배선층(38)에는 제 1 비트선쌍 중의 다른쪽 비트선(BLB)과 제 2 비트선쌍 중의 다른쪽 비트선(XBLA)이 마찬가지로 전원 배선(Vdd)과 접지 배선(Vss)을 개재해서 배치된다. 그리고, 제 1, 제 2 비트선쌍의 한쪽 비트선(BLA, XBLB)과 다른쪽 비트선(XBLA, BLB)이 대향하는 위치에 배치된다. 이러한 구조로 함으로써, 제 1 비트선쌍(BLA, XBLA)과 제 2 비트선쌍(BLB, XBLB)은 각각의 배선층(34, 38)으로 고정 전위에 있는 전원 배선(Vdd, Vss)을 개재해서 분리된다. 그 결과, 제 1 및 제 2 비트선쌍간의 크로스토크가 방지된다.
도 4는 도 3의 비트선쌍의 위치 관계를 나타내는 모의적인 사시도이다. 반도체 기판(30)의 표면에 형성된 메모리셀(MC)의 영역에 대해서 제 1 및 제 2 비트선쌍(BLA, XBLA, BLB, XBLB)이 입체적으로 나타나 있다. 도 4에 나타낸 바와 같이, 메모리셀(MC)의 게이트 트랜지스터(N3, N4)는 제 1 비트선쌍(BLA, XBLA)에 각각 접속된다. 또, 메모리셀(MC)의 게이트 트랜지스터(N7, N8)는 제 2 비트선쌍(BLB, XBLB)에 각각 접속된다. 도 4의 예에서는 메모리셀(MC)의 좌측의 게이트 트랜지스터(N3, N7)에 접속되는 비트선(BLA, BLB)이 다같이 메모리셀(MC)의 좌측에 배치되는 일은 없다. 마찬가지로, 메모리셀(MC)의 우측의 게이트 트랜지스터(N4, N8)에 대한 비트선(XBLA, XBLB)도 마찬가지로 해서 다같이 우측에 배치되는 일은 없다.
도 5는 제 1 실시예의 동작을 나타내는 신호 파형도이다. 도 1, 도 2 및 도 5를 참조하면서 제 1 비트선쌍(BLA, XBLA)을 통해서 데이터를 기입함과 동시에, 동일 칼럼의 다른 메모리셀의 데이터를 제 2 비트선쌍(BLB, XBLB)을 통해서 판독하는 동작에 대해서 설명한다. 판독과 기입의 데이터는 서로 반전 신호인 것으로 한다.
우선, 프리셋 신호(PRA, PRB)가 H레벨로 상승하고, 각각의 이퀄라이즈 회로(EQA1, EQA2, EQB1, EQB2)가 데이터 버스선쌍과 비트선쌍을 H레벨로 구동한다. 그 후, 칼럼 선택 신호(CLA, CLB)가 다같이 H레벨로 상승하고, 대응하는 칼럼 선택 회로(CLSA, CLSB)가 도통하여, 제 1 및 제 2 비트선쌍이 각각 제 1 및 제 2 데이터 버스선쌍에 접속된다. 이 예에서는 선택된 제 1 및 제 2 비트선쌍이 동일 칼럼 내에 배치되는 것으로 한다.
그리고, 프리셋 신호(PRA, PRB)를 L레벨로 되돌리고 나서 워드선(WLA, WLB)이 H레벨로 구동된다. 이 예에서는 구동되는 워드선(WLA, WLB)은 각각 다른 행에 배치된 워드선이다. 워드선(WLB)의 상승에 의해 대응하는 메모리셀(MC)의 트랜지스터(N7, N8)가 도통하여, 제 2 비트선쌍(BLB, XBLB)의 한쪽이 트랜지스터 N5 또는 N6에 의해 L레벨로 구동된다. 여기서는 한쪽 비트선(BLB) 및 데이터 버스선(DBB)이 트랜지스터(N5)에 의해 L레벨로 구동되고, 다른쪽 비트선(XBLB) 및 데이터 버스선(XDBB)이 H레벨로 유지된다. 이 제 2 비트선쌍(BLB, XBLB) 및 제 2 데이터 버스선쌍(DBB, XDBB)에 발생한 미소 전위차가 센스 앰프(SAB)로 검출되어, 보다 큰 전위차가 되도록 구동된다. 보다 구체적으로는 L레벨 측의 비트선(BLB, DBB)이 각각 접지 레벨로 구동된다.
한편, 라이트 앰프(WA)에는 기입 데이터 신호(DA)에 L레벨, 기입 데이터 신호(XDA)에 H레벨이 공급되고, 트랜지스터(N40, N43)가 도통하여, 제 1 데이터 버스선(DBA)과 제 1 비트선(BLA)을 L레벨(접지 레벨)로 구동하고, 제 1 데이터 버스선(DBA)과 제 1 비트선(XBLA)을 H레벨(전원 Vdd레벨)로 구동한다. 이들 라이트 앰프 내의 트랜지스터의 구동 능력은 메모리셀(MC) 내의 트랜지스터(N1, N2) 및 (P1, P2)보다도 크며, 메모리셀(MC) 내의 상태에 상관없이 제 1 데이터 버스선쌍과 제 1 비트선쌍을 통해서 기입 데이터 신호에 따른 상태로 메모리셀(MC) 내의 트랜지스터를 제어한다. 또한, 제 1 비트선쌍의 진폭은 판독 동작 중의 제 2 비트선쌍의 진폭보다도 크다.
라이트 앰프(WA)에 의해 트랜지스터(N40)가 도통해서 제 1 비트선쌍의 한쪽비트선(BLA)을 L레벨(접지 레벨)로 크게 구동하여도, 그 동작이 기생 용량을 통해서 병설되는 제 2 비트선쌍의 한쪽 비트선(XBLB)의 H레벨에 영향을 주는 일은 없다. 즉, 도 3에 나타낸 바와 같이, 제 1 비트선쌍(BLA, XBLA)과 제 2 비트선쌍(BLB, XBLB)은 각각의 배선층(34, 38) 상에서 고정 전위인 전원 배선(Vdd)과 접지 배선(Vss)을 개재해서 배치되므로, 라이트 앰프(WA)에 의해 큰 진폭으로 구동되는 제 1 비트선(XBLA)의 L레벨의 동작에 의해 판독 동작 중의 제 2 비트선쌍의 비트선(BLB)이 L레벨 측으로 구동되는 일은 없다. 그 결과 도면 중 100으로 나타낸 바와 같이 제 2 비트선쌍과 제 2 데이터 버스선쌍에 발생한 미소 전위차가 작아지는 일은 없고, 제 2 센스 앰프(SAB)가 잘못된 데이터의 검출을 하는 일은 없다.
도 5에 나타낸 바와 같이, 그 후 워드선(WLA, WLB)이 하강하여 동시에 이루어진 판독과 기입의 동작이 종료한다.
도 1, 도 2에 나타내는 구조의 듀얼포트 RAM의 경우, 동일 칼럼 내의 다른 메모리셀을 동시에 판독하는 것도 가능하다. 그 경우는, 각각의 비트선쌍을 통해서 각각의 센스 앰프(SAA, SAB)에 의해 메모리셀 내의 데이터가 판독된다. 그 경우에 서로 반전하는 데이터가 동시에 판독되는 경우라도, 각각의 센스 앰프의 구동에 의해 제 1 및 제 2 비트선쌍이 반전 동작하여도 서로의 크로스토크는 전혀 발생하지 않으므로 잘못된 데이터의 판독은 없다.
또한, 도 3, 4에 나타낸 제 1 실시예에서는 제 2 비트선쌍(BLB, XBLB) 중, 비트선(XBLB)이 제 1 배선층(34)에, 비트선(BLB)이 제 2 배선층(38)에 각각 형성되어 있지만, 비트선(BLB)이 제 1 배선층(34)에, 비트선(XBLB)이 제 2 배선층(38)에 각각 형성되어도 마찬가지로 비트선쌍간의 크로스토크에 의한 오동작을 방지할 수 있다.
도 6은 제 1 실시예의 변형례의 비트선쌍의 단면도이다. 이 예에서는 제 1 및 제 2 비트선쌍의 한쪽 비트선(BLA, XBLB)이 제 1 배선층(34)에, 다른쪽 비트선(XBLA, BLB)이 제 2 배선층(38)에 형성되는 점은 도 3의 예와 동일하다. 단, 이들 비트선쌍은 메모리셀 영역(MC1,MC2)의 양단부의 위치에 평행하게 배치되고, 그들간에 고정 전위에 있는 전원선은 배치되지 않는다. 아키텍처의 형편 상, 도 6의 예에서는 전원 배선(Vdd)은 제 2 배선층(33)에 형성된다. 따라서, 제 1 배선층(34)과 제 2 배선층(38)에는 접지 배선(Vss)이 형성된다.
도 6의 변형례에서는 비트선쌍의 한쪽 비트선(BLA, XBLB)과 다른쪽 비트선(XBLA, BLB)이 충분히 거리를 두고서 배치된다. 그 결과, 양 비트선간의 기생 용량은 종래예와 같이 2조의 비트선쌍을 동일 배선층에 형성하는 경우보다도 작아지고, 비트선쌍간에서의 크로스토크에 의한 오동작을 방지할 수 있다. 도 6의 변형례의 경우도 그 배선과 메모리셀 영역과의 접속에 관한 사시도는 도 4와 동일하고, 그 동작도 도 5에서 설명한 것과 동일하다. 또한, 도 6의 변형례의 경우도 제 2 비트선쌍(BLB, XBLB)의 배선층(34, 38)의 위치는 반대로 되어도 좋다.
도 7은 제 2 실시예의 비트선쌍의 단면도이다. 이 예에서는 반도체 기판(40)의 표면에 메모리셀(MC1, MC2)을 구성하는 트랜지스터가 형성되고, 그 위에 형성된 제 1 절연층(42) 상의 제 1 배선층(44)에 제 2 비트선쌍(BLB, XBLB)이 전원배선(Vdd)과 접지 배선(Vss)을 개재해서 평행하게 배치된다. 제 1 배선층(44) 상에 형성된 제 2 절연층 상의 제 2 배선층(48)에는 고정 전위를 갖는 전원 배선(Vdd)과 접지 배선(Vss)이 설치된다. 또한, 제 2 배선층(48) 상에 형성된 제 3 절연층(50) 상의 제 3 배선층(52)에는 제 1 비트선쌍(BLA, XBLA)이 전원 배선(Vdd)과 접지 배선(Vss)을 개재해서 평행하게 배치된다. 그리고, 제 2 비트선쌍(BLB, XBLB)과 제 1 비트선쌍(BLA, XBLA)은 각각 제 1 배선층(44)과 제 3 배선층(52)에 설치되고, 이들간에는 제 2 배선층(48)에 형성된 고정 전위를 갖는 전원 배선(Vdd)이 배치된다. 이 전원 배선(Vdd) 대신에 접지 배선(Vss)이 배치되어도 좋다.
어떤 배선(Vdd, Vss)이라도 그것들의 고정 전위의 배선층이 제 2 배선층(48) 상에서 제 1 및 제 2 비트선쌍간에 배치됨으로써 제 1 및 제 2 비트선쌍간의 크로스토크는 최소한으로 억제된다. 따라서, 제 2 비트선쌍에 판독된 미소 전위차가 라이트 앰프(WA)에 의해 구동되는 제 1 비트선쌍의 전위의 변화에 의해서 영향을 받는 일은 적고, 제 2 센스 앰프(SAB)에 의한 잘못된 판독 동작이 방지된다.
도 8은 제 3 실시예의 비트선쌍의 배치를 나타내는 회로도이다. 도 8에는 1개의 칼럼 내에 6개의 메모리셀(MC0∼MC5)이 배치된 예를 나타낸다. 이 예에서는 제 2 비트선쌍(BLB, XBLB)은 병렬로 배치된다. 또한, 제 1 비트선쌍(BLA, XBLA)은 병렬로 배치되지만, 2개의 메모리셀(MC)마다 상층의 배선(200)을 이용해서 서로 교차해서 배치된다. 그리고, 예를 들면 제 1 및 제 2 비트선쌍은 동일 배선층 상에 병설된다.
제 3 실시예에서는 제 1 및 제 2 비트선쌍간의 기생 용량을 통해서 크로스토크가 발생하여도 각각의 전위의 변동은 최소한으로 억제된다. 즉, 가령 제 2 비트선쌍(BLB, XBLB)이 H레벨, L레벨의 상태에서 판독 동작이 이루어지고, 제 1 비트선쌍(BLA, XBLA)이 L레벨, H레벨로 구동되어서 기입이 이루어진 것으로 한다. 그 경우, 제 1 비트선쌍이 소정 거리마다 좌우 교차해서 배치되므로, 제 1 비트선쌍의 구동에 의한 제 2 비트선쌍으로의 크로스토크는 상쇄되어 버린다. 그 결과, 종래예와 같이 제 2 비트선쌍의 전위가 변동해서 잘못된 판독이 이루어지는 것이 방지된다.
제 3 실시예에서 제 1 비트선쌍이 좌우 병렬도 배치되고, 제 2 비트선쌍이 소정 거리마다 교차해서 배치된 경우도, 마찬가지로 크로스토크가 상쇄되는 것은 명백하다. 제 3 실시예에서는 제 1 및 제 2 비트선쌍은 동일 배선층에 형성되어도 좋고, 다른 배선층에 형성되어도 좋다. 또한, 크로스토크는 상쇄되므로, 그들 비트선쌍간에 고정 전위의 배선을 개재시킬 필요는 없다.
상기한 실시예에서는 2조의 비트선쌍이 형성된 예로 설명하였지만, 본 발명은 2조의 비트선쌍에 한정되지 않고, 3조 이상의 비트선쌍 및 데이터 버스선쌍이 형성되는 경우도 적용할 수 있다. 또한 그 복수조의 데이터 버스선쌍에 판독 앰프와 함께 기입 앰프가 각각 형성되는 경우도 마찬가지로 본 발명을 적용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 복수의 비트선쌍을 이용해서 동일 칼럼 내의 다른 메모리셀에 대해서 판독이나 기입을 동시에 할 수 있는 멀티포트 RAMD에 있어서, 비트선쌍의 배선간에 전원 배선이나 접지 배선 등의 고정 전위를갖는 배선을 개재시킴으로써 서로의 크로스토크를 최소한으로 할 수 있다. 특히, 기입과 판독이 동시에 이루어지는 멀티포트 RAM의 경우는 큰 진폭으로 구동되는 비트선쌍의 전위의 변화가 미소 전위차로 구동되는 별도의 비트선쌍에 영향을 주는 일은 없다. 그 결과, 잘못된 판독이 방지된다.
또한, 본 발명에 의하면, 복수의 비트선쌍을 이용해서 동일 칼럼 내의 다른 메모리셀에 대해서 판독이나 기입을 동시에 할 수 있는 멀티포트 RAM에 있어서, 비트선쌍을 소정 거리마다 교차해서 배치함으로써 그 비트선쌍이 다른 비트선쌍에 주는 크로스토크를 상쇄할 수 있다. 그 결과, 잘못된 판독을 방지할 수 있다.

Claims (4)

  1. 복수의 메모리셀이 배치된 칼럼에 대해서 제 1 및 제 2 비트선쌍이 각각 설치되고, 상기 메모리셀로의 데이터의 기입 시에 상기 제 1 비트선쌍을 구동하는 기입 회로와, 상기 메모리셀로부터의 데이터의 판독 출력 시에 상기 제 2 비트선쌍의 전위차를 검출하는 센스 앰프를 갖는 반도체 기억 장치에 있어서,
    상기 제 1 및 제 2 비트선쌍의 한쪽 비트선이 그들간에 고정 전위 배선을 개재해서 평행하게 배치되는 제 1 배선층과,
    상기 제 1 및 제 2 비트선쌍의 다른쪽 비트선이 그들간에 고정 전위 배선을 개재해서 평행하게 배치되며, 상기 제 1 배선층과 절연층을 개재해서 설치된 제 2 배선층을 갖고,
    상기 제 1 및 제 2 비트선쌍의 상기 한쪽 비트선과 다른쪽 비트선이 상기 절연층을 개재해서 대향하는 위치에 배치되며,
    상기 제1 비트선쌍과 제2 비트선쌍이 메모리셀 형성영역의 양단(兩端)에 이간하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 메모리셀은 데이터를 기억하는 래치 회로와, 제 1 워드선에 의해 도통 제어되고 상기 제 1 비트선쌍에 접속되는 제 1 게이트와, 제 2 워드선에 의해 도통 제어되고 상기 제 2 비트선쌍에 접속되는 제 2 게이트를 갖는 것을 특징으로 하는반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 메모리셀은 판독 출력 시에 상기 제 2 비트선쌍을 구동해서 상기 제 2 비트선쌍에 제 1 전위차를 생성하고,
    상기 기입 회로는 기입 시에 상기 제 1 비트선쌍을 구동해서 상기 제 1 비트선쌍에 상기 제 1 전위차보다도 큰 제 2 전위차를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 비트선쌍은 또한 3조 이상 설치되는 것을 특징으로 하는 반도체 기억 장치.
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