JPH08125130A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08125130A JPH08125130A JP6262338A JP26233894A JPH08125130A JP H08125130 A JPH08125130 A JP H08125130A JP 6262338 A JP6262338 A JP 6262338A JP 26233894 A JP26233894 A JP 26233894A JP H08125130 A JPH08125130 A JP H08125130A
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- JP
- Japan
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- wiring
- signal
- capacitance
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 多層配線を有する半導体集積回路において、
配線層の異なる信号配線間の容量結合によるクロストー
クやノイズを減少させ、回路動作の安定化を図る。 【構成】 信号配線１と信号配線２１について、その全
層間配線容量は、平行平板容量成分３１、フリンジ容量
成分４１、４２の合計になる。信号配線３１の両側に同
じ配線層を使用して、各々接地電位および電源電圧電位
に固定された接地配線８１および電源配線７１を層間絶
縁膜の膜厚程度以下に近接して設置することにより、信
号配線２１のフリンジから信号配線１へ向かう電気力線
の一部を、近接して設置した接地配線８１あるいは電源
配線７１へ終端させる。これにより、信号配線１と信号
配線２１の全層間配線容量のうち、フリンジ容量成分４
１および４２を大幅に減少させることができる。
配線層の異なる信号配線間の容量結合によるクロストー
クやノイズを減少させ、回路動作の安定化を図る。 【構成】 信号配線１と信号配線２１について、その全
層間配線容量は、平行平板容量成分３１、フリンジ容量
成分４１、４２の合計になる。信号配線３１の両側に同
じ配線層を使用して、各々接地電位および電源電圧電位
に固定された接地配線８１および電源配線７１を層間絶
縁膜の膜厚程度以下に近接して設置することにより、信
号配線２１のフリンジから信号配線１へ向かう電気力線
の一部を、近接して設置した接地配線８１あるいは電源
配線７１へ終端させる。これにより、信号配線１と信号
配線２１の全層間配線容量のうち、フリンジ容量成分４
１および４２を大幅に減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、多層金属配線を有する
半導体集積回路に関するものである。
半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサなどの半導体
集積回路は高速化、大規模化が進んでおり、高速大容量
のオンチップＲＡＭ／ＲＯＭなどが搭載されるようにな
ってきている。それにともない、これらのオンチップＲ
ＡＭ／ＲＯＭは、半導体集積回路のレイアウト面積の大
半を占めることが多くなっている。
集積回路は高速化、大規模化が進んでおり、高速大容量
のオンチップＲＡＭ／ＲＯＭなどが搭載されるようにな
ってきている。それにともない、これらのオンチップＲ
ＡＭ／ＲＯＭは、半導体集積回路のレイアウト面積の大
半を占めることが多くなっている。
【０００３】これらのオンチップＲＡＭ／ＲＯＭブロッ
クの多くは、通常、自動配置配線プログラムでレイアウ
トされるランダムロジックブロックと異なり、ブロック
内のトランジスタの密度が高いため、ブロック内部で上
層の金属配線層をレイアウト面積縮小のために有効に利
用できない。さらに、オンチップＲＡＭ／ＲＯＭブロッ
クはその内部で微少な電圧差を増幅して動作させること
が多く、信号配線間の寄生容量結合によるノイズの影響
を受けて誤動作してしまう可能性があるため、上層配線
を利用して、ＲＡＭ／ＲＯＭブロック以外の信号配線を
ＲＡＭ／ＲＯＭブロック上に配置できない場合が多い。
クの多くは、通常、自動配置配線プログラムでレイアウ
トされるランダムロジックブロックと異なり、ブロック
内のトランジスタの密度が高いため、ブロック内部で上
層の金属配線層をレイアウト面積縮小のために有効に利
用できない。さらに、オンチップＲＡＭ／ＲＯＭブロッ
クはその内部で微少な電圧差を増幅して動作させること
が多く、信号配線間の寄生容量結合によるノイズの影響
を受けて誤動作してしまう可能性があるため、上層配線
を利用して、ＲＡＭ／ＲＯＭブロック以外の信号配線を
ＲＡＭ／ＲＯＭブロック上に配置できない場合が多い。
【０００４】図２は、従来の半導体集積回路の断面図を
示したものである。ここで、信号配線１と信号配線２１
について注目すると、その全層間配線容量は平行平板容
量成分３１とフリンジ容量成分４１及び４２を合計した
ものとなる。半導体集積回路の微細化が進むにつれて、
配線間隔が小さくなるために配線容量が大きくなってき
ており、配線の断面構造がより立体的になっているた
め、全層間配線容量に占めるフリンジ容量成分の割合は
大きくなってきている。一例を挙げると、サブミクロン
デザインルールを用いた半導体集積回路においては、平
行平板容量成分とフリンジ容量成分はほぼ同等か、ある
いはそれ以上の割合となってきている。
示したものである。ここで、信号配線１と信号配線２１
について注目すると、その全層間配線容量は平行平板容
量成分３１とフリンジ容量成分４１及び４２を合計した
ものとなる。半導体集積回路の微細化が進むにつれて、
配線間隔が小さくなるために配線容量が大きくなってき
ており、配線の断面構造がより立体的になっているた
め、全層間配線容量に占めるフリンジ容量成分の割合は
大きくなってきている。一例を挙げると、サブミクロン
デザインルールを用いた半導体集積回路においては、平
行平板容量成分とフリンジ容量成分はほぼ同等か、ある
いはそれ以上の割合となってきている。
【０００５】
【発明が解決しようとする課題】異なる配線層の信号配
線間に層間配線容量が存在すると、容量結合により、信
号配線１の信号が変化した時に信号配線２にノイズが発
生する。逆に信号配線２の信号の変化によって信号配線
１へノイズが発生する場合も考えられる。信号配線１を
前述のＲＡＭ／ＲＯＭブロック内の信号配線、信号配線
２をその上層配線として考えた場合、微少な電圧差を増
幅して動作しているＲＡＭ／ＲＯＭブロック内の信号配
線へ、容量結合を介して上層配線の信号の変化がノイズ
として現れてしまうことになり、最悪の場合にはＲＡＭ
／ＲＯＭブロックの誤動作の原因になってしまう。
線間に層間配線容量が存在すると、容量結合により、信
号配線１の信号が変化した時に信号配線２にノイズが発
生する。逆に信号配線２の信号の変化によって信号配線
１へノイズが発生する場合も考えられる。信号配線１を
前述のＲＡＭ／ＲＯＭブロック内の信号配線、信号配線
２をその上層配線として考えた場合、微少な電圧差を増
幅して動作しているＲＡＭ／ＲＯＭブロック内の信号配
線へ、容量結合を介して上層配線の信号の変化がノイズ
として現れてしまうことになり、最悪の場合にはＲＡＭ
／ＲＯＭブロックの誤動作の原因になってしまう。
【０００６】これらの問題は次の理由で生じていた。す
なわち、半導体集積回路の微細化によって、層間配線容
量が無視できなくなり、配線層間の寄生容量によって、
異なる配線層の信号線の間に容量結合によるノイズやク
ロストークが発生するためである。
なわち、半導体集積回路の微細化によって、層間配線容
量が無視できなくなり、配線層間の寄生容量によって、
異なる配線層の信号線の間に容量結合によるノイズやク
ロストークが発生するためである。
【０００７】通常のランダムロジックの回路について
は、容量結合による多少のノイズやクロストークが発生
したとしても、ノイズマージンが比較的大きいため、回
路の誤動作などの致命的な障害が発生することは稀であ
る。しかし、オンチップＲＡＭ・ＲＯＭなどの回路の場
合には、微少な電圧差（通常は数１０ｍＶ〜数１００ｍ
Ｖ）を増幅して動作させることが多い。このような場合
には前述のような容量結合による微弱なノイズであって
も、回路の誤動作といった障害の原因になる。従来は、
このような回路の誤動作を未然に防ぐため、ノイズマー
ジンの高くないオンチップＲＡＭ・ＲＯＭなどの回路の
上層については配線禁止領域として、別の回路の信号配
線を配置しないことが多い。このため、レイアウトの大
部分を占めるオンチップＲＡＭ・ＲＯＭなどの上層に信
号配線を配置できないため、レイアウト面積が増大する
ため、半導体集積回路のコストアップの原因になるとい
う問題があった。
は、容量結合による多少のノイズやクロストークが発生
したとしても、ノイズマージンが比較的大きいため、回
路の誤動作などの致命的な障害が発生することは稀であ
る。しかし、オンチップＲＡＭ・ＲＯＭなどの回路の場
合には、微少な電圧差（通常は数１０ｍＶ〜数１００ｍ
Ｖ）を増幅して動作させることが多い。このような場合
には前述のような容量結合による微弱なノイズであって
も、回路の誤動作といった障害の原因になる。従来は、
このような回路の誤動作を未然に防ぐため、ノイズマー
ジンの高くないオンチップＲＡＭ・ＲＯＭなどの回路の
上層については配線禁止領域として、別の回路の信号配
線を配置しないことが多い。このため、レイアウトの大
部分を占めるオンチップＲＡＭ・ＲＯＭなどの上層に信
号配線を配置できないため、レイアウト面積が増大する
ため、半導体集積回路のコストアップの原因になるとい
う問題があった。
【０００８】本発明は上記課題を解決するものであり、
ノイズマージンの高くないオンチップＲＡＭ／ＲＯＭな
どの回路ブロックの上層に、別の回路の信号配線をノイ
ズの発生を抑制して配置することを可能にするものであ
り、レイアウト面積の小さい、安価な半導体集積回路を
提供することを目的とする。
ノイズマージンの高くないオンチップＲＡＭ／ＲＯＭな
どの回路ブロックの上層に、別の回路の信号配線をノイ
ズの発生を抑制して配置することを可能にするものであ
り、レイアウト面積の小さい、安価な半導体集積回路を
提供することを目的とする。
【０００９】
【課題を解決するための手段】前記の課題を解決するた
め、第１の手段は、複数の金属配線層を有する半導体集
積回路中の、信号配線の両側に平行に、前記信号配線と
同じ配線層の接地電位および電源電圧電位に固定された
接地配線および電源配線を、異なる配線層の配線を電気
的に絶縁する層間絶縁層の厚さと同等かあるいはそれ以
下の距離まで前記信号配線に近接して配置するよう構成
したものである。
め、第１の手段は、複数の金属配線層を有する半導体集
積回路中の、信号配線の両側に平行に、前記信号配線と
同じ配線層の接地電位および電源電圧電位に固定された
接地配線および電源配線を、異なる配線層の配線を電気
的に絶縁する層間絶縁層の厚さと同等かあるいはそれ以
下の距離まで前記信号配線に近接して配置するよう構成
したものである。
【００１０】第２の手段は、上記第１の手段において、
前記接地配線および電源配線と前記信号配線が、ＲＡＭ
／ＲＯＭ回路の上層に配置するよう構成したものであ
る。
前記接地配線および電源配線と前記信号配線が、ＲＡＭ
／ＲＯＭ回路の上層に配置するよう構成したものであ
る。
【００１１】
【作用】本発明は、前述の構成により、第１の発明で
は、多層配線を有する半導体集積回路において、信号配
線のフリンジ（側面）から、異なる配線層の信号配線へ
終端していた電気力線の大部分を、前述の接地電位ある
いは電源電圧電位に固定された２本の同じ配線層の配線
へ終端させることができるため、異なる複数の配線層の
配線の層間配線容量のフリンジ容量成分を大幅に減少さ
せることができ、層間配線容量全体を減少させることが
できる。層間配線容量を減少させることができるため、
異なる配線層の配線間のインピーダンスが大きくなり、
容量結合によるノイズやクロストークを抑えることが可
能である。
は、多層配線を有する半導体集積回路において、信号配
線のフリンジ（側面）から、異なる配線層の信号配線へ
終端していた電気力線の大部分を、前述の接地電位ある
いは電源電圧電位に固定された２本の同じ配線層の配線
へ終端させることができるため、異なる複数の配線層の
配線の層間配線容量のフリンジ容量成分を大幅に減少さ
せることができ、層間配線容量全体を減少させることが
できる。層間配線容量を減少させることができるため、
異なる配線層の配線間のインピーダンスが大きくなり、
容量結合によるノイズやクロストークを抑えることが可
能である。
【００１２】第２の発明では、前記信号配線と、その下
層のＲＡＭ／ＲＯＭ回路ブロック内の信号配線との間の
層間配線容量を抑えることができるため、容量結合によ
るノイズの発生を抑制することができる。ＲＡＭ／ＲＯ
Ｍ回路ブロックの動作に悪影響を与えることなくＲＡＭ
／ＲＯＭ回路の上層配線の有効利用が可能となるため、
半導体集積回路全体のレイアウト面積を縮小することが
できる。
層のＲＡＭ／ＲＯＭ回路ブロック内の信号配線との間の
層間配線容量を抑えることができるため、容量結合によ
るノイズの発生を抑制することができる。ＲＡＭ／ＲＯ
Ｍ回路ブロックの動作に悪影響を与えることなくＲＡＭ
／ＲＯＭ回路の上層配線の有効利用が可能となるため、
半導体集積回路全体のレイアウト面積を縮小することが
できる。
【００１３】
【実施例】図１は、本発明の実施例による半導体集積回
路の断面構造を示す。
路の断面構造を示す。
【００１４】１は信号配線（ｎ−１層目）、２１、２２
は信号配線（ｎ層目）、３１、３２は平行平板容量成
分、４１〜４４はフリンジ容量成分、５は絶縁層、６１
〜６４は線間容量成分、７１、７２は電源配線、８１は
接地配線である。
は信号配線（ｎ層目）、３１、３２は平行平板容量成
分、４１〜４４はフリンジ容量成分、５は絶縁層、６１
〜６４は線間容量成分、７１、７２は電源配線、８１は
接地配線である。
【００１５】以下、本発明の実施例を図面に基づいて説
明する。信号配線１と信号配線２１について注目する
と、その全層間配線容量は平行平板容量成分３１とフリ
ンジ容量成分４１及び４２を合計したものとなる。
明する。信号配線１と信号配線２１について注目する
と、その全層間配線容量は平行平板容量成分３１とフリ
ンジ容量成分４１及び４２を合計したものとなる。
【００１６】本発明においては、信号配線３１の両側に
同じ配線層を使用して、それぞれ接地電位および電源電
圧電位に固定された接地配線８１および電源配線７１を
層間絶縁膜の膜厚程度以下に近接して設置することによ
り、信号配線２１のフリンジ（側面）から信号配線１へ
向かう電気力線の一部を、近接して設置した接地配線８
１あるいは電源配線７１へ終端させる。
同じ配線層を使用して、それぞれ接地電位および電源電
圧電位に固定された接地配線８１および電源配線７１を
層間絶縁膜の膜厚程度以下に近接して設置することによ
り、信号配線２１のフリンジ（側面）から信号配線１へ
向かう電気力線の一部を、近接して設置した接地配線８
１あるいは電源配線７１へ終端させる。
【００１７】その結果、接地配線８１および電源配線７
１を信号配線２１に近接して配置しない場合と比較し
て、信号配線１と信号配線２１の全層間配線容量のう
ち、フリンジ容量成分４１および４２を大幅に減少させ
ることができる。
１を信号配線２１に近接して配置しない場合と比較し
て、信号配線１と信号配線２１の全層間配線容量のう
ち、フリンジ容量成分４１および４２を大幅に減少させ
ることができる。
【００１８】次にフリンジ容量成分がどの程度減少する
かについて、例を示して説明する。図３は、信号配線２
１と接地配線８１および電源配線７１の距離を変化させ
た場合の信号配線１と信号配線２１の間の層間容量のフ
リンジ容量成分４１および４２の依存性を示したグラフ
の一例である。横軸は配線間隔、縦軸はフリンジ容量成
分を配線間隔が６μmの場合を１として規格化したもの
である。信号配線２１と接地配線８１および電源配線７
１の間隔が小さくなるに従って、信号配線１と信号配線
２１の間の層間容量のフリンジ成分４１は大幅に小さく
なる。接地配線８１および電源配線７１を配置しない場
合（配線間隔が６μm以上の場合と考えることができ
る）、あるいは接地配線８１および電源配線７１を配置
した場合でも配線間隔が６μm以上ある場合と比較し
て、１／３〜１／４程度にすることが可能である。
かについて、例を示して説明する。図３は、信号配線２
１と接地配線８１および電源配線７１の距離を変化させ
た場合の信号配線１と信号配線２１の間の層間容量のフ
リンジ容量成分４１および４２の依存性を示したグラフ
の一例である。横軸は配線間隔、縦軸はフリンジ容量成
分を配線間隔が６μmの場合を１として規格化したもの
である。信号配線２１と接地配線８１および電源配線７
１の間隔が小さくなるに従って、信号配線１と信号配線
２１の間の層間容量のフリンジ成分４１は大幅に小さく
なる。接地配線８１および電源配線７１を配置しない場
合（配線間隔が６μm以上の場合と考えることができ
る）、あるいは接地配線８１および電源配線７１を配置
した場合でも配線間隔が６μm以上ある場合と比較し
て、１／３〜１／４程度にすることが可能である。
【００１９】信号配線１と信号配線２２についても同様
に、層間容量のフリンジ成分４３および４４を大幅に減
少させることができる。
に、層間容量のフリンジ成分４３および４４を大幅に減
少させることができる。
【００２０】なお、本実施例における接地配線８１およ
び電源配線７１は、信号配線１、信号配線２１および信
号配線２２に接続される回路ブロックへ接地電位および
電源電圧電位を供給するものであっても構わない。
び電源配線７１は、信号配線１、信号配線２１および信
号配線２２に接続される回路ブロックへ接地電位および
電源電圧電位を供給するものであっても構わない。
【００２１】
【発明の効果】以上のように、第１の発明によれば、多
層配線を有する半導体集積回路において、信号配線のフ
リンジ（側面）から、異なる配線層の信号配線へ終端し
ていた電気力線の大部分を、前述の接地電位あるいは電
源電圧電位に固定された２本の同じ配線層の配線へ終端
させることができるため、異なる複数の配線層の配線の
層間配線容量のフリンジ容量成分を大幅に減少させるこ
とができ、層間配線容量全体を減少させることができ
る。層間配線容量を減少させることができるため、異な
る配線層の配線間のインピーダンスが大きくなり、容量
結合によるノイズやクロストークを抑えることが可能で
ある。
層配線を有する半導体集積回路において、信号配線のフ
リンジ（側面）から、異なる配線層の信号配線へ終端し
ていた電気力線の大部分を、前述の接地電位あるいは電
源電圧電位に固定された２本の同じ配線層の配線へ終端
させることができるため、異なる複数の配線層の配線の
層間配線容量のフリンジ容量成分を大幅に減少させるこ
とができ、層間配線容量全体を減少させることができ
る。層間配線容量を減少させることができるため、異な
る配線層の配線間のインピーダンスが大きくなり、容量
結合によるノイズやクロストークを抑えることが可能で
ある。
【００２２】また、第２の発明によれば、微少な電圧差
を検出・増幅して動作する差動増幅回路を用いたオンチ
ップＳＲＡＭ／ＲＯＭ回路のメモリアレイ上に、上層配
線を使用してＳＲＡＭ／ＲＯＭ回路以外の他の信号配線
を設置する場合などにおいても、前記信号配線の下層の
ＲＡＭ／ＲＯＭ回路ブロック内の信号配線との間の層間
配線容量を抑えることができるため、容量結合によるノ
イズの発生を抑制することができる。ＲＡＭ／ＲＯＭ回
路ブロックの動作に悪影響を与えることなくＲＡＭ／Ｒ
ＯＭ回路の上層配線の有効利用が可能となるため、半導
体集積回路全体のレイアウト面積を縮小することがで
き、安価な半導体集積回路を実現することが可能とな
る。
を検出・増幅して動作する差動増幅回路を用いたオンチ
ップＳＲＡＭ／ＲＯＭ回路のメモリアレイ上に、上層配
線を使用してＳＲＡＭ／ＲＯＭ回路以外の他の信号配線
を設置する場合などにおいても、前記信号配線の下層の
ＲＡＭ／ＲＯＭ回路ブロック内の信号配線との間の層間
配線容量を抑えることができるため、容量結合によるノ
イズの発生を抑制することができる。ＲＡＭ／ＲＯＭ回
路ブロックの動作に悪影響を与えることなくＲＡＭ／Ｒ
ＯＭ回路の上層配線の有効利用が可能となるため、半導
体集積回路全体のレイアウト面積を縮小することがで
き、安価な半導体集積回路を実現することが可能とな
る。
【図１】本発明の実施例における半導体集積回路の断面
図
図
【図２】従来例の半導体集積回路の断面図
【図３】本発明の実施例において、フリンジ容量成分の
配線間隔依存性を示すグラフ
配線間隔依存性を示すグラフ
１ 信号配線（ｎ−１層目） ２１、２２ 信号配線（ｎ層目） ３１、３２ 平行平板容量成分 ４１〜４４ フリンジ容量成分 ５ 絶縁層 ６１〜６４ 線間容量成分 ７１、７２ 電源配線 ８１ 接地配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４７１
Claims (2)
- 【請求項１】複数の金属配線層を有する半導体集積回路
において、 信号配線と、前記信号配線の両側に並行して、前期信号
配線と同じ配線層で配置され、それぞれ接地電位と、電
源電圧電位に固定された接地配線および電源配線を有
し、 前期信号配線と前記接地配線および前記電源配線は、異
なる配線層の配線を電気的に絶縁する層間絶縁層の厚さ
と同等かあるいはそれ以下の距離まで近接して配置され
たことを特徴とする半導体集積回路。 - 【請求項２】請求項１記載の半導体集積回路において、
接地配線と電源配線および信号配線が、ＲＡＭ／ＲＯＭ
回路の上層に配置されたこと特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262338A JPH08125130A (ja) | 1994-10-26 | 1994-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262338A JPH08125130A (ja) | 1994-10-26 | 1994-10-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125130A true JPH08125130A (ja) | 1996-05-17 |
Family
ID=17374374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6262338A Pending JPH08125130A (ja) | 1994-10-26 | 1994-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125130A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1028431A2 (en) * | 1999-02-10 | 2000-08-16 | Lucent Technologies Inc. | Shielded bitlines for static rams |
| US6118708A (en) * | 1998-05-14 | 2000-09-12 | Fujitsu Limited | Semiconductor memory device |
| KR100445632B1 (ko) * | 2001-09-26 | 2004-08-25 | 삼성전자주식회사 | 커플링 노이즈를 감소시킬 수 있는 배선 구조 |
| US6788561B2 (en) | 2001-06-22 | 2004-09-07 | Renesas Technology Corp. | Semiconductor integrated circuit device with reduced coupling noise |
| US7358548B2 (en) | 2005-01-27 | 2008-04-15 | Renesas Technology Corp. | Semiconductor integrated circuit having layout in which buffers or protection circuits are arranged in concentrated manner |
| KR101231242B1 (ko) * | 2005-12-29 | 2013-02-08 | 매그나칩 반도체 유한회사 | 이웃한 비트라인간 캐패시티브 커플링노이즈를 방지한에스램셀 |
-
1994
- 1994-10-26 JP JP6262338A patent/JPH08125130A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1028431A2 (en) * | 1999-02-10 | 2000-08-16 | Lucent Technologies Inc. | Shielded bitlines for static rams |
| EP1028431A3 (en) * | 1999-02-10 | 2001-05-23 | Lucent Technologies Inc. | Shielded bitlines for static rams |
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