JPH038360A - 半導体装置 - Google Patents
半導体装置Info
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- JPH038360A JPH038360A JP14383589A JP14383589A JPH038360A JP H038360 A JPH038360 A JP H038360A JP 14383589 A JP14383589 A JP 14383589A JP 14383589 A JP14383589 A JP 14383589A JP H038360 A JPH038360 A JP H038360A
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- power supply
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- circuit element
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 abstract description 20
- 239000007787 solid Substances 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目−的]
(産業上の利用分野)
この発明は、多層配線層を用いた半導体装置に係わり、
特に電源のレイアウトに関する。
特に電源のレイアウトに関する。
(従来の技術)
従来、半導体基板上に複数の半導体回路素子を形成した
半導体装置に於いては、第5図に示すように、図示しな
い各回路素子への電源供給用の電源配線11は、それら
の回路素子上に図示しない絶縁膜を介して積層されたメ
タル配線層12に配置されて形成されていた。即ち、同
一配線層12内に、電源配線11と他の信号配線13が
混同配置されていた。そして、電源配線11と各回路素
子とは、スルーホール14によって接続されていた。
半導体装置に於いては、第5図に示すように、図示しな
い各回路素子への電源供給用の電源配線11は、それら
の回路素子上に図示しない絶縁膜を介して積層されたメ
タル配線層12に配置されて形成されていた。即ち、同
一配線層12内に、電源配線11と他の信号配線13が
混同配置されていた。そして、電源配線11と各回路素
子とは、スルーホール14によって接続されていた。
このように従来の半導体装置では、同一配線層12内に
、電源配線11と他の信号配線13とを混同配置してい
たため、電源配線11は、比較的細い配線幅で引き回さ
れていた。その結果、このような構成の半導体装置では
、電源に寄生のインピーダンスが生じ、ノイズに対して
弱くなる等の弊害が生ずることが多々あった。また、電
源配線11の単位面積に対し、ある一定値以上の電流を
流すと、エレクトロマイグレーションを生じ、その配I
Jtllが断線してしまう恐れがあるため、流す電流に
応じて電源配線11の幅を設定することが必要であった
。
、電源配線11と他の信号配線13とを混同配置してい
たため、電源配線11は、比較的細い配線幅で引き回さ
れていた。その結果、このような構成の半導体装置では
、電源に寄生のインピーダンスが生じ、ノイズに対して
弱くなる等の弊害が生ずることが多々あった。また、電
源配線11の単位面積に対し、ある一定値以上の電流を
流すと、エレクトロマイグレーションを生じ、その配I
Jtllが断線してしまう恐れがあるため、流す電流に
応じて電源配線11の幅を設定することが必要であった
。
さらに、従来の半導体装置では、電源にのるノイズを押
えるために、外部に、電源と接地の間にノイズバイパス
用のコンデンサを接続することがあった。しかしながら
、前述したような寄生のインピーダンス等のために、ノ
イズを効果的に取り除くことは困難であった。
えるために、外部に、電源と接地の間にノイズバイパス
用のコンデンサを接続することがあった。しかしながら
、前述したような寄生のインピーダンス等のために、ノ
イズを効果的に取り除くことは困難であった。
(発明が解決しようとする課題)
この発明は、上記のような点に鑑みてなされたもので、
半導体装置内の半導体回路素子に対して、ノイズを押え
且つ信頼性の高い電源電圧を供給することを目的とする
。
半導体装置内の半導体回路素子に対して、ノイズを押え
且つ信頼性の高い電源電圧を供給することを目的とする
。
[発明の構成]
(課題を解決するための手段)
この発明の半導体装置によれば、3層以上の配線層を有
する半導体装置に於いて、複数の半導体回路素子が形成
された半導体基板と、前記配線層の内、少なくとも1層
の配線層に形成された、前記半導体回路素子に信号を供
給するための複数の信号配線と、前記配線層の内、前記
信号配線を形成する配線層とは異なる少なくとも1層以
上の配線層に、それぞれほぼ全域に亙って形成された複
数の電源配線と、前記電源配線と前記半導体回路素子と
を接続して、前記半導体回路素子に電源を供給するため
のスルーホールとを具備するものとして構成されている
。このように、電源配線を信号配線とは別の配線層とし
て形成すれば、電源配線の配線幅を従来に比して格段に
広くすることができるので、寄生のインピーダンスを押
えることができ、また電流容量を大きく取ることが可能
となる。
する半導体装置に於いて、複数の半導体回路素子が形成
された半導体基板と、前記配線層の内、少なくとも1層
の配線層に形成された、前記半導体回路素子に信号を供
給するための複数の信号配線と、前記配線層の内、前記
信号配線を形成する配線層とは異なる少なくとも1層以
上の配線層に、それぞれほぼ全域に亙って形成された複
数の電源配線と、前記電源配線と前記半導体回路素子と
を接続して、前記半導体回路素子に電源を供給するため
のスルーホールとを具備するものとして構成されている
。このように、電源配線を信号配線とは別の配線層とし
て形成すれば、電源配線の配線幅を従来に比して格段に
広くすることができるので、寄生のインピーダンスを押
えることができ、また電流容量を大きく取ることが可能
となる。
さらに、この発明の半導体装置によれば、上記電源配線
を2層以上の配線層に形成することにより、それらの配
線層間で容量性素子を形成するようにしている。この容
量性素子は、ノイズバイパス用のコンデンサとして働く
ので、効果的にノイズを押えることが可能となる。
を2層以上の配線層に形成することにより、それらの配
線層間で容量性素子を形成するようにしている。この容
量性素子は、ノイズバイパス用のコンデンサとして働く
ので、効果的にノイズを押えることが可能となる。
(実施例)
以下図面を参照して、この発明の詳細な説明する。
第1図は、この発明の第1の実施例に於ける電源配線と
信号配線との配置を示す模式図である。
信号配線との配置を示す模式図である。
即ち、図示しない半導体基板上に複数の半導体回路素子
が形成され、その上に1等のメタル配線層22 22
223がそれぞれ図示しない1・ 21 絶縁膜を介して3層積層されている。最下層及び中間層
のメタル配線層22 222には、信号1 ゛ 配線23が形成されている。また、最上層のメタル配線
層223には、図示しない各回路素子への電源供給用の
電源配線21が形成されている。この場合、電源配線2
1は、最上層のメタル配線層223全面に亙って、即ち
全ての素子形成領域上に亙って全体的に敷き詰められて
いる。そして、電源配線21と各回路素子とは、スルー
ホール24によって接続されている。
が形成され、その上に1等のメタル配線層22 22
223がそれぞれ図示しない1・ 21 絶縁膜を介して3層積層されている。最下層及び中間層
のメタル配線層22 222には、信号1 ゛ 配線23が形成されている。また、最上層のメタル配線
層223には、図示しない各回路素子への電源供給用の
電源配線21が形成されている。この場合、電源配線2
1は、最上層のメタル配線層223全面に亙って、即ち
全ての素子形成領域上に亙って全体的に敷き詰められて
いる。そして、電源配線21と各回路素子とは、スルー
ホール24によって接続されている。
このように、電源配線21を全体的に敷き詰めることに
より、電源配線21の配線幅は非常に広いものとなり、
よって電源インピーダンスを極力下げることが可能とな
り、また電流容量についても、かなり大きく取ることが
できるようになる。
より、電源配線21の配線幅は非常に広いものとなり、
よって電源インピーダンスを極力下げることが可能とな
り、また電流容量についても、かなり大きく取ることが
できるようになる。
なお、この実施例では、最上層のメタル配線層223を
電源配線21を形成する層とした場合につき説明したが
、メタル配線層22 221′ 2゜ 223のいずれを電源配線21形成用の層としても良い
ことは勿論である。
電源配線21を形成する層とした場合につき説明したが
、メタル配線層22 221′ 2゜ 223のいずれを電源配線21形成用の層としても良い
ことは勿論である。
第2図は、この発明の第2の実施例に於ける電源配線と
信号配線との配置を示す模式図である。
信号配線との配置を示す模式図である。
即ち、この第2の実施例では、3層のメタル配線層32
32 323の内、最下層のメタルト 2・ 配線層32□に信号配線33を形成し、他の2層に電源
配線31 312を形成したものである。
32 323の内、最下層のメタルト 2・ 配線層32□に信号配線33を形成し、他の2層に電源
配線31 312を形成したものである。
1 ′
この場合、2つのメタル配線層32 32 の2゛3
それぞれに1種類づつの異なる電源配線311゜312
を割り当て配置したものである。この2種類の電源とし
ては、例えば、電源電位と接地電位が考えられる。この
2種類の電源は、スルーホール34 342を介して、
適当な回路素子に供1 。
を割り当て配置したものである。この2種類の電源とし
ては、例えば、電源電位と接地電位が考えられる。この
2種類の電源は、スルーホール34 342を介して、
適当な回路素子に供1 。
給されるようになっている。
このような構成とした場合、2つの平行平板が絶縁層を
介して存在するため、2つの電源間、即ち電源配線31
31゜間に容量性素子が形成1 。
介して存在するため、2つの電源間、即ち電源配線31
31゜間に容量性素子が形成1 。
される。この事は、電源間にバイパスコンデンサを挿入
したことになるため、効率よくノイズを抑圧することが
可能となる。このことは、2層2電源についてのこの実
施例に限らず、3層3電源、あるいはそれ以上の場合に
ついても、同様であると言えよう。
したことになるため、効率よくノイズを抑圧することが
可能となる。このことは、2層2電源についてのこの実
施例に限らず、3層3電源、あるいはそれ以上の場合に
ついても、同様であると言えよう。
第3図は、この発明の第3の実施例を示すものである。
この図に於いては、1つのメタル配線層42に2種類の
電源配線41 41゜を形成し、1 ′ それぞれの電源電圧を図示しない各回路素子にスルーホ
ール44 442を介して供給するよう1 。
電源配線41 41゜を形成し、1 ′ それぞれの電源電圧を図示しない各回路素子にスルーホ
ール44 442を介して供給するよう1 。
にした場合が示されている。他の構造は、第1図及び第
2図と同様である。このように構成すると、第1図及び
第2図の場合よりも、電源インピーダンスは高(なるが
、従来のように他の信号線と混在させた場合に比較して
、格段に電源配線領域を大きく取れるので、従来よりも
電源インピーダンスを格段に低(でき、この発明の目的
を十分に達し得るものである。
2図と同様である。このように構成すると、第1図及び
第2図の場合よりも、電源インピーダンスは高(なるが
、従来のように他の信号線と混在させた場合に比較して
、格段に電源配線領域を大きく取れるので、従来よりも
電源インピーダンスを格段に低(でき、この発明の目的
を十分に達し得るものである。
第4図は、この発明の第4の実施例を示すもので、ある
メタル配線層52のほぼ全領域に電源配線51を形成す
るとともに、一部に信号配線53を配置したものである
。もちろん、図示しない他のメタル配線層には、第1図
及び第2図と同様に、他の電源配線あるいは信号配線が
形成されている。
メタル配線層52のほぼ全領域に電源配線51を形成す
るとともに、一部に信号配線53を配置したものである
。もちろん、図示しない他のメタル配線層には、第1図
及び第2図と同様に、他の電源配線あるいは信号配線が
形成されている。
この実施例は、電源インピーダンスを下げたい部分、又
は電流を多く供給しなければならない部分のみを電源配
線を強化し、他の部分は信号配線領域としたものである
。このように構成しても、他の実施例と同様の効果を奏
することができる。
は電流を多く供給しなければならない部分のみを電源配
線を強化し、他の部分は信号配線領域としたものである
。このように構成しても、他の実施例と同様の効果を奏
することができる。
このように、多層メタル配線層を有する半導体装置に於
いて、特に電源配線用の配線層を用意することにより、
電源インピーダンスを下げ、電源容量を上げ、また電源
間のバイパスコンデンサを半導体装置内部に形成するこ
とにより、特性の良い電源電圧を半導体素子に供給する
ことが可能となる。
いて、特に電源配線用の配線層を用意することにより、
電源インピーダンスを下げ、電源容量を上げ、また電源
間のバイパスコンデンサを半導体装置内部に形成するこ
とにより、特性の良い電源電圧を半導体素子に供給する
ことが可能となる。
[発明の効果]
以上詳述したようにこの発明によれば、電源配線用のメ
タル配線層を特に設けるとともに、電源配線をそのメタ
ル配線層のほぼ全域に亙って敷き詰め、そこからスルー
ホールを介して各回路素子にmix圧を供給するように
したことにより、各回路素子に対して、ノイズを押え且
つ信頼性の高い電源電圧を供給することが可能な半導体
装置を提供することができる。
タル配線層を特に設けるとともに、電源配線をそのメタ
ル配線層のほぼ全域に亙って敷き詰め、そこからスルー
ホールを介して各回路素子にmix圧を供給するように
したことにより、各回路素子に対して、ノイズを押え且
つ信頼性の高い電源電圧を供給することが可能な半導体
装置を提供することができる。
第1図乃至第4図はそれぞれこの発明の第1乃至第4の
実施例の構成を説明するための電源配線と信号配線の配
置関係を示す模式図、第5図は従来の電源配線と信号配
線の配置を示す図である。 11.21,31 31 41,412゜1’
2’ 1 51・・・信号配線、12.22 22 221=
2= 3 32 32 32 42.52・・・メタル配置
’ 2’ 3’ 線層、13.23.33.53・・・信号配線、14゜
24.34 34 44 44 ・・・スルー
1′ 2° 1′2 ホール。
実施例の構成を説明するための電源配線と信号配線の配
置関係を示す模式図、第5図は従来の電源配線と信号配
線の配置を示す図である。 11.21,31 31 41,412゜1’
2’ 1 51・・・信号配線、12.22 22 221=
2= 3 32 32 32 42.52・・・メタル配置
’ 2’ 3’ 線層、13.23.33.53・・・信号配線、14゜
24.34 34 44 44 ・・・スルー
1′ 2° 1′2 ホール。
Claims (2)
- (1)3層、以上の配線層を有する半導体装置に於いて
、 複数の半導体回路素子が形成された半導体基板と、 前記配線層の内、少なくとも1層の配線層に形成された
、前記半導体回路素子に信号を供給するための複数の信
号配線と、 前記配線層の内、前記信号配線を形成する配線層とは異
なる少なくとも1層以上の配線層に、それぞれほぼ全域
に亙って形成された複数の電源配線と、 前記電源配線と前記半導体回路素子とを接続して、前記
半導体回路素子に電源を供給するためのスルーホールと を具備することを特徴とする半導体装置。 - (2)前記電源配線が形成される前記配線層が2層以上
の配線層を含み、各電源配線が形成される前記配線層間
で容量性素子を形成することを特徴とする請求項1記載
の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14383589A JPH038360A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14383589A JPH038360A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH038360A true JPH038360A (ja) | 1991-01-16 |
Family
ID=15348054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14383589A Pending JPH038360A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH038360A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08124928A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体集積回路 |
JPH1012726A (ja) * | 1996-06-20 | 1998-01-16 | Nec Corp | 半導体装置及びその製造方法 |
US5898364A (en) * | 1996-08-09 | 1999-04-27 | Nec Corporation | Electronic equipment having vibration motor |
WO2003015169A1 (fr) * | 2001-08-07 | 2003-02-20 | Renesas Technology Corp. | Dispositif semi-conducteur et carte ci |
EP1333486A2 (en) * | 2002-02-05 | 2003-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device having wiring line with hole, and manufacturing method thereof |
US7361980B2 (en) | 2004-06-02 | 2008-04-22 | Fujitsu Limited | Semiconductor device |
WO2011033599A1 (ja) * | 2009-09-21 | 2011-03-24 | 株式会社 東芝 | 半導体装置 |
-
1989
- 1989-06-06 JP JP14383589A patent/JPH038360A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
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US7652363B2 (en) | 2001-08-07 | 2010-01-26 | Renesas Technology Corp. | Semiconductor device including an arrangement for detection of tampering |
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WO2003015169A1 (fr) * | 2001-08-07 | 2003-02-20 | Renesas Technology Corp. | Dispositif semi-conducteur et carte ci |
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EP1333486A3 (en) * | 2002-02-05 | 2008-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device having wiring line with hole, and manufacturing method thereof |
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JP5331891B2 (ja) * | 2009-09-21 | 2013-10-30 | 株式会社東芝 | 半導体装置 |
US8598699B2 (en) | 2009-09-21 | 2013-12-03 | Kabushiki Kaisha Toshiba | Semiconductor device having a ground metal layer through which at least one hole is formed, and a ground patch disposed in the at least one hole |
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