JPH038360A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目−的］ （産業上の利用分野） この発明は、多層配線層を用いた半導体装置に係わり、
特に電源のレイアウトに関する。

（従来の技術） 従来、半導体基板上に複数の半導体回路素子を形成した
半導体装置に於いては、第５図に示すように、図示しな
い各回路素子への電源供給用の電源配線１１は、それら
の回路素子上に図示しない絶縁膜を介して積層されたメ
タル配線層１２に配置されて形成されていた。即ち、同
一配線層１２内に、電源配線１１と他の信号配線１３が
混同配置されていた。そして、電源配線１１と各回路素
子とは、スルーホール１４によって接続されていた。

このように従来の半導体装置では、同一配線層１２内に
、電源配線１１と他の信号配線１３とを混同配置してい
たため、電源配線１１は、比較的細い配線幅で引き回さ
れていた。その結果、このような構成の半導体装置では
、電源に寄生のインピーダンスが生じ、ノイズに対して
弱くなる等の弊害が生ずることが多々あった。また、電
源配線１１の単位面積に対し、ある一定値以上の電流を
流すと、エレクトロマイグレーションを生じ、その配Ｉ
Ｊｔｌｌが断線してしまう恐れがあるため、流す電流に
応じて電源配線１１の幅を設定することが必要であった
。

さらに、従来の半導体装置では、電源にのるノイズを押
えるために、外部に、電源と接地の間にノイズバイパス
用のコンデンサを接続することがあった。しかしながら
、前述したような寄生のインピーダンス等のために、ノ
イズを効果的に取り除くことは困難であった。

（発明が解決しようとする課題） この発明は、上記のような点に鑑みてなされたもので、
半導体装置内の半導体回路素子に対して、ノイズを押え
且つ信頼性の高い電源電圧を供給することを目的とする
。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置によれば、３層以上の配線層を有
する半導体装置に於いて、複数の半導体回路素子が形成
された半導体基板と、前記配線層の内、少なくとも１層
の配線層に形成された、前記半導体回路素子に信号を供
給するための複数の信号配線と、前記配線層の内、前記
信号配線を形成する配線層とは異なる少なくとも１層以
上の配線層に、それぞれほぼ全域に亙って形成された複
数の電源配線と、前記電源配線と前記半導体回路素子と
を接続して、前記半導体回路素子に電源を供給するため
のスルーホールとを具備するものとして構成されている
。このように、電源配線を信号配線とは別の配線層とし
て形成すれば、電源配線の配線幅を従来に比して格段に
広くすることができるので、寄生のインピーダンスを押
えることができ、また電流容量を大きく取ることが可能
となる。

さらに、この発明の半導体装置によれば、上記電源配線
を２層以上の配線層に形成することにより、それらの配
線層間で容量性素子を形成するようにしている。この容
量性素子は、ノイズバイパス用のコンデンサとして働く
ので、効果的にノイズを押えることが可能となる。

（実施例） 以下図面を参照して、この発明の詳細な説明する。

第１図は、この発明の第１の実施例に於ける電源配線と
信号配線との配置を示す模式図である。

即ち、図示しない半導体基板上に複数の半導体回路素子
が形成され、その上に１等のメタル配線層２２　２２　
２２３がそれぞれ図示しない１・　　　　　２１ 絶縁膜を介して３層積層されている。最下層及び中間層
のメタル配線層２２　２２２には、信号１　゛ 配線２３が形成されている。また、最上層のメタル配線
層２２３には、図示しない各回路素子への電源供給用の
電源配線２１が形成されている。この場合、電源配線２
１は、最上層のメタル配線層２２３全面に亙って、即ち
全ての素子形成領域上に亙って全体的に敷き詰められて
いる。そして、電源配線２１と各回路素子とは、スルー
ホール２４によって接続されている。

このように、電源配線２１を全体的に敷き詰めることに
より、電源配線２１の配線幅は非常に広いものとなり、
よって電源インピーダンスを極力下げることが可能とな
り、また電流容量についても、かなり大きく取ることが
できるようになる。

なお、この実施例では、最上層のメタル配線層２２３を
電源配線２１を形成する層とした場合につき説明したが
、メタル配線層２２　２２１′　　　２゜ ２２３のいずれを電源配線２１形成用の層としても良い
ことは勿論である。

第２図は、この発明の第２の実施例に於ける電源配線と
信号配線との配置を示す模式図である。

即ち、この第２の実施例では、３層のメタル配線層３２
　３２　３２３の内、最下層のメタルト　　　　　２・ 配線層３２□に信号配線３３を形成し、他の２層に電源
配線３１　３１２を形成したものである。

１　′ この場合、２つのメタル配線層３２　３２　の２゛３ それぞれに１種類づつの異なる電源配線３１１゜３１２
を割り当て配置したものである。この２種類の電源とし
ては、例えば、電源電位と接地電位が考えられる。この
２種類の電源は、スルーホール３４　３４２を介して、
適当な回路素子に供１　。

給されるようになっている。

このような構成とした場合、２つの平行平板が絶縁層を
介して存在するため、２つの電源間、即ち電源配線３１
　３１゜間に容量性素子が形成１　。

される。この事は、電源間にバイパスコンデンサを挿入
したことになるため、効率よくノイズを抑圧することが
可能となる。このことは、２層２電源についてのこの実
施例に限らず、３層３電源、あるいはそれ以上の場合に
ついても、同様であると言えよう。

第３図は、この発明の第３の実施例を示すものである。

この図に於いては、１つのメタル配線層４２に２種類の
電源配線４１　４１゜を形成し、１　′ それぞれの電源電圧を図示しない各回路素子にスルーホ
ール４４　４４２を介して供給するよう１　。

にした場合が示されている。他の構造は、第１図及び第
２図と同様である。このように構成すると、第１図及び
第２図の場合よりも、電源インピーダンスは高（なるが
、従来のように他の信号線と混在させた場合に比較して
、格段に電源配線領域を大きく取れるので、従来よりも
電源インピーダンスを格段に低（でき、この発明の目的
を十分に達し得るものである。

第４図は、この発明の第４の実施例を示すもので、ある
メタル配線層５２のほぼ全領域に電源配線５１を形成す
るとともに、一部に信号配線５３を配置したものである
。もちろん、図示しない他のメタル配線層には、第１図
及び第２図と同様に、他の電源配線あるいは信号配線が
形成されている。

この実施例は、電源インピーダンスを下げたい部分、又
は電流を多く供給しなければならない部分のみを電源配
線を強化し、他の部分は信号配線領域としたものである
。このように構成しても、他の実施例と同様の効果を奏
することができる。

このように、多層メタル配線層を有する半導体装置に於
いて、特に電源配線用の配線層を用意することにより、
電源インピーダンスを下げ、電源容量を上げ、また電源
間のバイパスコンデンサを半導体装置内部に形成するこ
とにより、特性の良い電源電圧を半導体素子に供給する
ことが可能となる。

［発明の効果］ 以上詳述したようにこの発明によれば、電源配線用のメ
タル配線層を特に設けるとともに、電源配線をそのメタ
ル配線層のほぼ全域に亙って敷き詰め、そこからスルー
ホールを介して各回路素子にｍｉｘ圧を供給するように
したことにより、各回路素子に対して、ノイズを押え且
つ信頼性の高い電源電圧を供給することが可能な半導体
装置を提供することができる。

【図面の簡単な説明】

第１図乃至第４図はそれぞれこの発明の第１乃至第４の
実施例の構成を説明するための電源配線と信号配線の配
置関係を示す模式図、第５図は従来の電源配線と信号配
線の配置を示す図である。 １１．２１，３１　　　３１　　４１，４１２゜１’　
　　　２’　　　　１ ５１・・・信号配線、１２．２２　　２２　　２２１＝
　　　　２＝　　　　３ ３２　　３２　　３２　　４２．５２・・・メタル配置
’　　　　２’　　　　３’ 線層、１３．２３．３３．５３・・・信号配線、１４゜
２４．３４　　３４　　４４　　４４　　・・・スルー
１′　　　２°　　　１′２ ホール。

Claims (2)

【特許請求の範囲】
1. （１）３層、以上の配線層を有する半導体装置に於いて
   、 複数の半導体回路素子が形成された半導体基板と、 前記配線層の内、少なくとも１層の配線層に形成された
   、前記半導体回路素子に信号を供給するための複数の信
   号配線と、 前記配線層の内、前記信号配線を形成する配線層とは異
   なる少なくとも１層以上の配線層に、それぞれほぼ全域
   に亙って形成された複数の電源配線と、 前記電源配線と前記半導体回路素子とを接続して、前記
   半導体回路素子に電源を供給するためのスルーホールと を具備することを特徴とする半導体装置。
2. （２）前記電源配線が形成される前記配線層が２層以上
   の配線層を含み、各電源配線が形成される前記配線層間
   で容量性素子を形成することを特徴とする請求項１記載
   の半導体装置。