JPH1073641A

JPH1073641A - テスト回路

Info

Publication number: JPH1073641A
Application number: JP8229873A
Authority: JP
Inventors: Tokuya Oosawa; 徳哉大澤; Hideshi Maeno; 秀史前野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17
Anticipated expiration: 2016-08-30
Also published as: US5960008A; JP3691170B2

Abstract

(57)【要約】【課題】面積の利用効率の高いスキャンパスの構成を
提供する。【解決手段】通常動作ではシフトモード信号ＳＭを
“０”とし、セレクタ１０〜１２の“０”入力端に与え
られる信号、すなわちロジック部８０の出力がフリップ
フロップ３０〜３１に伝達される。ロジック部８０，８
１のロジックスキャンテストを行う際にはテストモード
信号ＴＥＳＴを“１”とし、セレクタ１０〜１２とフリ
ップフロップ３０〜３２とがそれぞれ対をなして構成す
るスキャンフリップフロップを用いた、書き込みデータ
数と同じビット数の単純なスキャンパスによって、通常
のスキャンテストを行うことができる。通常動作時にお
ける書き込み用フリップフロップと、ロジックテストに
おけるスキャンフリップフロップに用いられるフリップ
フロップとを兼用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキャンパス、特
に非同期ＲＡＭコアの周辺に設けられるスキャンパスに
関する。

【０００２】

【従来の技術】図２０は従来よく用いられてきたＲＡＭ
のテスト手法を示すブロック図である。テスト手法とし
てはスキャンテスト方式が用いられる。

【０００３】半導体チップの内部に設けられるフリップ
フロップ（以下、図中において「ＦＦ」と表記する）を
スキャンフリップフロップ（以下、図中において「ＳＦ
Ｆ」と表記する）に置換し、スキャンフリップフロップ
によってスキャンパスが構成される。例えば図２０で
は、ロジック部８０，８１、非同期式のＲＡＭであるＲ
ＡＭコア９１が同一のスキャンパスで囲まれる。スキャ
ンパスはシリアルのスキャンイン信号ＳＩとしてテスト
データを受け、テストが実行された後、テスト結果はシ
リアルのスキャンアウト信号ＳＯとして出力される。

【０００４】図２０では、非同期式であるＲＡＭコア９
１の入力側、出力側のいずれにもスキャンフリップフロ
ップが設けられており、これら全体としては書き込み動
作および読み出し動作のいずれも同期式の（完全同期
の）ＲＡＭ９２として扱うことができる。スキャンテス
ト時はスキャンフリップフロップが構成するスキャンパ
スをテストデータ及びテスト結果が伝搬する。

【０００５】図２１はＲＡＭ９１周辺のスキャンパスの
構成を詳しく示した回路図である。スキャンフリップフ
ロップはシフトモード信号ＳＭによって入力を切り替え
るセレクタとフリップフロップとの対で構成される。ロ
ジック部８０の出力（テスト結果）の格納／読み出しは
ＲＡＭ９１の入力側に配置されたセレクタ１０およびフ
リップフロップ３０の対、セレクタ１１およびフリップ
フロップ３１の対、セレクタ１２およびフリップフロッ
プ３２の対で構成されるスキャンフリップフロップで行
われる。また、ロジック部８１の入力（テストパター
ン）の格納はＲＡＭ９１の出力側に配置されたセレクタ
２０およびフリップフロップ４０の対、セレクタ２１お
よびフリップフロップ４１の対、セレクタ２２およびフ
リップフロップ４２の対で構成されるスキャンフリップ
フロップで行われる。

【０００６】セレクタ５０〜５２は、テストモード信号
ＴＥＳＴに基づいて、出力側のフリップフロップ４０の
出力と、ＲＡＭコア９１の出力のいずれかを選択的に出
力する。スキャンテスト実行時はテストモード信号ＴＥ
ＳＴが“１”に設定され、通常動作時にはテストモード
信号ＴＥＳＴは“１”または“０”に設定される。前者
の場合にはＲＡＭ９２が書き込み動作、読み出し動作が
共に同期式として、後者の場合には書き込み動作が同期
式で、読み出し動作が非同期式として機能する。

【０００７】

【発明が解決しようとする課題】図２１に示された構成
では、ＲＡＭ９２を読み出し動作を非同期式として使用
するとき（ＴＥＳＴ＝０）、出力側のフリップフロップ
４０〜４２はテスト時にしか使用されないため、これら
がエリアオーバーヘッドとなり、面積の利用効率が悪い
という問題点があった。

【０００８】本願はこのような問題点を解決するための
ものであり、面積の利用効率の高いスキャンパスの構成
を提供することを目的としている。

【０００９】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１及び第２の回路との間に介在し、
前記第１及び第２の回路に対して第１のテストを行うテ
スト回路であって、第１の回路に接続された入力端群及
び出力端群を有する第３の回路と、前記第１の回路に接
続された入力端群と、前記第３の回路の前記入力端群に
接続された出力端群と、スキャン入力端子及びスキャン
出力端子とを有するスキャンパスと、前記第３の回路の
前記出力端群及び前記スキャンパスの前記出力端群を前
記第２の回路に選択的に接続する第１の選択手段とを備
える。

【００１０】この発明のうち請求項２にかかるものは、
請求項１記載のテスト回路であって、前記スキャンパス
の出力端群に与えられた信号と、前記第３の回路に対す
る第２のテストを行う際に入力するテストデータとを、
前記第３の回路に選択的に出力する第２の選択手段を更
に備える。

【００１１】この発明のうち請求項３にかかるものは、
請求項２記載のテスト回路であって、前記スキャンパス
は前記第１の回路の出力と接続される第１の入力端子
と、スキャン信号が伝搬するスキャン入力信号を入力と
する第２の入力端子と、前記第３の回路の出力と接続さ
れる第３の入力端子と、出力端子とを備え、前記第１の
入力端子からのデータと、前記第２の入力端子からのデ
ータと、前記第３の入力端子からのデータとを入力し、
これら３つのデータのいずれか１つを選択し、保持する
機能を有するスキャンフリップフロップから構成され
る。

【００１２】この発明のうち請求項４にかかるものは、
請求項２記載のテスト回路であって、前記スキャンパス
は前記第１の回路の出力と接続される第１の入力端子
と、スキャン入力信号を入力とする第２の入力端子と、
出力端子と、前記第１の入力端子からのデータと前記第
２の入力端子からのデータとを入力し、これらのデータ
のいずれか１つを選択し、保持する機能を有するスキャ
ンフリップフロップと、前記スキャンフリップフロップ
の第２の入力端子に接続された出力端子と、前記出力端
子に選択的に接続される第１及び第２の入力端子とを含
む選択手段と、前記選択手段の前記第１の入力端子に出
力する論理回路とを備え、前記論理回路は第３の回路の
出力に接続し、前記選択手段が前記第２の入力端子を選
択する場合には、前記論理回路と前記スキャンフリップ
フロップでＭＩＳＲ回路を構成し、スキャン信号は前記
選択手段の前記第２の入力端子を伝搬する。

【００１３】この発明のうち請求項５にかかるものは、
請求項２記載のテスト回路であって、前記スキャンパス
は前記第１の回路の出力と接続される第１の入力端子
と、スキャン入力信号を入力とする第２の入力端子と、
出力端子と、前記第１の入力端子からのデータと前記第
２の入力端子からのデータとを入力し、これらのデータ
のいずれか１つを選択し、保持する機能を有するスキャ
ンフリップフロップと、前記スキャンフリップフロップ
の第２の入力端子に接続された出力端子と、前記出力端
子に選択的に接続される第１及び第２の入力端子とを含
む選択手段と、前記選択手段の前記第１の入力端子に出
力する論理回路とを備え、前記論理回路の各々は、自身
に対応する前記スキャンフリップフロップの出力を保持
するループを、前記選択手段とともに形成し、前記第３
の回路の出力と期待値とを比較し前記第２のテスト結果
が不良であれば前記スキャンフリップフロップに所定の
論理を与え、スキャン信号は前記選択手段の前記第２の
入力端子を伝搬する。

【００１４】この発明のうち請求項６にかかるものは、
請求項１記載のテスト回路であって、前記第３の回路の
前記出力端群を構成する出力端の個数は、前記第３の回
路の前記入力端群を構成する入力端の個数よりも多く、
前記第１の選択手段は前記第３の回路の前記出力端に対
応して設けられるセレクタによって構成され、前記スキ
ャンパスの前記出力端群を構成する出力端の一つに対し
て、複数の前記セレクタが接続される。

【００１５】この発明のうち請求項７にかかるものは、
請求項６記載のテスト回路であって、前記第３の回路の
前記出力端が複数のグループに区分され、前記スキャン
パスの前記出力端も前記複数のグループに対応して区分
される。そして一の前記複数のグループに対応する前記
スキャンパスの一の前記出力端には、前記一の前記複数
のグループに属する前記第３の回路の前記出力端の複数
が接続される。

【００１６】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１を示す回路
図である。ロジック部８０からの出力はそれぞれセレク
タ１０，１１，１２の第１入力端に与えられる。セレク
タ１０の第２入力端にはスキャンイン信号ＳＩが与えら
れ、セレクタ１０の出力端にはフリップフロップ３０の
入力端が接続される。セレクタ１１の第２入力端にはフ
リップフロップ３０の出力端が接続され、セレクタ１１
の出力端にはフリップフロップ３１の入力端が接続され
る。セレクタ１２の第２入力端にはフリップフロップ３
１の出力端が接続され、セレクタ１２の出力端にはフリ
ップフロップ３２の入力端が接続される。フリップフロ
ップ３２の出力端はスキャンアウト信号ＳＯを出力す
る。セレクタ１０〜１２はそれぞれフリップフロップ３
０〜３２と対をなして、スキャンフリップフロップを構
成する。

【００１７】セレクタ１０〜１２のいずれにもシフトモ
ード信号ＳＭが与えられ、その値の“０”／“１”に対
応して、それぞれのセレクタ１０〜１２が自身の第１及
び第２入力端に与えられた信号を出力する。以降、セレ
クタの動作を制御する信号の値が“０”／“１”を採る
場合に、自身の出力端に伝達する信号を受ける入力端を
それぞれ“０”入力端、“１”入力端と称することにす
る。

【００１８】ＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に
はそれぞれフリップフロップ３０〜３２の出力端が接続
される。またＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２に
はそれぞれセレクタ５０〜５２の“０”入力端が接続さ
れる。セレクタ５０〜５２の“１”入力端にはそれぞれ
フリップフロップ３０〜３２の出力端が接続される。セ
レクタ５０〜５２の出力端はロジック部８１に接続され
る。セレクタ５０〜５２は、そのいずれにも与えられる
テストモード信号ＴＥＳＴによって動作が制御される。

【００１９】表１に、図１の各信号の値と、動作モード
の関係をまとめた。

【００２０】

【表１】

【００２１】通常動作では、シフトモード信号ＳＭを
“０”とするので、セレクタ１０〜１２の“０”入力端
に与えられる信号、すなわちロジック部８０の出力がフ
リップフロップ３０〜３１に伝達される。従って、セレ
クタ１０〜１２の“１”入力端を伝達する信号、すなわ
ちスキャンイン信号ＳＩはその値がどのようであっても
良い（Don't Care）。また、テストモード信号ＴＥＳＴ
を“０”とするので、ロジック部８１にはＲＡＭコア９
１の出力端ＤＯ０〜ＤＯ２から得られる信号が伝達され
る。

【００２２】図２は、図１に示された回路の、通常動作
における等価的な構成を示す回路図である。ロジック部
８０の出力がフリップフロップ３０〜３２を介してＲＡ
Ｍコア９１に入力し、ＲＡＭコア９１の出力がロジック
部８１に与えられる。つまり図１に示された回路は、通
常動作においては同期式の書き込み、非同期式の読み出
しが行われる。

【００２３】図３は、図１に示された回路の、ロジック
スキャンテストにおける等価的な構成を示す回路図であ
る。ロジック部８０，８１のロジックスキャンテストを
行う際には、テストモード信号ＴＥＳＴを“１”とす
る。セレクタ５０〜５２の“１”入力端に与えられる信
号がロジック部８１に伝達されるので、フリップフロッ
プ３０〜３２の出力がロジック部８１に入力される。よ
ってセレクタ５０〜５２の“０”入力端に与えられるＲ
ＡＭコア９１の出力はロジックスキャンテストには関与
しない。よって、ロジック部８０の出力がフリップフロ
ップ３０〜３２を介してロジック部８１に与えられる。

【００２４】つまりセレクタ１０〜１２とフリップフロ
ップ３０〜３２とがそれぞれ対をなして構成するスキャ
ンフリップフロップを用いた、書き込みデータ数と同じ
ビット数の単純なスキャンパスによって、通常のスキャ
ンテストを行うことができる。まずスキャンイン信号Ｓ
Ｉとしてテストデータを用い、シフトモード信号ＳＭを
“１”とする（表１における「スキャン時」の欄）。こ
れによってフリップフロップ３０〜３２にテストデータ
を格納する。この後にシフトモード信号ＳＭを“０”と
する（表１における「テスト時」の欄）。これによって
ロジック部８０の出力がフリップフロップ３０〜３２に
格納され、テストデータはロジック部８１へと入力され
る。この「テスト時」には、セレクタ１０の“１”入力
端に与えられるスキャンイン信号ＳＩはその値がどのよ
うであっても良い。

【００２５】以上のように本実施の形態によれば、通常
動作時における書き込み用フリップフロップと、ロジッ
クテストにおけるスキャンフリップフロップに用いられ
るフリップフロップとを兼用することができる。従っ
て、従来、読み出しポートに接続されていたスキャンパ
ス（セレクタ２０〜２２及びフリップフロップ４０〜４
２で構成されていたもの）を省略するので、エリアオー
バーヘッドが改善される。また、スキャンパスはＲＡＭ
コア９１の入力側だけに存在するので、データをシフト
すべき段数が減り、テスト時間が改善されという効果も
ある。

【００２６】実施の形態２．本実施の形態は実施の形態
１で示された回路に、ＲＡＭコア９１をテストするモー
ドを実行できるように２種類のセレクタを追加したもの
を示す。

【００２７】図４は本発明の実施の形態２を示す回路図
である。第１種類目のセレクタはロジック部８０とセレ
クタ１０〜１２との間に設けられるセレクタ６０〜６２
であり、第２種類目のセレクタはフリップフロップ３０
〜３２とＲＡＭコア９１との間に設けられるセレクタ７
０〜７２である。

【００２８】セレクタ６０〜６２はいずれも出力選択信
号ＳＥＬＤＯによってその動作が制御される。また、セ
レクタ７０〜７２はＲＡＭテスト信号ＲＡＭＴＥＳＴに
よってその動作が制御される。

【００２９】セレクタ６０〜６２の出力がそれぞれセレ
クタ１０〜１２の“１”入力端に与えられる。フリップ
フロップ３０の出力端はセレクタ６１の“０”入力端に
接続され、これを介して間接的にセレクタ１１の“１”
入力端に接続される。また、フリップフロップ３１の出
力端はセレクタ１２の“１”入力端にではなく、セレク
タ６２の“０”入力端に接続される。スキャンイン信号
ＳＩはセレクタ１０の“１”入力端にではなく、セレク
タ６０の“０”入力端に与えられる。セレクタ６０〜６
２の“１”入力端にはそれぞれＲＡＭコア９１の出力端
ＤＯ０〜ＤＯ２に接続される。

【００３０】セレクタ７０〜７２の出力端はそれぞれＲ
ＡＭコア９１の入力端ＤＩ０〜ＤＩ２に接続される。フ
リップフロップ３０〜３２の出力端はそれぞれセレクタ
７０〜７２の“０”入力端に接続され、これらを介して
間接的にＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に接続
される。セレクタ７０〜７２の“１”入力端にはＲＡＭ
テストデータＳＩＤが与えられる。

【００３１】ＲＡＭテストデータＳＩＤ及び出力選択信
号ＳＥＬＤＯは、ＲＡＭテストにおいてのみ有効に機能
し、これらの信号は、ＲＡＭテスト実行時にチップ外部
のテスタや内蔵のＲＡＭ用セルフ・テスト回路より得ら
れる。

【００３２】表２に、図４の各信号の値と、動作モード
の関係をまとめた。

【００３３】

【表２】

【００３４】通常動作、及びロジックスキャンテストに
おいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及び出力選
択信号ＳＥＬＤＯのいずれも“０”とする。これによ
り、図４に示された回路の等価的な構成は図１で表すこ
とができる。つまり、実施の形態１と同じ動作を行うこ
とができる。

【００３５】図５は、図４に示された回路の、ＲＡＭテ
ストにおける等価的な構成を示す回路図である。ＲＡＭ
テストを行う場合には、シフトモード信号ＳＭ及びＲＡ
Ｍテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。
テストモード信号ＴＥＳＴは“０”／“１”いずれでも
よい。ＲＡＭテストにおいてはセレクタ５０〜５２の機
能は関係しないので、図５ではセレクタ５０〜５２に関
する接続を省略している。

【００３６】セレクタ７０〜７２はそれぞれ“０”入力
端に与えられるＲＡＭテストデータＳＩＤをＲＡＭコア
９１の入力端ＤＩ０〜ＤＩ２に与え、セレクタ１０〜１
２はそれぞれの“１”入力端に与えられるセレクタ６０
〜６２の出力をフリップフロップ３０〜３２に与える。

【００３７】従って、通常動作時にはＲＡＭコア９１の
書き込みに用いられていたフリップフロップ３０〜３２
が、ＲＡＭテストではＲＡＭコア９１の出力を受け、Ｒ
ＡＭコア９１から読み出されるテスト結果をスキャン出
力する機能を果たす。

【００３８】具体的なＲＡＭテストの手順は以下の通り
である。まずＲＡＭテストデータＳＩＤを（例えば値
“０”にして）全アドレスに書き込みデータを書き込
む。次にＲＡＭコア９１のデータを読み出す。この
時、出力選択信号ＳＥＬＤＯを”１”にし、読み出され
たデータをフリップフロップ３０〜３２に取り込む。こ
こまでの動作が表２の「テスト実行」の欄に対応してい
る。そして出力選択信号ＳＥＬＤＯを”０”にし、テ
スト結果、即ちフリップフロップ３０〜３２に格納され
た値を順次シフトさせ、スキャンアウト信号ＳＯとして
取り出す（表２の「結果出力」の欄）。上記の動作
を全てのアドレスに対して実行すればＲＡＭコア９１の
全てのアドレスに関してテストを行うことができる。

【００３９】セレクタに必要な面積はフリップフロップ
を構成するのに必要な面積と比較して小さいので、実施
の形態１と比較して２種類のセレクタが追加されても、
エリアオーバーヘッドが改善される効果がある。勿論、
スキャンパスのシフト段数が減るので、ロジックテスト
に必要な時間が改善されるのみならず、ＲＡＭのテスト
時間も通常のスキャンテストを行った場合と比べて大幅
に改善される。

【００４０】実施の形態３．本実施の形態も実施の形態
２と同様に、ＲＡＭコア９１をテストするモードを実行
できるようにした回路を示す。特にフリップフロップ３
０〜３２に読み出されたデータが圧縮されることを特徴
とする。

【００４１】図６は本発明の実施の形態３を示す回路図
である。実施の形態２におけるセレクタ６０がＡＮＤゲ
ートＧ０とＸＯＲゲートＸ０の対に、セレクタ６１がＡ
ＮＤゲートＧ１とＸＯＲゲートＸ１の対に、セレクタ６
２がＡＮＤゲートＧ２とＸＯＲゲートＸ２の対に、それ
ぞれ置換され、更に圧縮選択信号ＳＥＬＭＩＳＲによっ
て動作が制御されるセレクタ６３及びＸＯＲゲート６３
が追加された構成が示されている。

【００４２】ＡＮＤゲートＧ０〜Ｇ２の一方の入力端に
はいずれも圧縮選択信号ＳＥＬＭＩＳＲが与えられる。
またＡＮＤゲートＧ０〜Ｇ２の出力端はそれぞれＸＯＲ
ゲートＸ０〜Ｘ２の一方の入力端に接続される。

【００４３】ＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２は
セレクタ６０〜６２の“１”入力端に接続される代わり
に、それぞれＡＮＤゲートＧ０〜Ｇ２の他方の入力端に
接続される。また、フリップフロップ３０，３１の出力
はセレクタ６１，６２の“０”入力端に接続される代わ
りに、それぞれＸＯＲゲートＸ１，Ｘ２の他方の入力端
に与えられる。ＸＯＲゲートＸ０の他方の入力端にはセ
レクタ６３の出力が与えられる。

【００４４】セレクタ６３の“０”入力端にはスキャン
イン信号ＳＩが、“１”入力端にはＸＯＲゲートＸ３の
出力が、それぞれ与えられる。ＸＯＲゲートＸ３にはフ
リップフロップ３１，３２の出力が与えられる。

【００４５】セレクタ１０〜１２の“１”入力端はセレ
クタ６０〜６２の出力を受ける代わりに、それぞれＸＯ
ＲゲートＸ０〜Ｘ２の出力を受ける。

【００４６】ＲＡＭテストデータＳＩＤ及び圧縮選択信
号ＳＥＬＭＩＳＲは、ＲＡＭテストにおいてのみ有効に
機能し、これらの信号は、ＲＡＭテスト実行時にチップ
外部のテスタや内蔵のＲＡＭ用セルフ・テスト回路より
得られる。

【００４７】表３に、図６の各信号の値と、動作モード
の関係をまとめた。

【００４８】

【表３】

【００４９】通常動作、及びロジックスキャンテストに
おいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及び圧縮選
択信号ＳＥＬＭＩＳＲのいずれも“０”とする。これに
よりセレクタ７０〜７２はそれぞれフリップフロップ３
０〜３２の出力をＲＡＭコア９１の入力端ＤＩ０〜ＤＩ
２に与え、セレクタ６３はスキャンイン信号ＳＩをＸＯ
ＲゲートＸ０に与える。一方、ＡＮＤゲートＧ０〜Ｇ２
は“０”を出力するので、ＸＯＲゲートＸ０〜Ｘ２はそ
れぞれの他方の入力端に与えられる信号を論理をそのま
まにして伝達し、結局セレクタ１０〜１２の“１”入力
端には、それぞれスキャンイン信号ＳＩ、フリップフロ
ップ３０，３１の出力が与えられることとなる。つま
り、図６に示された回路の等価的な構成は図１で表すこ
とができ、実施の形態１と同じ動作を行うことができ
る。

【００５０】図７は、図６に示された回路の、ＲＡＭテ
ストにおける等価的な構成を示す回路図である。ＲＡＭ
テストを行う場合には、シフトモード信号ＳＭ及びＲＡ
Ｍテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。
テストモード信号ＴＥＳＴは“０”／“１”いずれでも
よい。ＲＡＭテストにおいてはセレクタ５０〜５２の機
能は関係ないので、図７ではセレクタ５０〜５２に関す
る接続を省略している。

【００５１】シフトモード信号ＳＭが“１”であるので
フリップフロップ３０〜３２の入力端にはそれぞれＸＯ
ＲゲートＸ０〜Ｘ２の出力が与えられる。また、ＲＡＭ
テスト信号ＲＡＭＴＥＳＴが“１”であるのでＲＡＭテ
ストデータＳＩＤがＲＡＭコア９１の入力端ＤＩ０〜Ｄ
Ｉ２に与えられる。

【００５２】実施の形態２と同様に、通常動作時にはＲ
ＡＭコア９１の書き込みに用いられていたフリップフロ
ップ３０〜３２が、ＲＡＭテストではＲＡＭコア９１の
出力を受け、ＲＡＭコア９１から読み出されるテスト結
果を出力する機能を果たす。但し、実施の形態２ではア
ドレス毎にテスト結果をシフトアウトする必要があった
が、本実施の形態では、全アドレスに対してテストを行
った後、テスト結果をシフトすることとなる。

【００５３】具体的なＲＡＭテストの手順は以下の通り
である。まず圧縮選択信号ＳＥＬＭＩＳＲを”０”
に、スキャンイン信号ＳＩを例えば“０”に設定する。
これによってフリップフロップ３０〜３２を全て“０”
に初期設定する。ここまでの動作が表３の「初期設定」
の欄に対応している。次に圧縮選択信号ＳＥＬＭＩＳ
Ｒ、スキャンイン信号ＳＩを共に“０”に設定したま
ま、ＲＡＭテストデータＳＩＤを例えば“０”に設定
し、ＲＡＭコア９１の全アドレスに“０”を書き込む。
そして圧縮選択信号ＳＥＬＭＩＳＲを“１”にして全
アドレスに対して読み出し動作を行う。ここまでの動作
が表３の「テスト実行」の欄に対応している。セレクタ
６３はＸＯＲゲートＸ３の出力をＸＯＲゲートＸ０の他
方の入力端に伝達し、ゲートＧ０〜Ｇ２はそれぞれＲＡ
Ｍコア９１の出力をＸＯＲゲートＸ０〜Ｘ２に伝達する
ので、ＸＯＲゲートＸ０〜Ｘ３及びフリップフロップ３
０〜３２は多入力データ圧縮回路としてよく用いられて
いる多入力シグニチャレジスタ（ＭＩＳＲ：Multi Inpu
t Shift Register）回路を構成することになる。ＲＡＭ
コア９１から出力されたデータはこのＭＩＳＲ回路に取
り込まれて圧縮される。

【００５４】そして再度圧縮選択信号ＳＥＬＭＩＳＲ
を“０”にすることにより、テスト結果がスキャンアウ
ト信号ＳＯとしてシフトされつつ得られる（表３の「結
果出力」の欄）。

【００５５】以上のように、本実施の形態によれば、実
施の形態２と同様にＲＡＭテストを行える上、ＭＩＳＲ
回路を採用したので、テスト結果を圧縮してテストに必
要な時間を短縮することができる。

【００５６】実施の形態４．本実施の形態も実施の形態
３と同様に、ＲＡＭコア９１をテストした結果を圧縮す
ることができる回路を示す。

【００５７】図８は本発明の実施の形態４を示す回路図
である。実施の形態２において示された回路にゲート群
Ｑ０〜Ｑ２が追加され、ＲＡＭコア９１の出力端ＤＯ０
〜ＤＯ２はこれらを介してそれぞれセレクタ６０〜６２
の“１”入力端に接続される。

【００５８】ゲート群Ｑ０〜Ｑ２はいずれも期待信号Ｅ
ＸＰ、比較制御信号ＣＭＰを入力する。また、ゲート群
Ｑ０〜Ｑ２はそれぞれフリップフロップ３０〜３２の出
力を受け、それぞれセレクタ６０〜６２の“１”入力端
に出力する。

【００５９】また、セレクタ６０〜６２は実施の形態２
においては出力選択信号ＳＥＬＤＯによって動作が制御
されていたが、本実施の形態においてはホールド信号Ｈ
ＬＤによって動作が制御される。

【００６０】期待信号ＥＸＰ、比較制御信号ＣＭＰ、ホ
ールド信号ＨＬＤ及びＲＡＭテストデータＳＩＤは、Ｒ
ＡＭテストにおいてのみ有効に機能し、これらの信号
は、ＲＡＭテスト実行時にチップ外部のテスタや内蔵の
ＲＡＭ用セルフ・テスト回路より得られる。

【００６１】表４に、図８の各信号の値と、動作モード
の関係をまとめた。

【００６２】

【表４】

【００６３】通常動作、及びロジックスキャンテストに
おいては、ＲＡＭテスト信号ＲＡＭＴＥＳＴ及びホール
ド信号ＨＬＤのいずれも“０”とする。これによりセレ
クタ７０〜７２はそれぞれフリップフロップ３０〜３２
の出力をＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与
え、セレクタ６０はスキャンイン信号ＳＩをセレクタ１
０の“１”入力端に与え、セレクタ６１，６２はそれぞ
れフリップフロップ３０，３１の出力をセレクタ１１，
１２の“１”入力端に与える。つまり、図８に示された
回路の等価的な構成は図１で表すことができ、実施の形
態１と同じ動作を行うことができる。

【００６４】図９は、図８に示された回路の、ＲＡＭテ
ストにおける等価的な構成を示す回路図である。ＲＡＭ
テストを行う場合には、シフトモード信号ＳＭ及びＲＡ
Ｍテスト信号ＲＡＭＴＥＳＴをいずれも“１”にする。
テストモード信号ＴＥＳＴは“０”／“１”いずれでも
よい。ＲＡＭテストにおいてはセレクタ５０〜５２の機
能は関係ないので、図９ではセレクタ５０〜５２に関す
る接続を省略している。

【００６５】シフトモード信号ＳＭが“１”であるので
フリップフロップ３０〜３２の入力端にはそれぞれセレ
クタ６０〜６２の出力が与えられる。また、ＲＡＭテス
ト信号ＲＡＭＴＥＳＴが“１”であるのでＲＡＭテスト
データＳＩＤがＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２
に与えられる。

【００６６】ゲート群Ｑｉ（ｉ＝０〜２）はそれぞれＸ
ＯＲゲートＸ１ｉ、ＮＡＮＤゲートＮｉ及びＡＮＤゲー
トＡｉから構成されている。ＸＯＲゲートＸ１ｉの一方
の入力端にはＲＡＭコア９１の出力端ＤＯｉが接続さ
れ、他方の入力端には期待信号ＥＸＰが与えられる。Ｎ
ＡＮＤゲートＮｉの一対の入力端にはＸＯＲゲートＸ１
ｉの出力及び比較制御信号ＣＭＰが与えられる。そして
ＡＮＤゲートＡｉの一対の入力端にはＮＡＮＤゲートＮ
ｉの出力及びフリップフロップ３ｉの出力が与えられ、
ＡＮＤゲートＡｉはセレクタ６ｉの“１”入力端へと出
力する。

【００６７】このように、本実施の形態ではＲＡＭコア
９１の出力端ＤＯｉ毎に独立して、ゲート群Ｑｉ、セレ
クタ６ｉ、フリップフロップ３ｉからなる圧縮回路が設
けられているので、テスト結果から故障箇所を特定する
ことができる。

【００６８】具体的なＲＡＭテストの手順は以下の通り
である。まずホールド信号ＨＬＤを“０”に設定して
セレクタ６０〜６２とフリップフロップ３０〜３２とが
交互に直列に接続されたパスを形成する。ここでスキャ
ンイン信号ＳＩを例えば“１”に設定し、フリップフロ
ップ３０〜３２を全て“１”に初期設定する。ここまで
の動作が表４の「初期設定」の欄に対応している。次に
ホールド信号ＨＬＤを“１”に設定して、ＡＮＤゲー
トＡｉ、セレクタ６ｉ、フリップフロップ３ｉでループ
を形成する。このとき比較制御信号ＣＭＰを“０”に設
定しておくことでＮＡＮＤゲートＮｉは常に“１”を出
力し、フリップフロップ３ｉの論理“１”がホールドさ
れる。その一方、ＲＡＭテストデータＳＩＤとして書き
込みデータ（例えば“０”）を与え、ＲＡＭコア９１の
全てのアドレスに“０”を書き込む。そしてホールド
信号ＨＬＤを“１”に設定したまま、比較制御信号ＣＭ
Ｐを“１”にする。このときまでに期待信号ＥＸＰには
期待値“０”を与えておき、ＲＡＭコア９１の読み出し
動作を行う。

【００６９】例えば出力端ＤＯ０に関してみれば、ここ
に読み出されたデータはＸＯＲゲートＸ１０において期
待値ＥＸＰと比較され、両者が同一か否かが判断され
る。その結果はＮＡＮＤゲートＮ０によって反転されて
ＡＮＤゲートＡ０へと与えられる。読み出されたデータ
が期待値“０”と等しければＡＮＤゲートＡ０はフリッ
プフロップ３０に記憶されたデータと同じ論理“１”を
セレクタ６０に与えるので、フリップフロップ３０の値
は“１”のままである。

【００７０】一方、読み出されたデータが期待値と異な
ればＡＮＤゲートＡ０は常に“０”を出力するので、一
旦出力端ＤＯ０において故障が発見されれば、フリップ
フロップ３０には“０”が記憶されることとなる。他の
出力端ＤＯ１，ＤＯ２に関しても同様である。ここまで
の動作が表４の「テスト実行」の欄に対応している。

【００７１】ついでホールド信号ＨＬＤを“０”に比
較制御信号ＣＭＰを“０”にすることにより、テスト実
行時にフリップフロップ３０〜３２に格納された値がそ
の論理を保ちつつ、スキャンアウト信号ＳＯとしてシフ
トされて得られる。そして正常ビットに関しては“１”
が、故障ビットに対しては“０”が検出される（表４の
「結果出力」の欄）。

【００７２】このように、本実施の形態ではテスト結果
がビット毎に圧縮されるので、故障箇所を特定すること
ができるという効果が更に得られる。

【００７３】実施の形態５．上記実施の形態１乃至実施
の形態４に示された構成を変形することにより、書き込
みポート数が読み出しポート数よりも少ないＲＡＭに対
しても適用することができる。

【００７４】図１０は本実施の形態５を示す回路図であ
る。ＲＡＭコア９３は、１つの書き込みポート群（入力
端）ＤＩ０〜ＤＩ３と、第１の読み出しポート群（出力
端）ＤＯ０〜ＤＯ３と、第２の読み出しポート群（出力
端）ＤＯ４〜ＤＯ５を有しており、いわゆる“１ write
２ read ＲＡＭ（１ｗ２ｒＲＡＭ）である。

【００７５】このように出力端の数が入力端の数よりも
多いＲＡＭコア９３に対して、実施の形態１乃至実施の
形態４に示された回路をそのまま用い、出力端に接続さ
れるロジック部に対してＲＡＭコア９３をバイパスして
信号を与えようとしても、書き込みに用いられていたフ
リップフロップの数が足りない。つまり、第１の読み出
しポート群ＤＯ０〜ＤＯ３と、第２の読み出しポート群
ＤＯ４〜ＤＯ５のいずれか一方に対してしか実施の形態
１乃至実施の形態４の動作を行うことができない。

【００７６】図１０では実施の形態１に示された構成を
変形したものが示されている。ロジック部８０からの出
力はセレクタ１ｊ（ｊ＝０〜３）の“０”入力端に与え
られ、セレクタ１ｊの出力はフリップフロップ３ｊの入
力端に与えられる。セレクタ１０の“１”入力端にはス
キャンイン信号ＳＩが与えられ、セレクタ１１〜１３の
“１”入力端にはそれぞれフリップフロップ３０〜３２
の出力が与えられる。セレクタ１ｊの動作はいずれもシ
フトモード信号ＳＭによって制御される。

【００７７】フリップフロップ３ｊの出力はＲＡＭコア
９３の入力端ＤＩｊに与えられる。また、セレクタ５
ｊ，５（ｊ＋４）の“１”入力端にも与えられる。セレ
クタ５ｊ，５（ｊ＋４）はいずれもその動作がテストモ
ード信号ＴＥＳＴによって制御され、その“０”入力端
にはＲＡＭコア９３の出力端ＤＯｊ，ＤＯ（ｊ＋４）が
接続されている。セレクタ５０〜５３の出力はロジック
部８１に、セレクタ５４〜５７の出力はロジック部８２
に、それぞれ与えられる。

【００７８】図１１は図１０に示された回路の、ロジッ
クスキャンテストにおける等価的な構成を示す回路図で
ある。テストモード信号ＴＥＳＴが“１”となるので、
セレクタ５０〜５７は省略されている。また、セレクタ
１ｊ及びフリップフロップ３ｊの対は、スキャンフリッ
プフロップＳｊとして略記されている。

【００７９】以上のように本実施の形態では、ロジック
テストを行う際に第１の読み出しポート群ＤＯ０〜ＤＯ
３が接続されるロジック部８１と、第２の読み出しポー
ト群ＤＯ４〜ＤＯ５が接続されるロジック部８２とに、
互いに同じデータパターンを与えるので、書き込みポー
ト数が読み出しポート数よりも少ないＲＡＭに対しても
実施の形態１の効果を得ることができる。

【００８０】勿論、実施の形態２乃至実施の形態４に示
された回路も、本実施の形態において示された実施の形
態１の変形と同様の変形を行うことができる。つまり、
セレクタ５ｋ，５（ｋ＋ｍ），…５（ｋ＋ｎｍ）の
“１”入力端をフリップフロップ３ｋの出力端に共通し
て接続すればよい（０≦ｋ≦ｍ−１，ｎは書き込みポー
ト数に対する読み出しポート数の比よりも１小さい
数）。

【００８１】実施の形態５では、従来には読み出しポー
ト群に用いられたスキャンフリップフロップの分だけ必
要な面積は少なくなるという効果がある。

【００８２】実施の形態６．実施の形態５では、ロジッ
ク部８１，８２がそれぞれに入力するデータを独立して
取り扱う場合には、有効なロジックテストを行うことが
できる。しかし、そうでない場合、例えばロジック部８
１，８２が一体となっていて、これらのそれぞれに入力
するデータ同士の和を計算する場合には不適切な場合が
ある。これらのそれぞれのデータに同一の値が与えられ
ることとなるためである。

【００８３】図１２は、第１の読み出しポート群ＤＯ０
〜ＤＯ３の出力と、第２の読み出しポート群ＤＯ４〜Ｄ
Ｏ７の出力との和が、ＡＬＵ８３によって求められる構
成を示す回路図である。ＡＬＵ８３の第１の入力端群Ａ
０〜Ａ３及び第２の入力端群Ｂ０〜Ｂ３には、それぞれ
第１の読み出しポート群ＤＯ０〜ＤＯ３の出力と、第２
の読み出しポート群ＤＯ４〜ＤＯ７の出力とが与えら
れ、和出力Ｙ０〜Ｙ３が出力される。

【００８４】図１３は本実施の形態６の一つの形態を例
示する回路図であり、実施の形態１に示された構成が変
形されものが示されている。フリップフロップ３０の出
力はセレクタ５０，５２の“１”入力端に、フリップフ
ロップ３１の出力はセレクタ５１，５３の“１”入力端
に、フリップフロップ３２の出力はセレクタ５４，５６
の“１”入力端に、フリップフロップ３３の出力はセレ
クタ５５，５７の“１”入力端に、それぞれ与えられ
る。セレクタ５０〜５７の“０”入力端はそれぞれＲＡ
Ｍコア９３の出力端ＤＯ０〜ＤＯ７に接続されている。
セレクタ５０〜５３の出力端及びセレクタ５４〜５７の
出力端は、それぞれＡＬＵ８３の第１の入力端群Ａ０〜
Ａ３及び第２の入力端群Ｂ０〜Ｂ３に接続されている。

【００８５】図１４は図１３に示された回路の、ロジッ
クスキャンテストにおける等価的な構成を示す回路図で
ある。テストモード信号ＴＥＳＴが“１”となるので、
セレクタ５０〜５７は省略されている。また、セレクタ
１ｊ及びフリップフロップ３ｊの対は、スキャンフリッ
プフロップＳｊとして略記されている。

【００８６】スキャンフリップフロップＳ０，Ｓ１はＡ
ＬＵ８３の第１の入力端群Ａ０〜Ａ３に、またスキャン
フリップフロップＳ２，Ｓ３はＡＬＵ８３の第２の入力
端群Ｂ０〜Ｂ３に、互いに独立した２群のテストデータ
を与える。従って、両者の和を求めるＡＬＵ８３のテス
トを有効に行うことができる。

【００８７】つまり、書き込み用のフリップフロップ３
０〜３３を、読み出しポート群毎にフリップフロップ３
０，３１と、フリップフロップ３２，３３との組にして
割り当てる。そして、各読み出しポート群に割り当てら
れた書き込み用のフリップフロップの出力をその読み出
しポート群において重複して用いる。これにより、複数
の読み出しポート群のそれぞれから得られて、互いに独
立には扱われない複数のデータを処理するロジック部た
るＡＬＵ８３のテストを有効に行うことができる。

【００８８】各読み出しポート群に割り当てられた書き
込み用のフリップフロップの出力をその読み出しポート
群においてどのように重複して用いるかに関しては図１
３に示された構成以外のものも考えられる。

【００８９】図１５は本実施の形態６の他の形態を例示
する回路図であり、実施の形態１に示された構成が変形
されものが示されている。フリップフロップ３０の出力
はセレクタ５０，５１の“１”入力端に、フリップフロ
ップ３１の出力はセレクタ５２，５３の“１”入力端
に、フリップフロップ３２の出力はセレクタ５４，５５
の“１”入力端に、フリップフロップ３３の出力はセレ
クタ５６，５７の“１”入力端に、それぞれ与えられ
る。

【００９０】図１６は図１５に示された回路の、ロジッ
クスキャンテストにおける等価的な構成を示す回路図で
ある。このような構成においても、図１３に示された構
成と同様の効果を示すことは当然である。

【００９１】勿論、実施の形態２乃至実施の形態４に示
された回路も、本実施の形態において示された実施の形
態１の変形と同様の変形を行うことができ、従来には読
み出しポート群に用いられたスキャンフリップフロップ
の分だけ必要な面積は少なくなる。

【００９２】なお、一つの読み出しポート群に対してフ
リップフロップの出力が重複して用いられているため、
ＡＬＵ８３についての故障検出率が十分でないことも考
えられる。これを解決するために、図１３及び図１５の
両方の回路を実現するようなセレクタを挿入し、２回に
分けてテストすることもできる。

【００９３】実施の形態７．実施の形態１〜実施の形態
４においてはＲＡＭの書き込み動作が同期式である場合
について説明されているが、本発明において読み出し動
作が同期式となるＲＡＭを実現することもできる。

【００９４】図１７は実施の形態１で説明された図１の
回路を、読み出し動作が同期式となるＲＡＭに適用した
ものである。図１と同様に、セレクタ５０〜５２の
“０”入力端及び“１”入力端には、それぞれＲＡＭコ
ア９１の出力端ＤＯ０〜ＤＯ２及び入力端ＤＩ０〜ＤＩ
２がそれぞれ接続されている。

【００９５】しかし図１に示された回路とは異なり、図
７に示された回路ではロジック部８０の出力が直接にＲ
ＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与えられてい
る。そしてセレクタ５０〜５２の出力は、それぞれセレ
クタ１０〜１２の“０”入力端に与えられている。

【００９６】セレクタ１０〜１２とフリップフロップ３
０〜３２との接続関係は図１に示されたものと同様であ
る。そしてフリップフロップ３０〜３２の出力がロジッ
ク部８１に与えられる。

【００９７】本実施の形態においても、その動作は表１
に基づいて行われる。図１８は、図１７に示された回路
の、通常動作における等価的な構成を示す回路図であ
る。テストモード信号ＴＥＳＴ及びシフトモード信号Ｓ
Ｍのいずれをも“０”に設定することで、ロジック部８
０の出力が直接にＲＡＭコア９１に入力し、ＲＡＭコア
９１の出力がフリップフロップ３０〜３２を介してロジ
ック部８１に与えられる。つまり図１に示された回路
は、通常動作においては非同期式の書き込み、同期式の
読み出しが行われる。

【００９８】図１９は、図１７に示された回路の、ロジ
ックスキャンテストにおける等価的な構成を示す回路図
である。テストモード信号ＴＥＳＴを“１”とすること
で、図３と同じ構成を得ることができ、ロジック部８
０，８１のロジックスキャンテストを行うことができ
る。

【００９９】勿論、実施の形態２乃至実施の形態４に示
されたＲＡＭテストを行う構成をもセレクタ５０〜５２
とロジック部８１の間に設けることにより、ＲＡＭテス
トを実行し、或いは更にテスト結果を圧縮することが可
能である。

【０１００】実施の形態の変形．実施の形態１〜７で
は、通常のデータとスキャン信号とを入力とするセレク
タと、セレクタの出力を入力とするフリップフロップで
構成されたスキャンフリップフロップで説明した。

【０１０１】例えば、通常のデータとスキャン信号とを
入力とし、通常動作用のクロックとスキャンクロックを
備えたスキャンフリップフロップに置き換えても実施の
形態１〜７の効果は変わらない。

【０１０２】例えば、レベル・センシティブ・スキャン
・デザイン（ＬＳＳＤ）に用いられるシフトレジスタラ
ッチに置き換えても実施の形態１〜７の効果は変わらな
い。

【０１０３】

【発明の効果】この発明のうち請求項１にかかるテスト
回路によれば、第１の選択手段が第３の回路の出力端群
を前記第２の回路に選択的に接続する場合は、第３の回
路の入力動作及び出力動作はそれぞれ同期式及び非同期
式となる。一方、第１の選択手段がスキャンパスの出力
端群を前記第２の回路に選択的に接続する場合は、第１
及び第２の回路のロジックスキャンテストが行われる。
両方の場合にスキャンフリップフロップが兼用されるの
で、エリアオーバーヘッドを抑制しつつもこれら２種の
動作を行うことができる。

【０１０４】この発明のうち請求項２にかかるテスト回
路によれば、第２の選択手段がスキャンパスの出力端群
に与えられた信号を第３の回路に出力する場合には、請
求項１記載のテスト回路の構成を得ることができる。一
方、第２の選択手段が前記テストデータを第３の回路に
出力することにより、第２のテストを行うことができ
る。

【０１０５】この発明のうち請求項３にかかるテスト回
路によれば、通常動作時には第３の回路の入力に用いら
れていたフリップフロップが、第２の選択手段がテスト
データを第３の回路に出力して第２のテストを行う場合
では、第３の回路から出力される第２のテストのテスト
結果をスキャン出力する機能を果たす。

【０１０６】この発明のうち請求項４にかかるテスト回
路によれば、第２のテストを行う際にはＭＩＳＲ回路が
構成されるので、圧縮されたテスト結果の良否を得るこ
とができる。

【０１０７】この発明のうち請求項５にかかるテスト回
路によれば、第３の回路の出力端毎に、第２のテストの
結果に一旦不良が存在すれば、論理回路によってフリッ
プフロップに所定の論理が固定されるので、不良が存在
したことが記憶される。従って、圧縮されたテスト結果
の良否を得ることができる。

【０１０８】この発明のうち請求項６にかかるテスト回
路によれば、入力端数が出力端数よりも少ない第３の回
路に対しても、請求項２の効果を得ることができる。

【０１０９】この発明のうち請求項７にかかるテスト回
路によれば、グループ毎に区分された第３の回路の出力
端は、異なるグループ毎に異なるスキャンパスの出力端
に接続されるので、第２の回路に対して、互いに独立し
た複数のテストデータを与えることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示す回路図である。

【図２】図１に示された回路の、通常動作における等
価的な構成を示す回路図である。

【図３】図１に示された回路の、ロジックスキャンテ
ストにおける等価的な構成を示す回路図である。

【図４】本発明の実施の形態２を示す回路図である。

【図５】図４に示された回路の、ＲＡＭテストにおけ
る等価的な構成を示す回路図である。

【図６】本発明の実施の形態３を示す回路図である。

【図７】図６に示された回路の、ＲＡＭテストにおけ
る等価的な構成を示す回路図である。

【図８】本発明の実施の形態４を示す回路図である。

【図９】図８に示された回路の、ＲＡＭテストにおけ
る等価的な構成を示す回路図である。

【図１０】本実施の形態５を示す回路図である。

【図１１】図１０に示された回路の、ロジックスキャ
ンテストにおける等価的な構成を示す回路図である。

【図１２】ＡＬＵ８３によって加算結果を求める構成
を示す回路図である。

【図１３】本実施の形態６の一つの形態を例示する回
路図である。

【図１４】図１３に示された回路の、ロジックスキャ
ンテストにおける等価的な構成を示す回路図である。

【図１５】本実施の形態６の他の形態を例示する回路
図である。

【図１６】図１５に示された回路の、ロジックスキャ
ンテストにおける等価的な構成を示す回路図である。

【図１７】本実施の形態７を示す回路図である。

【図１８】図１７に示された回路の、通常動作におけ
る等価的な構成を示す回路図である。

【図１９】図１７に示された回路の、ロジックスキャ
ンテストにおける等価的な構成を示す回路図である。

【図２０】スキャンテスト方式が用いた、従来のＲＡ
Ｍのテスト手法を示すブロック図である。

【図２１】ＲＡＭ９１周辺のスキャンパスの構成を詳
しく示した回路図である。

【符号の説明】

１０〜１３，２０〜２２，５０〜５７，６０〜６２，７
０〜７２セレクタ、３０〜３３，４０〜４２フリッ
プフロップ、８０〜８３ロジック部、９０〜９２Ｒ
ＡＭコア、ＣＭＰ比較制御信号、ＳＥＬＭＩＳＲ圧
縮選択信号、Ｑ０〜Ｑ２ゲート群。

Claims

【特許請求の範囲】

【請求項１】第１及び第２の回路との間に介在し、前
記第１及び第２の回路に対して第１のテストを行うテス
ト回路であって、第１の回路に接続された入力端群及び出力端群を有する
第３の回路と、前記第１の回路に接続された入力端群と、前記第３の回
路の前記入力端群に接続された出力端群と、スキャン入
力端子及びスキャン出力端子とを有するスキャンパス
と、前記第３の回路の前記出力端群及び前記スキャンパスの
前記出力端群を前記第２の回路に選択的に接続する第１
の選択手段とを備えるテスト回路。
【請求項２】前記スキャンパスの出力端群に与えられ
た信号と、前記第３の回路に対する第２のテストを行う
際に入力するテストデータとを、前記第３の回路に選択
的に出力する第２の選択手段を更に備える、請求項１記
載のテスト回路。
【請求項３】前記スキャンパスは前記第１の回路の出
力と接続される第１の入力端子と、スキャン信号が伝搬するスキャン入力信号を入力とする
第２の入力端子と、前記第３の回路の出力と接続される第３の入力端子と、出力端子とを備え、前記第１の入力端子からのデータと、前記第２の入力端
子からのデータと、前記第３の入力端子からのデータと
を入力し、これら３つのデータのいずれか１つを選択
し、保持する機能を有するスキャンフリップフロップか
ら構成される、請求項２記載のテスト回路。
【請求項４】前記スキャンパスは前記第１の回路の出
力と接続される第１の入力端子と、スキャン入力信号を入力とする第２の入力端子と、出力端子と、前記第１の入力端子からのデータと前記第２の入力端子
からのデータとを入力し、これらのデータのいずれか１
つを選択し、保持する機能を有するスキャンフリップフ
ロップと、前記スキャンフリップフロップの第２の入力端子に接続
された出力端子と、前記出力端子に選択的に接続される
第１及び第２の入力端子とを含む選択手段と、前記選択手段の前記第１の入力端子に出力する論理回路
とを備え、前記論理回路は第３の回路の出力に接続し、前記選択手段が前記第２の入力端子を選択する場合に
は、前記論理回路と前記スキャンフリップフロップでＭ
ＩＳＲ回路を構成し、スキャン信号は前記選択手段の前
記第２の入力端子を伝搬する、請求項２記載のテスト回
路。
【請求項５】前記スキャンパスは前記第１の回路の出
力と接続される第１の入力端子と、スキャン入力信号を入力とする第２の入力端子と、出力端子と、前記第１の入力端子からのデータと前記第２の入力端子
からのデータとを入力し、これらのデータのいずれか１
つを選択し、保持する機能を有するスキャンフリップフ
ロップと、前記スキャンフリップフロップの第２の入力端子に接続
された出力端子と、前記出力端子に選択的に接続される
第１及び第２の入力端子とを含む選択手段と、前記選択手段の前記第１の入力端子に出力する論理回路
とを備え、前記論理回路の各々は、自身に対応する前記スキャンフ
リップフロップの出力を保持するループを、前記選択手
段とともに形成し、前記第３の回路の出力と期待値とを
比較し前記第２のテスト結果が不良であれば前記スキャ
ンフリップフロップに所定の論理を与え、スキャン信号は前記選択手段の前記第２の入力端子を伝
搬する、請求項２記載のテスト回路。
【請求項６】前記第３の回路の前記出力端群を構成す
る出力端の個数は、前記第３の回路の前記入力端群を構
成する入力端の個数よりも多く、前記第１の選択手段は前記第３の回路の前記出力端に対
応して設けられるセレクタによって構成され、前記スキャンパスの前記出力端群を構成する出力端の一
つに対して、複数の前記セレクタが接続される、請求項
１記載のテスト回路。
【請求項７】前記第３の回路の前記出力端が複数のグ
ループに区分され、前記スキャンパスの前記出力端も前記複数のグループに
対応して区分され、一の前記複数のグループに対応する前記スキャンパスの
一の前記出力端には、前記一の前記複数のグループに属
する前記第３の回路の前記出力端の複数が接続される、
請求項６記載のテスト回路。