KR20000020102A - 디버깅 기능을 갖는 내장 자기 테스트 회로 - Google Patents

디버깅 기능을 갖는 내장 자기 테스트 회로 Download PDF

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Abstract

개시되는 본 발명의 디버깅 기능을 갖는 BIST 회로(built in self test circuit)는 디버깅을 위한 BIST 동작에서 MISR(Multiple Input Signature Register)로 입력되는 테스트 결과에 따른 다중 입력 중 디버깅을 위한 입력만을 선택적으로 입력받아 압축하여 출력한다. MISR로부터 출력되는 결과 값으로 오류가 발생된 부분을 추적할 수 있다. 이러한 디버깅 기능을 갖는 BIST 회로는 일반 조합 로직을 갖는 반도체 장치뿐만 아니라 반도체 메모리 장치나 이 둘을 모두 갖는 반도체 장치의 경우에도 용이하게 적용된다.

Description

디버깅 기능을 갖는 내장 자기 테스트 회로(BUILT IN SELF TEST CIRCUIT WITH DEBUGGING FUNCTION)
본 발명은 반도체 집적 회로(semiconductor integrated circuit)의 테스트 회로에 관한 것으로, 구체적으로는 내장 자기 테스트 회로(built in self test circuit)에 관한 것이다.
반도체 장치가 고집적화 되면서 반도체 장치에 구성되는 집적 회로의 정상적인 동작 유무를 테스트하기 위한 회로로 현재 내장 자기 테스트 회로(built in self test circuit)(이하, BIST 회로라 약칭함)가 사용되고 있다. BIST 회로는 반도체 장치에 내장되는 테스트 회로로서 반도체 장치에 탑재되어 자체적으로 테스트 패턴을 생성하고, 그에 따른 테스트 결과 데이터를 결과를 압축하여 출력하는 회로이다. BIST 회로는 자체적으로 테스트 패턴을 발생하여 테스트를 수행하므로 칩(chip)의 외부에서 테스트 패턴을 입력하던 방식에서 발생되는 여러 가지 문제점을 해결하였다.
도 1에는 종래의 BIST 회로의 일 예를 보여주는 도면이 도시되어 있다.
도 1을 참조하면, 종래의 BIST 회로는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)(10), 스캔 체인들(scan chains)(13, 14, 15), 다중 입력 시그내쳐 레지스터(Multiple Input Signature Register: MISR)(16)를 포함한다. 상기 PRPG(10)의 출력은 상기 스캔 체인들(13, 14, 15)의 입력에 연결된다. 상기 스캔 체인들(13, 14, 15)은 각기 복수개의 스캔 셀들(13a~13d, 14a~14d, 15a~15d)을 구비하고 있으며, 이들은 각각 해당 조합 로직들(combinational logic)(11, 12)의 입/출력과 연결된다. 상기 스캔 체인들(13, 14, 15)의 출력은 상기 MISR(16)의 다중 입력에 연결된다. 상기 MISR(16)은 적합한 복수개의 논리 회로들(16a, 16c, 16e, 16g)들과 쉬프트 레지스터(shift register)를 구성하는 복수개의 플립플롭들(16b, 16d, 16f)로 구성된다.
상기 PRPG(10)는 패턴 발생 인에이블 신호(GE)가 입력되면 병렬의 랜덤한 테스트 패턴을 발생한다. 상기 발생된 테스트 패턴은 각기 해당되는 스캔 체인들(13, 14, 15)을 통해 해당 조합 로직들(11, 12)로 입력된다. 테스트 패턴을 입력받은 조합 로직들(11, 12)의 동작 결과는 다시 해당되는 스캔 체인들(13, 14, 15)로 입력된다. 스캔 체인들(13, 14, 15)에 저장된 테스트 결과는 직렬로 MISR(16)로 입력되어 압축된다. 압축된 결과는 직렬 데이터(SDOUT)로 출력되며, 그 결과를 판단하여 상기 조합 로직들(11, 12)의 정상 동작 유무를 판단하게 된다. 이러한 BIST는 반도체 장치의 생산 공정에서 반도체 장치의 정상 적인 동작 유무를 테스트하는 일반적인 방법 중에 하나로 사용된다.
그런데, 이상과 같은 종래의 BIST 방법에서는 디버깅(debugging)을 고려하지 않은 회로 구성으로 되어 있었다. BIST에 의하면, 테스트가 종료된 후 MISR(16)로부터 테스트 결과를 출력 받아 보기 때문에 집적회로의 어디에서 에러가 발생된 되었는지, 어느 시점에서 에러가 발생되었는지 등의 구체적인 에러 발생의 원인을 판단하기 어려운 문제점이 있었다. 그러므로 에러가 발생된 부분을 찾기 위해서는 별도의 디버깅 회로를 구성해야 하는 문제점이 있었다. 또한 디버깅 회로를 별도로 반도체 장치에 추가하는 경우 그에 해당되는 별도의 외부 핀을 구성해야 하는 문제점도 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 반도체 집적 회로의 테스트시 디버깅이 가능한 BIST 회로를 제공하는데 있다.
도 1은 BIST 회로의 일 예를 보여주는 도면;
도 2는 본 발명의 바람직한 실시예에 따른 디버깅 기능을 갖는 BIST 회로를 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 BIST 회로를 반도체 메모리 장치에 적용한 예를 보여주는 도면; 그리고
도 4는 본 발명의 바람직한 실시예에 따른 BIST 회로를 메모리 및 조합 로직을 갖는 반도체 장치에 적용한 예를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10: PRPG 11, 12: 조합 로직
13, 14, 15: 스캔 체인 16, 20: MISR
42: 멀티플렉서
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 적어도 하나 이상의 조합 로직 블록들을 갖는 반도체 장치에 내장되어 상기 조합 로직 블록들을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로는: 상기 조합 로직 블록의 테스트를 위한 테스트 데이터 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)와; 상기 테스트 데이터 패턴을 상기 조합 로직 블록들로 입력하고, 상기 조합 로직 블록들이 상기 테스트 데이터 패턴의 입력에 응답하여 동작 후 출력하는 데이터를 입력받아 저장하도록 상기 조합 로직 블록들에 대응하여 구성되는 적어도 하나 이상의 스캔 체인들(scan chains)과; 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)를 포함한다.
이 실시예에 있어서, 상기 다중 입력 시그내처 레지스터는 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과; 상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 의 수단은 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과; 상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여, 상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단된다.
이 실시예에 있어서, 상기 논리 회로들은 AND 게이트로 구성된다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치에 내장되어 상기 반도체 메모리 장치의 메모리 블록을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로는: 상기 메모리 블록의 테스트를 위한 테스트 데이터 패턴을 발생하는 패턴 발생기(Pattern Generator)와; 상기 테스트 데이터 패턴이 기입될 상기 메모리 블록의 어드레스와 상기 메모리 블록으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기와; 상기 메모리 블록으로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)와; 상기 내장 자기 테스트 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 다중 입력 시그내처 레지스터는 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과; 상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 의 수단은 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과; 상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여, 상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단된다.
이 실시예에 있어서, 상기 논리 회로들은 AND 게이트로 구성된다.
이 실시예에 있어서, 상기 패턴 발생기는 랜덤한 테스트 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG) 또는 일정한(deterministic) 테스트 패턴을 발생하는 (Parallel Pattern Generator: PPG) 중 어느 하나로 구성된다.
본 발명의 또 다른 특징에 의하면, 적어도 하나 이상의 조합 로직 블록들과 메모리 블록을 갖는 반도체 장치에 내장되어 상기 조합 로직 블록들과 메모리 블록을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로는: 상기 조합 로직 블록의 테스트를 위한 제 1 의 테스트 데이터 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)와; 상기 제 1 의 테스트 데이터 패턴을 상기 조합 로직 블록들로 입력하고, 상기 조합 로직 블록들이 상기 제 1 의 테스트 데이터 패턴의 입력에 응답하여 동작 후 출력하는 데이터를 입력받아 저장하도록 상기 조합 로직 블록에 대응하여 구성되는 적어도 하나 이상의 스캔 체인들(scan chains)과; 상기 메모리 블록의 테스트를 위한 제 2 의 테스트 데이터 패턴을 발생하는 패턴 발생기(Pattern Generator)와; 상기 제 2 의 테스트 데이터 패턴이 기입될 상기 메모리 블록의 어드레스와 상기 메모리 블록으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기와; 상기 스캔 체인들로부터 출력되는 데이터와 상기 메모리 블록으로부터 출력되는 데이터를 입력하여 선택적으로 출력하는 멀티플렉서와; 상기 멀티플렉서로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)와; 상기 내장 자기 테스트 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 다중 입력 시그내처 레지스터는 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과; 상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 의 수단은 상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과; 상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여, 상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단된다.
이 실시예에 있어서, 상기 논리 회로들은 AND 게이트로 구성된다.
이 실시예에 있어서, 상기 패턴 발생기는 랜덤한 테스트 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG) 또는 일정한(deterministic) 테스트 패턴을 발생하는 (Parallel Pattern Generator: PPG) 중 어느 하나로 구성된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 디버깅 기능을 갖는 BIST 회로를 보여주는 도면이다. 도 2에서 도 1에 도시된 구성 부분과 동일한 동작을 하는 구성 부분은 동일한 참조 번호로 병기한다.
도 2에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 BIST 회로는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)(10), 스캔 체인들(scan chains)(13, 14, 15), 디버깅 가능한(Debuggable) 다중 입력 시그내쳐 레지스터(Multiple Input Signature Register: MISR)(20)를 포함한다. 상기 PRPG(10)의 출력은 상기 스캔 체인들(13, 14, 15)의 입력에 연결된다. 상기 스캔 체인들(13, 14, 15)은 각기 복수개의 스캔 셀들(13a~13d, 14a~14d, 15a~15d)을 구비하고 있으며, 이들은 각각 해당 조합 로직들(combinational logic)(11, 12)의 입/출력과 연결된다. 상기 스캔 체인들(13, 14, 15)의 출력은 상기 MISR(20)의 다중 입력에 연결된다.
상기 MISR(20)은 크게 두 부분으로 마스크부(22)와 압축부(24)로 구성된다. 상기 마스크부(22)는 직렬의 마스크 데이터(mask data)(SDIN)를 저장하기 위한 쉬프트 레지스터를 구성하는 복수개의 플립플롭들(20a, 20c, 20f), 상기 플립플롭들(20a, 20c, 20f)의 출력과 상기 스캔체인들(13, 14, 15)의 출력을 입력으로 하는 복수개의 AND 게이트들(20b, 20e, 20g)로 구성된다. 그리고 상기 압축부(24)는 상기 AND 게이트들(20b, 20e, 20g)을 통해 입력되는 테스트 데이터를 압축하기 위해 쉬프트 레지스터로 구성되는 복수개의 플립플롭들(16b, 16d, 16f)과 복수개의 EOR 게이트들(exclusive OR gates)(16a, 16c, 16e, 16g)들로 구성된다. 상기 스캔 체인들(13, 14, 15)과 MISR(20)의 실질적인 회로 구성은 반도체 장치에 조합 로직의 블록 수에 따라 증가되거나 감소될 수 있다.
이상과 같은 구성을 갖는 본 발명의 실시예에 따른 BIST 회로의 동작은 크게 두 가지로 구분된다. 한가지는 종래와 같은 일반적인 테스트를 위한 BIST 동작이고, 다른 한가지는 디버깅을 위한 BIST 동작이다. 일반적인 테스트를 위한 BIST 동작에서는 상기 마스크부(22)에 구성되는 플립플롭들(20a, 20c, 20f)에는 각각 데이터 '1'이 저장된다. 그러므로 각각의 AND 게이트들(20b, 20e, 20g)을 통해 상기 스캔 체인들(13, 14, 15)의 출력이 상기 압축부(24)로 입력된다. 이후의 동작은 앞서 설명한 바와 같다. 이와 같은 일반적인 BIST 동작은 종래와 동일하여 테스트 시간의 증가는 없게된다.
디버깅을 위한 BIST 동작에서는 다음과 같은 방법에 의해 BIST 동작을 한다.
먼저, 디버깅을 하기 위한 조합 로직을 선택하고, 그에 대응되는 스캔 체인을 결정하여 결정된 스캔 체인의 출력만이 선택적으로 압축부(24)로 입력되도록 마스크부(22)를 설정한다. 예를 들어, 스캔 체인(14)의 출력을 선택적으로 압축부(24)로 입력되게 하려면 마스크 데이터(SDIN)를 '010'으로 입력하여 플립플롭들(20a, 20c, 20f)을 '010'으로 설정한다.
그리고 PRPG(12)로 패턴 발생 인에이블 신호(GE)를 입력하면 병렬의 랜덤한 테스트 패턴이 발생된다. 상기 발생된 테스트 패턴은 각기 해당되는 스캔 체인들(13, 14, 15)을 통해 해당 조합 로직들(11, 12)로 입력된다. 테스트 패턴을 입력받은 조합 조직들(11, 12)의 동작 결과는 다시 해당되는 스캔 체인들(13, 14, 15)로 입력된다. 스캔 체인들(13, 14, 15)에 저장된 테스트 결과는 직렬로 MISR(20)로 입력된다.
상기 MISR(20)로 입력되는 테스트 데이터 중 상기 스캔 체인(14)으로부터 출력되는 테스트 데이터만이 AND 게이트(20e)를 통해 압축부(24)로 입력된다. 압축부(24)로부터 출력되는 직렬 데이터(SDOUT)의 결과를 보고 오류가 발생된 부분을 찾을 수 있다. 이를 설명하기 위해 하기 표 1에 오류가 발생된 예를 도시하였다.
SEQ PAT 정상L(2:0) 오류 1L(2:0) 오류 2L(2:0)
0 110 110 110
1 1 101 101 101
2 0* 110 100 100
3 0 111 10 10
4 0* 11 101 111
5 1 11 100 1
6 1 11 0 110
7 0 1 0 111
8 1 110 10 1
상기 표 1에서 SEQ는 스캔 체인(14)으로부터 데이터가 입력되는 순서를 표시한 것이고, PAT는 스캔 체인(14)으로부터 출력되는 데이터를 표시한 것이다. 그리고 '정상', '오류1', '오류2'는 각각의 상태에 따라서 압축부(24)의 플립플롭들(16b, 16d, 16f)에 저장되는 값을 표시한 것이다. PAT에서 '*'의 표시는 정상인 경우에는 '0'이 입력되는 것으로, 오류가 발생된 경우에는 '1'이 입력되는 것을 표시하는 것이다. SEQ 0은 초기 상태로 플립플롭들(16b, 16d, 16f)은 '110'으로 설정되어 있다고 가정한다. '오류1'은 SEQ 2에서 오류가 발생된 것을 경우를, '오류2'는 SEQ 2와 4에서 각각 오류가 발생된 경우 플립플롭들(16b, 16d, 16f)에 저장되는 값들의 설정 상태를 보여준다. 상기 표 1에서와 같이, 정상일 때와 오류가 발생했을 때의 값들이 다르게 되므로 이를 역으로 추적하면 스캔 체인(14)의 몇 번째 스캔 셀에 오류 데이터가 저장되었었는지 알 수 있다. 그러므로 조합 로직의 어느 부분에 오류가 있는지를 알 수 있게된다.
이러한 방법으로 각각의 스캔 체인별로 디버깅을 위한 BIST를 실시하여 해당되는 조합 로직의 디버깅을 할 수 있다. 디버깅을 위한 BIST는 스캔 체인들이 많은 경우 오랜 시간이 소요 될 수 있다. 이런 경우 마스크를 블록단위로 구분하여 각 블록 별로 BIST를 수행하고, 에러가 발생된 블록에 대하여 각각의 스캔 체인별로 디버깅을 위한 BIST를 실시하면 된다. 즉, 테스트하려는 조합 로직을 크게 몇 개로 구분하고, 각각에 대하여 BIST를 수행한다. 그리고 에러가 발생된 블록에 대하여 다시 몇 개의 블록으로 구분하여 각각에 대하여 BIST를 수행한다. 이러한 방법으로 BIST를 수행하면 디버깅을 위한 시간을 상당부분 절약할 수 있다.
다음은 이상과 같은 디버깅을 위한 BIST 회로를 반도체 메모리 장치와, 메모리 및 조합 회로를 동시에 갖는 반도체 장치에 대하여 적용한 예를 도 3 및 도 4를 참조하여 설명한다. 도 3에는 본 발명의 바람직한 실시예에 따른 BIST 회로를 반도체 메모리 장치에 적용한 예를 보여주는 도면이 도시되어 있고, 도 4에는 메모리 및 조합 로직을 갖는 반도체 장치에 적용한 예를 보여주는 도면이다. 도 3에서 도 2에 도시된 구성과 동일한 동작을 하는 구성은 동일한 참조 번호를 병기한다. 도 4에도 도 2 및 도 3에 도시된 구성과 동일한 동작을 하는 구성은 동일한 참조 번호를 병기한다.
도 3에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 디버깅 기능을 갖는 BIST 회로가 탑재된 반도체 메모리 장치는 메모리 블록(33), 상기 메모리 블록(33)의 테스트를 위한 테스트 데이터 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)(31), 상기 테스트 데이터 패턴이 기입될 상기 메모리 블록(33)의 어드레스와 상기 메모리 블록으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기(32), 상기 메모리 블록(33)으로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 디버깅 가능한(Debuggable) 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)(20) 그리고 BIST 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러(30)를 포함하여 구성된다. 상기 PRPG(31)는 일정한(deterministic) 데이터 패턴을 발생하는 병렬 패턴 발생기(Parallel Pattern Generator: PPG)를 사용할 수도 있다.
상기 MISR(20)은 도 2에 도시된 바와 같은 구성으로 된다. 그러므로 메모리 블록(33)의 테스트를 위한 BIST 동작에서 앞서 설명한 바와 같은 방법으로 디버깅을 할 수 있다.
도 4에 도시된 바와 같이, 적어도 하나 이상의 조합 로직들(11, 12)과 메모리 블록(33)을 갖는 반도체 장치의 경우에도 본 발명의 BIST 회로를 적용할 수 있다. 상기 조합 로직(11, 12)의 테스트를 위한 제 1 의 테스트 데이터 패턴을 발생하는 제 1 의 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)(12), 상기 제 1 의 테스트 데이터 패턴을 상기 조합 로직들(11, 12)로 입력하고, 상기 조합 로직들(11, 12)이 상기 제 1 의 테스트 데이터 패턴의 입력에 응답하여 동작 후 출력하는 데이터를 입력받아 저장하도록 상기 조합 로직에 대응하여 구성되는 적어도 하나 이상의 스캔 체인들(scan chains)(13, 14, 15), 상기 메모리 블록(33)의 테스트를 위한 제 2 의 테스트 데이터 패턴을 발생하는 제 2 의 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)(31), 상기 제 2 의 테스트 데이터 패턴이 기입될 상기 메모리 블록(33)의 어드레스와 상기 메모리 블록(33)으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기(32)와, 상기 스캔 체인들(13, 14, 15)로부터 출력되는 데이터와 상기 메모리 블록(33)으로부터 출력되는 데이터를 입력하여 선택적으로 출력하는 멀티플렉서(42), 상기 멀티플렉서(42)로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 디버깅 가능한(Debuggable)다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)(20) 그리고 상기 내장 자기 테스트 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러(30)를 포함하여 구성된다. 상기 PRPG(31)는 일정한(deterministic) 데이터 패턴을 발생하는 병렬 패턴 발생기(Parallel Pattern Generator: PPG)를 사용할 수도 있다.
조합 로직 관련 회로(41)와 메모리 관련 회로(41)로의 부분적인 BIST 동작은 앞서 설명한 바와 같다. 그리고 스캔 체인들(13, 14, 15)과 메모리 블록(33)으로부터 각각 출력되는 BIST 결과 데이터(40, 41)는 멀티플렉서(42)로 입력되고, 이들은 선택적으로 MISR(20)로 입력된다. 상기 MISR(20)은 도 2에 도시된 바와 같은 구성으로 된다. 그러므로 조합 로직들(11, 13)과 RAM(33)의 BIST 동작을 각각 독립적으로 할 수 있다. 그리고 디버깅을 위한 BIST 동작은 앞서 설명한 바와 같은 방법으로 할 수 있다.
이상과 같은 본 발명에 의하면, 반도체 집적 회로의 디버깅을 위한 별도의 회로를 반도체 장치에 구비할 필요가 없으며, 그에 따라 디버깅 회로를 위한 많은 수의 외부 핀을 구비할 필요가 없다. 또한 회로 구성이 매우 간단하여 반도체 장치의 사이즈를 종래 보다 작게 할 수 있다. 그리고 일반 조합 로직을 갖는 반도체 장치뿐만 아니라 반도체 메모리 장치나 이 둘을 모두 갖는 SOC(System-On-Chip)과 같은 반도체 장치의 경우에도 용이하게 적용이 가능하다.

Claims (14)

  1. 적어도 하나 이상의 조합 로직 블록들을 갖는 반도체 장치에 내장되어 상기 조합 로직 블록들을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로에 있어서:
    상기 조합 로직 블록의 테스트를 위한 테스트 데이터 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)와;
    상기 테스트 데이터 패턴을 상기 조합 로직 블록들로 입력하고, 상기 조합 로직 블록들이 상기 테스트 데이터 패턴의 입력에 응답하여 동작 후 출력하는 데이터를 입력받아 저장하도록 상기 조합 로직 블록들에 대응하여 구성되는 적어도 하나 이상의 스캔 체인들(scan chains)과;
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)를 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  2. 제 1 항에 있어서,
    상기 다중 입력 시그내처 레지스터는
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과;
    상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제 1 의 수단은
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과;
    상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여,
    상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단되는 것을 특징으로 하는 내장 자기 테스트 회로.
  4. 제 3 항에 있어서,
    상기 논리 회로들은 AND 게이트로 구성되는 것을 특징으로 하는 내장 자기 테스트 회로.
  5. 반도체 메모리 장치에 내장되어 상기 반도체 메모리 장치의 메모리 블록을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로에 있어서:
    상기 메모리 블록의 테스트를 위한 테스트 데이터 패턴을 발생하는 패턴 발생기(Pattern Generator)와;
    상기 테스트 데이터 패턴이 기입될 상기 메모리 블록의 어드레스와 상기 메모리 블록으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기와;
    상기 메모리 블록으로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)와;
    상기 내장 자기 테스트 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러를 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  6. 제 5 항에 있어서,
    상기 다중 입력 시그내처 레지스터는
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과;
    상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  7. 제 6 항에 있어서,
    상기 제 1 의 수단은
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과;
    상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여,
    상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단되는 것을 특징으로 하는 내장 자기 테스트 회로.
  8. 제 7 항에 있어서,
    상기 논리 회로들은 AND 게이트로 구성되는 것을 특징으로 하는 내장 자기 테스트 회로.
  9. 제 5 항에 있어서,
    상기 패턴 발생기는
    랜덤한 테스트 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG) 또는 일정한(deterministic) 테스트 패턴을 발생하는 (Parallel Pattern Generator: PPG) 중 어느 하나로 구성되는 것을 특징으로 하는 내장 자기 테스트 회로.
  10. 적어도 하나 이상의 조합 로직 블록들과 메모리 블록을 갖는 반도체 장치에 내장되어 상기 조합 로직 블록들과 메모리 블록을 테스트하기 위한 내장 자기 테스트(Built In Self Test: BIST) 회로에 있어서:
    상기 조합 로직 블록의 테스트를 위한 제 1 의 테스트 데이터 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG)와;
    상기 제 1 의 테스트 데이터 패턴을 상기 조합 로직 블록들로 입력하고, 상기 조합 로직 블록들이 상기 제 1 의 테스트 데이터 패턴의 입력에 응답하여 동작 후 출력하는 데이터를 입력받아 저장하도록 상기 조합 로직 블록에 대응하여 구성되는 적어도 하나 이상의 스캔 체인들(scan chains)과;
    상기 메모리 블록의 테스트를 위한 제 2 의 테스트 데이터 패턴을 발생하는 패턴 발생기(Pattern Generator)와;
    상기 제 2 의 테스트 데이터 패턴이 기입될 상기 메모리 블록의 어드레스와 상기 메모리 블록으로부터 데이터를 독출하기 위한 어드레스를 발생하는 어드레스 발생기와;
    상기 스캔 체인들로부터 출력되는 데이터와 상기 메모리 블록으로부터 출력되는 데이터를 입력하여 선택적으로 출력하는 멀티플렉서와;
    상기 멀티플렉서로부터 출력되는 데이터를 선택적으로 입력하여 압축하는 다중 입력 시그내처 레지스터(Multiple Input Signature Register: MISR)와;
    상기 내장 자기 테스트 회로의 전반적인 동작의 제어를 수행하는 BIST 컨트롤러를 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  11. 제 10 항에 있어서,
    상기 다중 입력 시그내처 레지스터는
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 제 1 의 수단과;
    상기 수단을 통해 입력되는 데이터를 압축하여 저장하는 제 2 의 수단을 포함하는 것을 특징으로 하는 내장 자기 테스트 회로.
  12. 제 11 항에 있어서,
    상기 제 1 의 수단은
    상기 스캔 체인들의 출력 중 하나 이상의 스캔 체인들의 출력을 선택적으로 입력하기 위한 직렬의 마스크 데이터가 저장되며, 쉬프트 레지스터로 구성되는 복수개의 플립플롭들과;
    상기 플립플롭들의 출력과 그에 대응된 상기 스캔 체인의 출력을 입력하여 출력하는 복수개의 논리 회로들을 포함하여,
    상기 마스크 데이터의 설정 상태에 따라 상기 스캔 체인들의 출력이 입력 또는 차단되는 것을 특징으로 하는 내장 자기 테스트 회로.
  13. 제 12 항에 있어서,
    상기 논리 회로들은 AND 게이트로 구성되는 것을 특징으로 하는 내장 자기 테스트 회로.
  14. 제 10 항에 있어서,
    상기 패턴 발생기는
    랜덤한 테스트 패턴을 발생하는 병렬 랜덤 패턴 발생기(Parallel Random Pattern Generator: PRPG) 또는 일정한(deterministic) 테스트 패턴을 발생하는 (Parallel Pattern Generator: PPG) 중 어느 하나로 구성되는 것을 특징으로 하는 내장 자기 테스트 회로.
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