JP2009530599A - デバイスおよびデバイスを試験する方法 - Google Patents

Abstract

コアおよびラッパーを含むデバイス。ラッパーは、単一のクロック領域に属するコア・ピン群によって共用される少なくとも１つの共用ラッパー・セルを含む。ラッパーを設計する方法は、コアの設計を表す設計情報を受け取る工程と、単一のクロック領域に属する相互独立型コア・ピン群を配置する工程と、コア・ピン群によって共用される共用ラップ・セルを設計する工程とを含む。

Description

本発明は、デバイスを試験する方法、ラッパー（ｗｒａｐｐｅｒ）を設計する方法、および試験機能を有するデバイスに関する。

集積回路の複雑さにより、設計者らは、様々な試験手順およびアーキテクチャを使用することを強いられた。
過去２年間に、ある会社グループが、埋込み式コアを試験するためのＩＥＥＥ Ｐ１５００スケーラブル・アーキテクチャとして現在知られるものを開発した。簡単に言えば、Ｐ１５００は、コアを覆うラッパーに基づく集積回路アーキテクチャを規定する（これらの再使用可能なコアは、知的所有権とも呼ばれる）。Ｐ１５００の開発は、複数のコア集積回路の試験手順を容易にし、かつ以前に開発されたコアの再利用を簡単にするためのものであった。

種々の特許および特許出願が、デバイス、およびラッパーを使用する構成部品を試験する方法を記載している。同特許をすべて、本願明細書に援用する。前述の特許および特許出願のいくつかは、Ｐ１５００に準拠したアーキテクチャを記載している。それらは、ウェットセル（Ｗｈｅｔｓｅｌ）の米国特許出願２００５／０２０４２３６Ａ１、ヤマダら（Ｙａｍａｄａ ｅｔ ａｌ．）の米国特許出願２００４／０１８７０５８Ａ１、マクローリン（ＭｃＬａｕｒｉｎ）の米国特許出願２００５／０２８３６９０、ポウヤら（Ｐｏｕｙａ ｅｔ ａｌ．）の米国特許第６７０１４７６号、ウェステル（Ｗｈｅｓｔｅｌ）の米国特許出願２００３／０１２０９８６Ａ１、およびゴエル（Ｇｏｅｌ）のＰＣＴ特許出願ＷＯ２００５／０８８３２５である。

以下の２つの文献もまた、Ｐ１５００に準拠したラッパーを記載している。「埋め込みコア型ＳＯＣ試験のためのリコンフィギュアラブル・アクセス・ラッパーの設計（Ｄｅｓｉｇｎ ｏｆ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ａｃｃｅｓｓ ｗｒａｐｐｅｒｓ ｆｏｒ ｅｍｂｅｄｄｅｄ ｃｏｒｅ ｂａｓｅｄ ＳＯＣ ｔｅｓｔ）」、エス クプレーン（Ｓ．Ｋｐｒａｎｎｅ）、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ｉｎｔｅｒｎａｔｉｏｎａｌ ｓｙｍｐｏｓｉｕｍ ｏｎ ｑｕａｌｉｔｙ ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ（ＩＳＱＥＤ’０２）、２００２ ＩＥＥＥ、および、「ＩＥＥＥ Ｐ１５００準拠の階層コア用試験ラッパーの設計（ＩＥＥＥ Ｐ１５００−ｃｏｍｐｌｉａｎｔ ｔｅｓｔ ｗｒａｐｐｅｒ ｄｅｓｉｇｎ ｆｏｒ ｈｉｅｒａｒｃｈｉｃａｌ ｃｏｒｅｓ）」、エー セーガル（Ａ．Ｓｅｈｇａｌ）、エス ケー ゴエル（Ｓ．Ｋ．Ｇｏｅｌ）、イー ジェイ マリニッセン（Ｅ．Ｊ．Ｍａｒｉｎｉｓｓｅｎ）、ケイ チャクラバルティ（Ｋ．Ｃｈａｋｒａｂａｒｔｙ）、ＩＣＴ ｉｎｔｅｒｎａｔｉｏｎａｌ ｔｅｓｔ ｃｏｎｆｅｒｅｎｃｅ、２００４ ＩＥＥＥである。これらの文献も、本願明細書に援用する。

図１は、従来技術のＰ１５００に準拠した集積回路８を示す。説明を簡単にするために、図１では単一のコア９だけを示すが、Ｐ１５００に準拠した集積回路は通常、階層的な形で構成できる複数のコアを含むことが、当業者には理解される。

集積回路８は、ラッパー１１によって覆われたコア９を含む。コア９は、多くのコア・ピンを有する。各コア・ピンは、１つのラッパー・セルに接続される。ラッパーがコア９の高速（ａｔ−ｓｐｅｅｄ）試験を行う必要がある場合、コア・ピンごとに２つのラッパー・セルが必要となる可能性があることに留意されたい。

複数のラッパー・セル１２は、互いに接続されて、ラッパー境界レジスタを形成する。加えて、ラッパー１１は、ラッパー・シリアル入力１２と、ラッパー・シリアル出力（ＷＳＯ）１３と、ラッパー命令レジスタ（ＷＩＲ）１７と、ラッパー・バイパス・レジスタ１５と、ラッパー１１に接続された試験アクセス機構（ＴＡＭ）１６とを含む。

最近のコアの多くは、多数のピンを含む。コア・ピンごとに１つ、または２つのラッパー・セルを割り当てると、面積を費やし、その上ラッパーの設計も複雑になる。

効率的なラッパー、ラッパーを設計する効率的な方法、およびデバイスを試験する効率的な方法を提供する必要がある。

添付の特許請求の範囲に記載されたように、デバイスを試験する方法、ラッパーを設計する方法、および試験機能を有するデバイスが提供される。
本発明の一つの態様のデバイスは、コアと、単一のクロック領域に属するコア・ピン群によって共用される少なくとも１つの共用ラッパー・セルを含むラッパーとを備える。

本発明は、添付の図面と併せて、その実施形態についての以下の詳細な説明から、より完全に理解され評価される。

添付の図面に示す本発明の実施形態は、コアと、単一のクロック領域に属するコア・ピン群によって共用される少なくとも１つの共用ラッパー・セルを含むラッパーとを備えるデバイスを提供する。通常、複数のクロック領域を含む集積回路は、クロック領域ごとに１つまたは複数の共用ラッパー・セルを含み得る。

添付の図面に示す本発明の実施形態は、デバイスを試験する方法を提供する。この方法は、試験モードまたは非試験モードのうちのいずれにより集積回路を動作するかを決定する工程と、試験モード中に（単一のクロック領域に属する）コア・ピン群を共用ラッパー・セルに接続する工程とを備える。

添付の図面に示す本発明の実施形態は、ラッパーを設計する方法を提供する。この方法は、コアの設計を表す情報を受け取る工程と、単一のクロック領域に属する相互独立型コア・ピン群を配置する工程と、このコア・ピン群によって共用される共用ラップ・セルを設計する工程とを備える。

集積回路１０は、移動体電話、音楽プレーヤー、ラップトップ・コンピュータ、デスクトップ・プロセッサ、基地局などであるがこれに限定されないデバイス１０’の一部分であると好都合である。デバイス１０’は、集積回路１０などの複数の集積回路を含むことができる。デバイス１０’はまた、１つの集積回路とすることもできる。

図２は、本発明の一実施形態による集積回路１０を示す。
説明を簡単にするために、集積回路１０は、単一のコア２０を含み、かつ単一のクロック領域を含むものとして示す。これは必ずしもそうとは限らず、多くの場合、単一の集積回路が複数のコアを含むことに留意されたい。各コアは、それ自体のラッパーを有する。加えて、多くの集積回路は、複数のクロック領域を含むことができる。各クロック領域が１つまたは複数の共用ラッパー・セルを含むと好都合である。

コア２０は、多くのピンを含む。ピンは、信号がコア２０に入りおよび／またはコア２０から出力されるようにする任意の種類のコネクタまたは接続を含む。
コア２０は、ラッパー３０によって取り囲まれる。ラッパー３０は、複数のラッパー・セルや、種々のレジスタなどを含む。ラッパー３０などのラッパーは、多数の、さらには非常に多数の共用ラッパー・セルを含む。本発明者らは、２００を超える共用ラッパー・セルを含む回路を試験した。

ラッパー３０は、共用ラッパー・セル４０＿ｉ、４０＿ｊ、４０＿ｋ、および４０＿ｌなどの１つまたは複数の共用ラッパー・セルを含む。ラッパー３０は、単一のラッパー・セルを含むものでもよく、あるいは複数のラッパー・セルを含むものでもよいことに留意されたい。

共用ラッパー・セルは、集積回路の特定の試験モード中に、コア・ピン群と並列に接続されるラッパー・セルである。通常（非試験）モードなどの他のモードでは、共用ラップ・セルは、透過性とすることができ、複数の信号を受け取り、かつこれらの複数の信号をコア・ピンへ出力する。

共用ラッパー・セルを使用することによって、ラッパー・セルの数、ならびにラッパーの面積を縮小することができ、あるいは劇的に縮小することができる。本発明者らは、共用ラッパー・セルに基づくラッパーと、非共用試験ラッパー・セルを含むラッパーとの間で、１：３の面積比を実現した。

コア・ピン群によって単一のラッパー・セルを共用すると、このコア・ピン群に同じ試験信号が印加されるので、理論上はコアの試験性を制限する可能性がある。本発明者らは、相互独立型ピンを含むピン群を選択することによって、この理論上の制限がコアの試験性に影響しない（または実質的に影響しない）ことを見出だした。加えて、コア・ピン群の寸法は、あらゆる可能な試験上の制限をさらに低減するように調整することができる。相互独立型ピンは、互いに依存しない信号を伝達できるピンとなり得る。相互独立型コア・ピンは、互いに異なる信号を伝達するために、特定の論理接続によって強制されないピンである。典型的な依存型コア・ピンは、命令を伝達するコア・ピンであるが、一方で、試験モード中にデータ・バスを介して伝達されるデータの値に課される制限はより緩和できるので、典型的な独立型コア・ピンは、データを伝達する。

本発明者らは、非共用ラッパー・セルを含む第１のラッパーと、共用ラッパー・セルを含む第２のラッパーとを比較した。共用ラッパー・セルの寸法は８であり、すなわち、各ラッパー・セルを８つのコア・ピンに接続した。コアは、２１，０００のフリップ・フロップを含み、かつ完全にスキャン可能とした（コアのフリップ・フロップはすべて、１つまたは複数のコア・スキャン・チェーンを形成するように接続した）。

ラッパー・セルの寸法は、ラッパー・セルに接続されるコア・ピンの数を示す。異なる共用ラッパー・セルの寸法は、同じでもよいし、または互いに異なっていてもよい。たとえば、共用ラッパー・セル４０＿ｋの出力端は、共用ラッパー・セル４０＿ｊより少なくすることができる。

再び図２を参照すると、共用ラッパー・セル４０＿ｋは、単一のクロック領域に属するコア・ピン群６０によって共用される。なお、群６０に属するピンの数が２以上であることに留意されたい。本発明者らは、８つのコア・ピンからなる群を使用した。他の寸法の群も使用できることに留意されたい。

共用ラッパー・セル４０＿ｋはまた、他のラッパー・セルにも接続される。図４は、４つの共用ラッパー・セル４０＿ｉ〜４０＿ｌのチェーンを示す。共用ラッパー・セルは非共用ラッパー・セルにも接続できること、またラッパー・セルのチェーンは、遷移試験のために、ラッパー・セルのループを形成するように閉じられることに留意されたい。

図３は、本発明の一実施形態による共用ラッパー・セル４０＿ｋを示す。
共用ラッパー・セル４０＿Ｋは、（ｉ）集合的に４６と示す複数の（Ｎ）個の入力（４６（１）〜４６（Ｎ））と、（ｉｉ）集合的に４２と示す複数の（Ｎ）個の出力（４２（１）〜４２（Ｎ））と、（ｉｉｉ）試験信号と入力信号との間で選択するように構成された複数の（Ｎ）個の出力マルチプレクサ（４９（１）〜４９（Ｎ））と、（ｉｖ）ラッパー・セル・フリップ・フロップ４４と、（ｖ）分離モード・マルチプレクサ４７と、（ｖｉ）試験信号選択マルチプレクサ４１と、（ｖｉｉ）開始マルチプレクサ４３とを含む。ここで、Ｎは、共用ラッパー・セル４０＿ｋの寸法を規定する正の整数である。

ｎが１〜Ｎの範囲の指数であると仮定すると、入力４６（ｎ）は、試験信号選択マルチプレクサ４１のｎ番目の入力（４１（ｎ））に接続され、かつ出力マルチプレクサ４９（ｎ）の第１の入力（４９（ｎ，１））に接続される。

試験信号マルチプレクサ４１の入力４１（１）〜４１（Ｎ）は、入力４６（１）〜４６（Ｎ）に接続される。試験信号マルチプレクサ４１の制御入力４１（ｃ）は、図４の制御回路８０に接続される。

試験信号選択マルチプレクサ４１の出力４１（ｏ）は、開始マルチプレクサ４３の第１の入力４３（１）に接続される。開始マルチプレクサ４３の第２の入力４３（２）は、１つ前の共用ラッパー・セル４０＿ｊに属するラッパー・フリップ・フロップの出力に接続される。

開始マルチプレクサ４３の出力４３（４）は、ラッパー・フリップ・フロップ４４の入力４４（１）に接続される。開始マルチプレクサ４３は、選択された試験信号、または１つ前のラッパー・フリップ・フリップからの信号のうちのいずれか一方を、ラッパー・フリップ・フロップ４４へ送出する。１つ前のラッパー・フリップ・フロップからの信号は、コア２０の遷移試験（ａｃスピード試験とも呼ばれる）中にコア２０に供給される。

開始ベクトルは、ラッパー・フリップ・フロップのチェーンを通って順次伝播されると好都合である。遷移試験中、ラッパー・フリップ・フロップは開始ベクトルを並列に出力し、コア（または通常コア内の様々な回路）の応答がサンプリングされ、後にコア２０から出力される。

分離モード・マルチプレクサ４７の第１の入力４７（１）は、ラッパー・フリップ・フロップ４４の出力４４（３）に接続される。その第２の入力４７（２）は分離モード信号供給器（接地３９として示す）に接続される。分離モード・マルチプレクサ４７の出力４７（４）は、出力マルチプレクサ４９（１）〜４９（Ｎ）の第２の入力４９（１，２）〜４９（Ｎ，２）に接続される。

各出力マルチプレクサ４９（ｎ）は、２つの入力４９（ｎ，１），４９（ｎ，２）と、１つの制御入力４９（ｎ，３）と、１つの出力４９（ｎ，４）とを含む。出力マルチプレクサ４９（ｎ）の第１の入力４９（ｎ，１）はｎ番目の入力４６（ｎ）に接続され、一方、出力マルチプレクサ４９（ｎ）の出力４９（ｎ，４）は、群６０のｎ番目のコア・ピンに接続される。出力（４６（１）〜４６（Ｎ））は、コア・ピン群６０に属する複数の入力ピン（６０（１）〜６０（Ｎ））に集められる。

出力マルチプレクサ４９（１）〜４９（Ｎ）の第２の入力４９（１，２）〜４９（Ｎ，２）は、分離モード・マルチプレクサ４７の出力４７（４）に接続される。
共用ラッパー・セル４０のｎ番目の出力４２（ｎ）は、（ｉ）集積回路１０の非試験モード中における、共用ラッパー・セル４０＿ｋの対応する入力（４６（ｎ））からの入力信号か、（ｉｉ）分離モード中における、分離モード・マルチプレクサ４７からの分離信号か、または（ｉｉｉ）ラッパー・セル・フリップ・フロップ４４から提供される試験信号を、コア・ピン６０（ｎ）に供給する。試験信号、ならびに分離信号は、すべての出力４２（１）〜４２（Ｎ）に並列に供給されることに留意されたい。

マルチプレクサ４１、４３、４７、および４９（１）〜４９（Ｎ）は、制御装置８０（図４に示す）によって生成される制御信号によって制御される。制御装置８０の少なくとも一部分は、ラッパー３０内に含むことができる。

制御装置８０は、（ｉ）選択試験信号８１、（ｉｉ）分離モード信号８２、および（ｉｉｉ）動作モード信号８３という制御信号を送出する。選択試験信号８１は、試験信号選択マルチプレクサ４１に供給され、入力４６（１）〜４６（Ｎ）のうちのどの入力によって、選択された試験信号をラッパー・フリップ・フロップ４４へ提供するかを選択する。分離試験モード８２は、分離モード・マルチプレクサ４７に供給され、出力マルチプレクサ４９（１）〜４９（Ｎ）へ分離モード信号を提供するか、またはこれらの出力マルチプレクサへ試験信号を提供するかを選択する。任意であるが、分離モード信号はまた、開始マルチプレクサ４３に供給され、高速（ａｔ ｓｐｅｅｄ）試験中に１つ前のラッパー・フリップ・フロップの出力を選択する。動作モード信号８３は、各出力マルチプレクサへ供給される。

ラッパー・フリップ・フロップはスキャン・チェーンの一部分となり得ることが、当業者には理解される。そのようなスキャン・チェーンはラッパー・セルのフリップ・フロップを含むことができるが、これは必ずしもそうとは限らない。説明を簡単にするために、ラッパー・フリップ・フロップを、そのスキャン・チェーンに属する別のフリップ・フロップに接続するために必要な追加の論理回路（通常、追加のマルチプレクサ）（その他方のフリップ・フロップが、ラッパー・セル４０＿ｊ，４０＿ｌのラッパー・フリップ・フロップとは異なる場合）は、図示しない。

図８は、本発明の一実施形態による共用ラッパー・セル４０＿ｊを示す。
共用ラッパー・セル４０＿ｊは、コアの出力に接続される出力共用ラッパー・セルとして使用されると好都合であり、一方共用ラッパー・セル４０＿ｋは、コアの入力端に接続される入力共用ラッパー・セルとして使用されると好都合である。

共用ラッパー・セル４０＿ｊは、分離モード・マルチプレクサ４７をもたないという点で、動作モード信号８３によってその出力マルチプレクサを制御するのではなく分離モード信号８２によってその出力マルチプレクサを制御するという点で、および開始マルチプレクサに、（分離モード信号を供給するのではなく）逆分離モード信号を供給するという点で、共用ラッパー・セル４０＿ｋと異なる。

共用ラッパー・セル４０＿ｊは、（ｉ）集合的に４６’と示す複数の（Ｎ）個の入力（４６’（１）〜４６’（Ｎ））と、（ｉｉ）集合的に４２’と示す複数の（Ｎ）個の出力（４２’（１）〜４２’（Ｎ））と、（ｉｉｉ）試験信号と入力信号との間で選択するように構成された複数の（Ｎ）個の出力マルチプレクサ（４９’（１）〜４９’（Ｎ））と、（ｉｖ）ラッパー・セル・フリップ・フロップ４４’と、（ｖ）試験信号選択マルチプレクサ４１’と、（ｖｉ）開始マルチプレクサ４３’とを含む。ここで、Ｎは、共用ラッパー・セル４０＿ｊの寸法を規定する正の整数である。

分離モード・マルチプレクサ４７がないため、ラッパー・フリップ・フロップ４４の出力４４’（３）は、出力マルチプレクサ４９’の第２の入力４９’（１，２）〜４９’（Ｎ，２）に接続される。

複数の（Ｎ）個の入力（４６’（１）〜４６’（Ｎ））は、集合的に６０’と示すコア６０の複数の出力ピン（６０’（１）〜６０’（Ｎ））へ集められる。
図４は、本発明の一実施形態による、複数の共用ラッパー・セル４０＿ｉ〜４０＿ｌおよびコア２０の追加の回路を示す。

共用ラッパー・セル４０＿ｉ，４０＿ｋはコア２０の入力ピンに接続され、共用ラッパー・セル４０＿ｊ，４０＿ｌはコア２０の出力ピンに接続される。これら４つの共用ラッパー・セルは互いに直列に接続されて、閉ループを形成する。すべての共用ラッパー・セルは、制御装置８０から同じ選択試験信号８１を受け取る。

共用ラッパー・セル４０＿ｉ，４０＿ｋ、および追加のラッパー・セル（図示せず）を使用して、開始ベクトルを順次伝播する。開始ベクトルは、ラッパー・シリアル入力（ＷＰＩ）を介して、これらのラッパー・セルに供給される。

共用ラッパー・セル４０＿ｉ，４０＿ｋは、コアの回路２１（ｉ），２１（ｊ）に接続される。回路２１（ｉ），２１（ｊ）はまた、サンプリング回路２２（ｉ），２２（ｊ）に接続される。サンプリング回路２２（ｉ），２２（ｊ）は、スキャン・チェーン２２の一部分とすることができる。

高速試験中に、共用ラッパー・セル４０＿ｉは、回路２１（ｉ），２１（ｊ）へ開始ベクトルを送出する。開始ベクトルに対する回路２１（ｉ），２１（ｊ）の応答は、サンプリング回路２２（ｉ），２２（ｊ）によってサンプリングされる。この応答ベクトルは後に様々な形で、たとえばサンプリング回路２２（ｉ），２２（ｊ）を含むスキャン・チェーン２２を使用することによって、コア２０から出力される。

通常、コア２０は、非常に速いクロック信号（コアＣＬＫ９１）を受け取り、一方共用ラッパー・セル４０は、もっと遅いクロック（ラッパーＣＬＫ９２）を受け取る。遷移試験は、双方のクロックの同期をとることによって可能になり、したがって開始サイクル中に、双方のクロック信号が実質的に同時に過渡的になる。これは必ずしもそうとは限らない。たとえば、共用ラッパー・セルに供給されるクロックの周波数は、破線の波形で表すラッパーＣＬＫ９２’によって示すように、コア２０に供給されるクロックの周波数と等しい場合がある。

図５は、本発明の一実施形態による、共用ラッパー・セル４０＿ｉ，４０＿ｋに供給される様々なクロック信号を示すタイミング図である。
入力共用ラッパー・セルがＲ個の共用ラッパー・セルを含む場合、ラッパーＣＬＫ９２のＲ回のサイクル中に、開始ベクトルは、チェーンのこれらの共用ラッパーを通って順次伝播する。ラッパーＣＬＫ９２の（Ｒ＋１）回目のサイクルで、開始ベクトルは、コア２０に、特に２１（ｉ），２１（ｊ）などの様々な試験された回路に供給される。

ラッパーＣＬＫ９２の（Ｒ＋１）回目のサイクルは、コアＣＬＫ９１のＱ回目のサイクルが開始するときに開始する。コアＣＬＫ９１の（Ｑ＋１）回目のクロックサイクルで、コア２０の応答がサンプリングされる。

図６は、本発明の一実施形態による、デバイスを試験する方法１００のフローチャートである。
方法１００は、コアの動作モードを決定する段階１１０によって開始する。好ましくは、コアは、非試験モード、分離モード、および試験モードで動作可能である。

非試験モードが選択された場合、段階１１０の後には、非試験モードで動作する段階１１２が続く。その間ラッパー・セルは透過的である。前の図に設定した例を参照すると、入力４６（１）〜４６（Ｎ）に到達した信号は、出力マルチプレクサ４９（１）〜４９（Ｎ）を介して、出力４２（１）〜４２（Ｎ）へ供給される。

分離モードが選択された場合、段階１１０の後には、分離モードで動作する段階１１４が続く。このモード中に、入力共用ラッパー・セルは、分離モード信号（接地など）をコアへ供給し、したがって共用ラッパー・セルの入力に提供された入力信号から、コアを分離する。

試験モードが選択された場合、段階１１０の後には、段階１３０〜１５０が続く。段階１３０は、試験モード中に、単一のクロック領域に属するコア・ピン群により、共用ラッパー・セルからの試験信号を受け取る工程を含む。

段階１４０は、共用ラッパー・セルの複数の入力に提供された複数の信号から試験信号を選択する工程を含む。
段階１５０は、試験モード中に、コア・ピン群に属するすべてのコア・ピンに同じ試験信号を供給する工程を含む。段階１５０は、好ましくは、コア・ピン群に属するすべてのコア・ピンを、共用ラッパー・セル内のラッパー・セル・フリップ・フロップに接続する工程を含む。

段階１５０の後には、段階１１０または段階１６０が続く。
段階１６０は、共用ラッパー・セルの直列接続されたラッパー・フリップ・フロップに開始ベクトルを供給する工程を含む。

段階１６０の後には、直列接続されたラッパー・フリップ・フロップに接続された複数のコア・ピンに開始ベクトルを並列に送出する段階１７０が続く。
段階１７０の後には、開始ベクトルに対するコアの複数の構成要素の応答をサンプリングする段階１８０が続く。

図７は、本発明の一実施形態によるラッパーを設計する方法２００のフローチャートである。
方法２００は、コアの設計を表す設計情報を受け取る段階２１０によって開始する。

段階２１０の後には、群寸法指示を受け取る段階２２０が続く。これは、共用ラッパー・セルを共用するコア・ピン群の許容寸法を示すことができる。前の図面では、寸法Ｎの共用ラッパー・セル４０＿ｋを示した。

段階２２０の後には、単一のクロック領域に属する相互独立型コア・ピン群を配置する段階２３０が続く。好ましくは、段階２３０は、群寸法情報に応じて行われる。典型的な集積回路は、多くの相互独立型コア・ピン群を含むことに留意されたい。これらは、データを伝達するコア・ピンとすることができるが、これは必ずしもそうとは限らない。

本発明の一実施形態によれば、ユーザまたは設計者は、群寸法情報を提供することができ、方法は、設計情報に応じて１つまたは複数の群を配置することができ、またその群の寸法が群寸法に一致しない場合、配置する段階をもう１度繰り返し実行することができる。別法として、ユーザまたは設計者は、寸法群情報を変えることを要求される可能性がある。

段階２３０の後には、コア・ピン群によって共用される共用ラッパー・セルを設計する段階２５０が続く。好ましくは、この設計する段階は、通常モード中に透過性になるようにラッパー・セルを設計する工程を含む。そのような共用ラッパー・セルは、共用ラッパー・セル４０＿ｋと実質的に同じ構造を有することができる。

段階２５０の後には、少なくとも１つのラッパー・フリップ・フロップが、隣接するラッパー・フリップ・フロップに対する開始要素として動作することができる、一連のラッパー・フリップ・フロップを規定する段階２６０が続く。開始要素は、開始ベクトルを別の開始要素に伝播する要素である。

図３に示す例を参照すると、共用ラッパー・セルは、共用ラッパー・セル４０＿ｉ，４０＿ｋを含むことができる。これらの共用ラッパー・セルは、開始マルチプレクサ４３などの回路によって互いに直列接続されたラッパー・フリップ・フロップを含む。

高速試験を可能にするためには、ラッパー・フリップ・フロップは、開始ベクトルを伝播し、かつ開始サイクル中にコア２０内の様々な回路に開始ベクトルを供給するように設計される。

ラッパー・フリップ・フロップに供給されるクロック信号は、高速試験中に試験されるコア２０内の回路に供給されるクロック信号に同期させられる。
本願明細書の記載の変形形態、変更形態、および他の実装形態は、当業者であれば特許請求の範囲に記載の本発明の思想および範囲から逸脱することなく想到することができる。したがって、本発明は、前述の例示的な説明によって規定されるものではなく、添付の特許請求の範囲の思想および範囲によって規定される。

従来技術のＰ１５００に準拠した集積回路の概略図。 本発明の一実施形態によるデバイスの図。 本発明の一実施形態による共用ラッパー・セルの図。 本発明の一実施形態による複数の共用ラッパー・セルおよびコアの追加回路の図。 本発明の一実施形態による、共用ラッパー・セルに提供される様々なクロック信号を示すタイミング図。 本発明の一実施形態による、デバイスを試験する方法のフローチャート。 本発明の一実施形態による、ラッパーを設計する方法のフローチャート。 本発明の一実施形態による共用ラッパー・セルの図。

Claims (7)

1. コア（２０）を備えるデバイス（１０’）であって、
   単一のクロック領域に属するコア・ピン群（６０）によって共用される少なくとも１つの共用ラッパー・セル（４０＿ｋ）を含むラッパー（３０）を備えることを特徴とするデバイス。
2. 前記共用ラッパー・セル（４０＿ｋ）は前記コア・ピン群に接続されたラッパー・セル出力群（４２）を含み、試験モード中に前記コア・ピン群（６０）のすべての出力が同じ試験信号を受け取る、請求項１に記載のデバイス。
3. 前記共用ラッパー・セル（４０＿ｋ）は前記試験モード中に前記ラッパー・セル出力群（４２）に接続されるラッパー・セル・フリップ・フロップ（４４）を含む、請求項２に記載のデバイス。
4. 前記共用ラッパー・セル（４０＿ｋ）は、ラッパー・セル入力群（４６）と、前記共用ラッパー・セル（４０＿ｋ）に供給された複数の入力信号から前記試験信号を選択するように構成された入力選択回路（４８）とを含む、請求項２又は３に記載のデバイス。
5. 各ラッパー・セルがラッパー・セル・フリップ・フロップを含み、それらラッパー・セル・フリップ・フロップが互いに直列接続され、少なくとも１つのラッパー・セル・フリップ・フロップが、隣接するラッパー・セル・フリップ・フロップに対する開始要素として機能する、請求項１乃至４のいずれか１項に記載のデバイス。
6. 前記コア・ピン群（６０）に属するコア・ピンが相互独立型である、請求項１乃至５のいずれか１項に記載のデバイス。
7. デバイスを試験する方法（１００）であって、
   コアの動作モードを決定する工程（１１０）を備え、
   単一のクロック領域に属するコア・ピン群により、試験モード中に共用ラッパー・セルからの試験信号を受け取ることを特徴とする方法。

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