JPS6289148A - ２ポ−トメモリ - Google Patents
２ポ−トメモリInfo
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- JPS6289148A JPS6289148A JP60231919A JP23191985A JPS6289148A JP S6289148 A JPS6289148 A JP S6289148A JP 60231919 A JP60231919 A JP 60231919A JP 23191985 A JP23191985 A JP 23191985A JP S6289148 A JPS6289148 A JP S6289148A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＲＡＡ（ランダム・アクセス・メモリ）ポー
トとＳＡＭ（シリアル魯アクセス・メモリ）ポートとを
有し、ＳＡＭポートめアクセス開始番地を指定すること
ができる２ポート・メモリ関するものである。
トとＳＡＭ（シリアル魯アクセス・メモリ）ポートとを
有し、ＳＡＭポートめアクセス開始番地を指定すること
ができる２ポート・メモリ関するものである。
第３図はたとえば「日経エレクトロニクス」誌１９８５
年８月１２日号（Ｐ、２１１〜ｐ、２４０ ）に示され
た従来の２ポート・メモリのアレイ構成を簡略化して示
したブロック図である。図において（ＭＡｏ ） 。
年８月１２日号（Ｐ、２１１〜ｐ、２４０ ）に示され
た従来の２ポート・メモリのアレイ構成を簡略化して示
したブロック図である。図において（ＭＡｏ ） 。
（ＭＡｌ）はそれぞれメモリセル・アレイで、以下の説
明の便宜のため、メモリセル・アレイ（ＭＡｏ） 。
明の便宜のため、メモリセル・アレイ（ＭＡｏ） 。
（ＭＡ□）は共にＭＸＮビットのデータがＭ行、Ｎ列の
アドレス位置に１ビツトずつ格納されるメモリセル・ア
レイであるとする。（１）は行（Ｒｏｗ）デコーダ、（
２Ａ）、（２Ｂ）はそれぞれ列（Ｃｏｌｕｍｎ）デコー
ダ、（３）はセンスアンプ（Ｓｅｎｓｅ Ａｍｐ）、（
４）はデー９−Ｌ／ジスタ（Ｄａｔａ ｒｅｇｉｓｔｅ
ｒ ） 、１５１はシリアル・セレクタ（５ｅｒｉａｌ
５ｅｌｅｃｔｏｒ ）、（６）は増幅回路、（７）は
トランジスタ、（８）は域源線、（９）は接地線、（Ｓ
Ｂｏ）。
アドレス位置に１ビツトずつ格納されるメモリセル・ア
レイであるとする。（１）は行（Ｒｏｗ）デコーダ、（
２Ａ）、（２Ｂ）はそれぞれ列（Ｃｏｌｕｍｎ）デコー
ダ、（３）はセンスアンプ（Ｓｅｎｓｅ Ａｍｐ）、（
４）はデー９−Ｌ／ジスタ（Ｄａｔａ ｒｅｇｉｓｔｅ
ｒ ） 、１５１はシリアル・セレクタ（５ｅｒｉａｌ
５ｅｌｅｃｔｏｒ ）、（６）は増幅回路、（７）は
トランジスタ、（８）は域源線、（９）は接地線、（Ｓ
Ｂｏ）。
（ＳＢｏ） ： （ＳＢ１）、（ＳＢｔ）はシリアル・
バス線、（ＤＢｏ ） −（ＳＧＩ ） ・（ＳＧＮ）
はシリアルゲート、（ＤＧｏ） 、 （ＤＧｔ ） 。
バス線、（ＤＢｏ ） −（ＳＧＩ ） ・（ＳＧＮ）
はシリアルゲート、（ＤＧｏ） 、 （ＤＧｔ ） 。
・・−・・（ＤＧＮ）はデータゲートである。
第４図は第３図の装置動作を制御する信号の時間的経過
を示す動作タイムチャートで、図においてＥｘ−ＲＡＳ
、 ＥＸ、ＣＡＳ 、 Ｅｘ、ｒｆｒｌｏＨＥｘ、Ｓ
ＣのＥＸ、は外部から入力される信号であることを示し
、信号名の上部の−は信号のｓ Ｌ Ｉｌｌレベルが有
意であることを示し、 ＲＡＳはＲｏｗ Ａｄｄｒｅｓ
ａ ５ｔｒｏｂｅ （行アドレスストローブ）、ＣＡ
ＳはＣｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ（列
アドレスストローブ）、ＡＢＥはＡｄｄｒｅｓｓ Ｂｕ
ｆｆｅｒＥｎａｂｌｅ （７ドレスバツフア活性化）、
ＲＤＥはＲｏｗＤｅｃｏｄｅｒ Ｅｎａｂｌｅ （行
デコーダ活性化）、ＳＥは５ｅｎｓｅ Ａｒａｐ、 Ｅ
ｎａｂｌｅ （センスアンプ活性化）、ＣＤＥはＣｏｌ
ｕｍｎ Ｄｅｃｏｄｅｒ Ｅｎａｂｌｅ （列デコー
ダ活性化）、ＤＴＥはＤａｔａ Ｔｒａｎｓｆｅｒ Ｅ
ｎａｂｌｅ （データ転送活性化）、ＤＴはＤａｔａ
Ｔｒａｎｓｆｅｒ （データ転送）、ＳＣは５ｅｒｉａ
ｌ Ｃ１ｏｃｋ （シリアルアクセスのクロック）を意
味する各信号である。
を示す動作タイムチャートで、図においてＥｘ−ＲＡＳ
、 ＥＸ、ＣＡＳ 、 Ｅｘ、ｒｆｒｌｏＨＥｘ、Ｓ
ＣのＥＸ、は外部から入力される信号であることを示し
、信号名の上部の−は信号のｓ Ｌ Ｉｌｌレベルが有
意であることを示し、 ＲＡＳはＲｏｗ Ａｄｄｒｅｓ
ａ ５ｔｒｏｂｅ （行アドレスストローブ）、ＣＡ
ＳはＣｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒｏｂｅ（列
アドレスストローブ）、ＡＢＥはＡｄｄｒｅｓｓ Ｂｕ
ｆｆｅｒＥｎａｂｌｅ （７ドレスバツフア活性化）、
ＲＤＥはＲｏｗＤｅｃｏｄｅｒ Ｅｎａｂｌｅ （行
デコーダ活性化）、ＳＥは５ｅｎｓｅ Ａｒａｐ、 Ｅ
ｎａｂｌｅ （センスアンプ活性化）、ＣＤＥはＣｏｌ
ｕｍｎ Ｄｅｃｏｄｅｒ Ｅｎａｂｌｅ （列デコー
ダ活性化）、ＤＴＥはＤａｔａ Ｔｒａｎｓｆｅｒ Ｅ
ｎａｂｌｅ （データ転送活性化）、ＤＴはＤａｔａ
Ｔｒａｎｓｆｅｒ （データ転送）、ＳＣは５ｅｒｉａ
ｌ Ｃ１ｏｃｋ （シリアルアクセスのクロック）を意
味する各信号である。
メモリセル（ＭＡｏ ） 、 （ＭＡＩ ）のどのデー
タにアクセスするかを定めるアドレス信号は外部から外
部アドレス信号（図示せず）として与えられ、そのうち
の行アドレス部分は信号（ｇｘ、ＲＡＳ ） の立下
り点でチップ内部の行アドレスバッファ（図示せず）Ｋ
ｌ＠り込まれるが、信号（ＡＢＥ）の立上シ点で内部行
アドレス信号を発生させ、信号（ＲＤａ ）が立上ると
行デコーダ（１）が内部行アドレス信号に従って行デコ
ーダ（１）の出力線１〜Ｍのうちの１本の出力線に“Ｈ
”レベルの信号を出力し、“Ｈ”レベルの信号が出力さ
れた出力線に接続するワード線（図示せず）の電位を１
Ｈルベルにする。この１Ｈ”レベルになりたワード線は
このワード線との交点にあるＮ対のビット線（第３図に
は図示せず）との交点にあるメモリセル（図示せず）Ｋ
記憶されているビット論理をビット線対に続出す。
タにアクセスするかを定めるアドレス信号は外部から外
部アドレス信号（図示せず）として与えられ、そのうち
の行アドレス部分は信号（ｇｘ、ＲＡＳ ） の立下
り点でチップ内部の行アドレスバッファ（図示せず）Ｋ
ｌ＠り込まれるが、信号（ＡＢＥ）の立上シ点で内部行
アドレス信号を発生させ、信号（ＲＤａ ）が立上ると
行デコーダ（１）が内部行アドレス信号に従って行デコ
ーダ（１）の出力線１〜Ｍのうちの１本の出力線に“Ｈ
”レベルの信号を出力し、“Ｈ”レベルの信号が出力さ
れた出力線に接続するワード線（図示せず）の電位を１
Ｈルベルにする。この１Ｈ”レベルになりたワード線は
このワード線との交点にあるＮ対のビット線（第３図に
は図示せず）との交点にあるメモリセル（図示せず）Ｋ
記憶されているビット論理をビット線対に続出す。
次にセンスアンプ活性化信号（ＳＥ）が立下るとセンス
アンプ（３）が対応するビット線対の電位差を増幅する
。
アンプ（３）が対応するビット線対の電位差を増幅する
。
ところで、メモリセル・アレイ（ＭＡｏ ） 、 （Ｍ
Ａｔ ） ハＲＡＭポートとＳＡＭポートを備えておシ
、第３図について言えばメモリセル・アレイ（ＭＡｏ）
の右側とメモリセル・アレイ（ＭＡｔ）の左側がＲＡＭ
ポートであり、メモリセル・アレイ（ＭＡｏ）の左側と
メモリセル・アレイ（ＭＡｌ）の右側がＳＡＭポートを
形成する。
Ａｔ ） ハＲＡＭポートとＳＡＭポートを備えておシ
、第３図について言えばメモリセル・アレイ（ＭＡｏ）
の右側とメモリセル・アレイ（ＭＡｔ）の左側がＲＡＭ
ポートであり、メモリセル・アレイ（ＭＡｏ）の左側と
メモリセル・アレイ（ＭＡｌ）の右側がＳＡＭポートを
形成する。
ＲＡＭポートからは外部アドレス信号の指定する任意の
１ビツトの信号が読出される。この場合、信号（Ｅ、、
ＣＡＳ ） の立下シで外部アドレス信号中の列ア
ドレス部分が列アドレスバッファ（図示せず）に取シ込
まれるが、信号（ＡＢＥ）の立上りによシ内部列アドレ
ス信号を発生させ、列デコーダ（２人）が内部列アドレ
ス信号と信号（ＣＤＥ）によって０−Ｎの列デコーダ出
力線のうち内部列アドレス信号によって選択される１本
の出力線上の電位を′″Ｈ”レベルにし、この出力線に
対応するデータゲ−） （ＤＧｏ 、 ＤＧ１慟・・Ｄ
ＧＨのうちのいずれか）のビット線対とデータバス（Ｄ
Ｂｏ、荀３ｏ ； ＤＢｔ 、育）間を導通させ、行デ
コーダ（１）によって選択されたワード中の列デコーダ
（２Ａ）によって選択された１ビツトが増幅回路（６）
、出力トランジスタ（７）全経由してデータ出力（ＤＯ
ｏ ） 、 （ＤＯｔ ）としてチップ外部に読出され
る。以上がメモリセル・アレイのＲＡＭポートからのア
クセス動作である。
１ビツトの信号が読出される。この場合、信号（Ｅ、、
ＣＡＳ ） の立下シで外部アドレス信号中の列ア
ドレス部分が列アドレスバッファ（図示せず）に取シ込
まれるが、信号（ＡＢＥ）の立上りによシ内部列アドレ
ス信号を発生させ、列デコーダ（２人）が内部列アドレ
ス信号と信号（ＣＤＥ）によって０−Ｎの列デコーダ出
力線のうち内部列アドレス信号によって選択される１本
の出力線上の電位を′″Ｈ”レベルにし、この出力線に
対応するデータゲ−） （ＤＧｏ 、 ＤＧ１慟・・Ｄ
ＧＨのうちのいずれか）のビット線対とデータバス（Ｄ
Ｂｏ、荀３ｏ ； ＤＢｔ 、育）間を導通させ、行デ
コーダ（１）によって選択されたワード中の列デコーダ
（２Ａ）によって選択された１ビツトが増幅回路（６）
、出力トランジスタ（７）全経由してデータ出力（ＤＯ
ｏ ） 、 （ＤＯｔ ）としてチップ外部に読出され
る。以上がメモリセル・アレイのＲＡＭポートからのア
クセス動作である。
これに対し、信号（Ｅｘ、 ＤＴｌｏＥ ）が信号（Ｅ
ｘ。
ｘ。
ＲＡＳ ）の立下り時に１Ｌ”レベルである場合（第４
図に示す場合がこのような場合である）はＳＡＭポート
からのアクセス動作を行うことに定められている。ＳＡ
Ｍポートからのアクセスにおいてモ信号（Ｅｘ、ＲＡＳ
）の立下り点で外部アドレス信号のうちの行アドレス部
分が行アドレスバッファに取り込まれ、信号（ＡＢＥ）
の立上り点で内部行アドレス信号を発生させ、信号（Ｒ
ＤＥ）が立上ると行デコーダ（１）が内部行アドレス信
号に従って行デコーダ（１）の出力線１〜Ｍのうちの１
本の出力線に“Ｈ＃レベルの信号を出力し、この出力線
に接続するワード線の′（位を１Ｈ”レベルにすること
はＲＡＭポートからのアクセスの場合と同様である。Ｓ
ＡＭポートからのアクセスの場合は、選択されたワード
線に接続するメモリセルの情報がセンスアンプ（３）を
経、転送ゲート（図示せず）を経てデータ・レジスタ（
４）へ一度に転送される。このデータ転送サイクルでは
、信号（ＤＴＥ）が″Ｈ”レベルになり、信号（Ｅｘ。
図に示す場合がこのような場合である）はＳＡＭポート
からのアクセス動作を行うことに定められている。ＳＡ
Ｍポートからのアクセスにおいてモ信号（Ｅｘ、ＲＡＳ
）の立下り点で外部アドレス信号のうちの行アドレス部
分が行アドレスバッファに取り込まれ、信号（ＡＢＥ）
の立上り点で内部行アドレス信号を発生させ、信号（Ｒ
ＤＥ）が立上ると行デコーダ（１）が内部行アドレス信
号に従って行デコーダ（１）の出力線１〜Ｍのうちの１
本の出力線に“Ｈ＃レベルの信号を出力し、この出力線
に接続するワード線の′（位を１Ｈ”レベルにすること
はＲＡＭポートからのアクセスの場合と同様である。Ｓ
ＡＭポートからのアクセスの場合は、選択されたワード
線に接続するメモリセルの情報がセンスアンプ（３）を
経、転送ゲート（図示せず）を経てデータ・レジスタ（
４）へ一度に転送される。このデータ転送サイクルでは
、信号（ＤＴＥ）が″Ｈ”レベルになり、信号（Ｅｘ。
附子）の立上り後、センスアンプ（３）により確定した
ビット線情報を、信号（ＤＴ） が立上クビット線対
とデータレジスタ（４）間の転送ゲートを導通させてデ
ータ転送を行う。
ビット線情報を、信号（ＤＴ） が立上クビット線対
とデータレジスタ（４）間の転送ゲートを導通させてデ
ータ転送を行う。
また、ＲＡＭポートからのアクセスの場合と同様にアド
レス信号のうちの列アドレス部分を列デコーダ（２Ｂ）
でデコードしその選択信号が信号（ＤＴ）もしくはその
同相信号により、シリアル・セレクタ（５）に転送され
、シリアル・セレクタ（５）中の列デコーダ（２Ｂ）出
力に対応する１ビツトを＠Ｈ”レベにプリセットする。
レス信号のうちの列アドレス部分を列デコーダ（２Ｂ）
でデコードしその選択信号が信号（ＤＴ）もしくはその
同相信号により、シリアル・セレクタ（５）に転送され
、シリアル・セレクタ（５）中の列デコーダ（２Ｂ）出
力に対応する１ビツトを＠Ｈ”レベにプリセットする。
次に信号（Ｅｘ 、ＲＡＳ ） が立上り、データ転
送サイクルが終了し、信号（Ｅｘ 、 ＳＣ）が印加さ
れると、シリアル・セレクタ（５）の１Ｈ”レベルのビ
ットがシリアルゲート（ＳＧｏ） 、 （ＳＧｔ）・・
・（ＳＧＮ ）の対応するゲートに入ってそのゲートに
対応するデーターレジスタ（４）内のビットがシリアル
バスＭ （ＳＢＯ，ＳＢｏ；ＳＢ１． ＳＢＩ ）に読
み出され増幅回路（６）、出力トランジスタ（７）ヲ介
して、シリアル出力（ＳＯｏ 、 ５Ｏｒ）として出力
される。
送サイクルが終了し、信号（Ｅｘ 、 ＳＣ）が印加さ
れると、シリアル・セレクタ（５）の１Ｈ”レベルのビ
ットがシリアルゲート（ＳＧｏ） 、 （ＳＧｔ）・・
・（ＳＧＮ ）の対応するゲートに入ってそのゲートに
対応するデーターレジスタ（４）内のビットがシリアル
バスＭ （ＳＢＯ，ＳＢｏ；ＳＢ１． ＳＢＩ ）に読
み出され増幅回路（６）、出力トランジスタ（７）ヲ介
して、シリアル出力（ＳＯｏ 、 ５Ｏｒ）として出力
される。
ところで、シリアルゲート（ＳＧＯ）、（ＳＧＩ）、
・＝（ＳＧＮ）はシフトレジスタを嘴成し、かつ、シリ
アルゲート（ＳＧＮ）の出力はシリアルゲー）（ＳＧｏ
）の入力に接続されてリング状接続のシフトレジスタを
構成しているので、シリアル・セレクタ（５）からシリ
アルゲートに入力された＠Ｈｍレベルの信号は真後信号
（Ｅｘ、ＳＣ）の入力するごとに１ビツトずつ順次シリ
アルゲート内をシフトされてゆきＮビットだけシフトさ
れるとすべてのシリアルゲー） （ＳＧｏ）。
・＝（ＳＧＮ）はシフトレジスタを嘴成し、かつ、シリ
アルゲート（ＳＧＮ）の出力はシリアルゲー）（ＳＧｏ
）の入力に接続されてリング状接続のシフトレジスタを
構成しているので、シリアル・セレクタ（５）からシリ
アルゲートに入力された＠Ｈｍレベルの信号は真後信号
（Ｅｘ、ＳＣ）の入力するごとに１ビツトずつ順次シリ
アルゲート内をシフトされてゆきＮビットだけシフトさ
れるとすべてのシリアルゲー） （ＳＧｏ）。
（ＳＧｒ）、・・・（ＳＧＮ ）を−順することになる
。この−顔中に１Ｈ”レベルの信号を保持したシリアル
ゲートはその時点で対応するデータ番レジスタ（４）の
ビットをシリアルバス線（ＳＢｏ ＃ ＳＢｏ ； Ｓ
Ｂｔ ＊ ”ＪＦ ）に読出してゆく。
。この−顔中に１Ｈ”レベルの信号を保持したシリアル
ゲートはその時点で対応するデータ番レジスタ（４）の
ビットをシリアルバス線（ＳＢｏ ＃ ＳＢｏ ； Ｓ
Ｂｔ ＊ ”ＪＦ ）に読出してゆく。
このようにしてＳＡＭポートからのアクセスでは、行デ
コーダ（１）によって選択されたワードの全ビットが列
デコーダ（２Ｂ）によって選択されたビットを開始デー
タとして全ビット順次シリアルにシリアル出力（ＳＯｏ
、 ５Ｏｔ）として出力される。
コーダ（１）によって選択されたワードの全ビットが列
デコーダ（２Ｂ）によって選択されたビットを開始デー
タとして全ビット順次シリアルにシリアル出力（ＳＯｏ
、 ５Ｏｔ）として出力される。
以上のようなＲＡＭポートからのアクセス及びＳＡＭポ
ートからのアクセスを考えてみると、ＲＡＭポートから
の読出しのための列デコーダ（２人）とＳＡＭポートか
らの読出しのための列デコーダ（２Ｂ）とは共用できる
筈である。
ートからのアクセスを考えてみると、ＲＡＭポートから
の読出しのための列デコーダ（２人）とＳＡＭポートか
らの読出しのための列デコーダ（２Ｂ）とは共用できる
筈である。
これを共用しない理由は
イ）列デコーダ（２人）がダイナミックＮＯＲゲートに
よって構成されているため、選択出力保持特性が必しも
良好でなく、ＲＡＭ ポートからのアクセスの場合は差
支えないが、ＳＡＭポートからのアクセスの為には選択
出力保持特性の良好な専用デコ一ダを必要とすること。
よって構成されているため、選択出力保持特性が必しも
良好でなく、ＲＡＭ ポートからのアクセスの場合は差
支えないが、ＳＡＭポートからのアクセスの為には選択
出力保持特性の良好な専用デコ一ダを必要とすること。
（ロ）列デコーダ（２Ａ） 、 （２Ｂ）を共通なもの
にするとチップ内の配置の点から見て列デコーダ（２人
）からデータゲー） （ＩＸ？ｏ −ＤＧＮ）までの距
離が長くなり、そのため信号伝送の時定数が増大し、ア
クセス時間が遅延すること。
にするとチップ内の配置の点から見て列デコーダ（２人
）からデータゲー） （ＩＸ？ｏ −ＤＧＮ）までの距
離が長くなり、そのため信号伝送の時定数が増大し、ア
クセス時間が遅延すること。
等の理由によるものである。
従来の２ポート・メモリは以上のように構成されている
ので、ＲＡＭポート用の列デコーダと、ＳＡＭポートの
プリセット用列デコーダとを個別に配置しなければなら
ず、列デコーダの為にチップ面積が増大し、消費４力が
増大するという問題点があった。
ので、ＲＡＭポート用の列デコーダと、ＳＡＭポートの
プリセット用列デコーダとを個別に配置しなければなら
ず、列デコーダの為にチップ面積が増大し、消費４力が
増大するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＲＡＭポート用の列デコーダと、ＳＡＭポー
トのプリセット用列デコーダとを共用できる２ポートメ
モリを得ることを目的としている。
たもので、ＲＡＭポート用の列デコーダと、ＳＡＭポー
トのプリセット用列デコーダとを共用できる２ポートメ
モリを得ることを目的としている。
この発明に係る２ポート・メモリでは列デコーダを０Ｍ
Ｏ８のスタチックＮＡＮＤゲートで構成することによっ
て選択出力保持特性を改善すると共に列デコーダからの
選択出力の信号配線を低抵抗の高融点金属もしくはその
シリサイド化合物で形成した。
Ｏ８のスタチックＮＡＮＤゲートで構成することによっ
て選択出力保持特性を改善すると共に列デコーダからの
選択出力の信号配線を低抵抗の高融点金属もしくはその
シリサイド化合物で形成した。
この発明の列デコーダは選択出力保持特性が良好である
ため、ＳＡＭポートからのシリアル・アクセスの開始番
地をプリセットする目的にも使用することができ、かつ
、信号が低抵抗配線材料によって伝送されるので遅延時
間が少く、信号伝送路と多少長くしても差支えない。
ため、ＳＡＭポートからのシリアル・アクセスの開始番
地をプリセットする目的にも使用することができ、かつ
、信号が低抵抗配線材料によって伝送されるので遅延時
間が少く、信号伝送路と多少長くしても差支えない。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第３
図と同一部分は同−又は相当部分を示し、（２）は第３
図の（２人）と（２Ｂンとを共用させた列デコーダであ
る。
図と同一部分は同−又は相当部分を示し、（２）は第３
図の（２人）と（２Ｂンとを共用させた列デコーダであ
る。
また、第２図は第１図の列デコーダ（２１，データレジ
スタ（４）、シリアルセレクタ（５）、データゲートＤ
Ｇｎ 、シリアルゲートＳＧｎの一部の接続を示す回路
図であり、第１図と同一符号は同一部分を示し、ｎは１
≦ｎ≦Ｎの範囲の任意の整数でちゃ、列デコーダ（２）
等の出力の順番を示す。また、（１０）は列デコーダの
選択出力信号線、（１１）はシリアル・セレクタ（５）
の出力信号線、（ＢＬ、ＢＬ）はビット線対である。
スタ（４）、シリアルセレクタ（５）、データゲートＤ
Ｇｎ 、シリアルゲートＳＧｎの一部の接続を示す回路
図であり、第１図と同一符号は同一部分を示し、ｎは１
≦ｎ≦Ｎの範囲の任意の整数でちゃ、列デコーダ（２）
等の出力の順番を示す。また、（１０）は列デコーダの
選択出力信号線、（１１）はシリアル・セレクタ（５）
の出力信号線、（ＢＬ、ＢＬ）はビット線対である。
第１図に示す実施例ではメモリセル・アレイ（ＭＡｏ）
の右側がＲＡＭポートとＳＡＭポートを兼ね、（ＭＡＩ
）の左側がＲＡＭポートとＳＡＭポートとを兼ねている
。第１図の回路では列デコーダ（２）が第３図の列デコ
ーダ（２Ａ） 、（２Ｂ）を兼ねている以外は第３図の
１回路と同様罠動作するので重複した説明は省略する。
の右側がＲＡＭポートとＳＡＭポートを兼ね、（ＭＡＩ
）の左側がＲＡＭポートとＳＡＭポートとを兼ねている
。第１図の回路では列デコーダ（２）が第３図の列デコ
ーダ（２Ａ） 、（２Ｂ）を兼ねている以外は第３図の
１回路と同様罠動作するので重複した説明は省略する。
第２図は列デコーダ（２）の左側の回路だけを示してい
るが、右側の回路は第１図に示すとおシ左側の回路と対
称である。第２図に示すように列デコーダ（２−ｎ ）
からデータレジスタ（ＤＣ，）までの信号線（ｌＯ）が
第３図の場合よりも長くなり、寄生抵抗や浮遊容量が増
大し、またＡｔ配線が使用できないため、列デコーダ（
２−ｎ）の選択／非選択が確定してからデータゲー）
（ＤＧｎ）の状態が確定するまでに時間がかかり、アク
セス時間が遅延する傾向にあるが、信号線（１０）の材
料に高融点金属もしくはそのシリサイド化合物を採用す
ることにより、その遅延は無視できる程度になる。
るが、右側の回路は第１図に示すとおシ左側の回路と対
称である。第２図に示すように列デコーダ（２−ｎ ）
からデータレジスタ（ＤＣ，）までの信号線（ｌＯ）が
第３図の場合よりも長くなり、寄生抵抗や浮遊容量が増
大し、またＡｔ配線が使用できないため、列デコーダ（
２−ｎ）の選択／非選択が確定してからデータゲー）
（ＤＧｎ）の状態が確定するまでに時間がかかり、アク
セス時間が遅延する傾向にあるが、信号線（１０）の材
料に高融点金属もしくはそのシリサイド化合物を採用す
ることにより、その遅延は無視できる程度になる。
また、列デコーダ（２）がＣＭＯＳスタチック回路で構
成されることにより、データ転送サイクル最後に実行さ
れるシリアル・セレクタ（５）のプリセット時まで、列
デコーダの選択出力が良好に保持される。
成されることにより、データ転送サイクル最後に実行さ
れるシリアル・セレクタ（５）のプリセット時まで、列
デコーダの選択出力が良好に保持される。
以上のようにして、アクセス時間遅延や動作余裕低下な
しにＲＡＭポートにアクセスするための列デコーダとシ
リアル・セレクタのプリセット用列デコーダとを共用す
ることが可能となり、チップ面積および消費電力を低減
することができる。
しにＲＡＭポートにアクセスするための列デコーダとシ
リアル・セレクタのプリセット用列デコーダとを共用す
ることが可能となり、チップ面積および消費電力を低減
することができる。
なお、上記実施例では、列デコーダ選択出力信号線に高
融点金属もしくはそのシリサイド化合物を用いるとした
が、二層目のＡｔ配線など池の低抵抗材＃＋を用−ても
よい。
融点金属もしくはそのシリサイド化合物を用いるとした
が、二層目のＡｔ配線など池の低抵抗材＃＋を用−ても
よい。
以上のようＫこの発明によれば、２ポートメモリのＲＡ
Ｍポートの列デコーダとＳＡＭポートのシリアル・セレ
クタのプリセット用列デコーダを共用するように構成し
たので、チップ面積が小さく、消費電力の小さい２ポー
トメモ＋７ ｉ得ることができる。
Ｍポートの列デコーダとＳＡＭポートのシリアル・セレ
クタのプリセット用列デコーダを共用するように構成し
たので、チップ面積が小さく、消費電力の小さい２ポー
トメモ＋７ ｉ得ることができる。
、第１図はこの発明の一実施例を示すブロック図、第２
図は第１図の一部の詳細接続を示す回路図、第３図は従
来の装置を示すブロック図、第４図は第３図の装置の動
作を制御する信号の時間的経過を示す動作タイムチャー
ト。 （ＭＡｏ ） 、 （ＭＡｔ ）はそれぞれメモリセル
・アレイ、（１）は行デコーダ、（２）は列デコーダ、
（４）はデータレジスタ、（５）はシリアル・セレクタ
、ＤＧＯ−ＤＧＮはデータゲート、ＳＧｏ −ＳＧＮは
シリアルゲート。 尚、各図中同一符号は同−又は相当部分を示す。
図は第１図の一部の詳細接続を示す回路図、第３図は従
来の装置を示すブロック図、第４図は第３図の装置の動
作を制御する信号の時間的経過を示す動作タイムチャー
ト。 （ＭＡｏ ） 、 （ＭＡｔ ）はそれぞれメモリセル
・アレイ、（１）は行デコーダ、（２）は列デコーダ、
（４）はデータレジスタ、（５）はシリアル・セレクタ
、ＤＧＯ−ＤＧＮはデータゲート、ＳＧｏ −ＳＧＮは
シリアルゲート。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ＲＡＭポートとＳＡＭポートの両方からアクセスするこ
とができるメモリセル・アレイを有し、ＲＡＭポートか
らのアクセスでは入力アドレス信号の行アドレス部分を
デコードする行デコーダの出力により選択した全データ
のうちから上記入力アドレス信号の列アドレス部分をデ
コードする列デコーダの出力により選択したデータにア
クセスし、ＳＡＭポートからのアクセスでは上記行デコ
ーダの出力により選択した全データを、上記入力アドレ
ス信号の列アドレス部分をデコードする列デコーダの出
力により選択してプリセットしたシリアル・セレクタの
ビットに対応するデータを開始データとして各データを
順次シリアルにアクセスする２ポートメモリにおいて、 上記ＲＡＭポートからのアクセスのための列デコーダと
上記ＳＡＭポートからのアクセスにおいて上記シリアル
・セレクタにプリセットするための列デコーダを１個の
列デコーダで共用し、この共用する列デコーダはＣＭＯ
ＳのスタチックＮＡＮＤゲートで構成し、この共用する
列デコーダの各出力から当該出力によって制御するデー
タゲートまでの信号線を低抵抗の信号線で構成すること
を特徴とする２ポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231919A JPS6289148A (ja) | 1985-10-15 | 1985-10-15 | ２ポ−トメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231919A JPS6289148A (ja) | 1985-10-15 | 1985-10-15 | ２ポ−トメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6289148A true JPS6289148A (ja) | 1987-04-23 |
Family
ID=16931113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231919A Pending JPS6289148A (ja) | 1985-10-15 | 1985-10-15 | ２ポ−トメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6289148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276195A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | 半導体メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216200A (ja) * | 1985-01-22 | 1986-09-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ |
-
1985
- 1985-10-15 JP JP60231919A patent/JPS6289148A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216200A (ja) * | 1985-01-22 | 1986-09-25 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276195A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | 半導体メモリ装置 |
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