CN105957552A - 存储器 - Google Patents

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Abstract

本发明实施例提供了存储器，该存储电路包括存储单元，以及控制该存储单元读写的字线和位线；时钟电路输出预充电控制信号，以及字线WL信号，WL信号用于启动字线；预充电电路在预充电控制信号的控制下，向该存储电路的位线输入预充电信号，该预充电信号用于使该位线处于预充电状态；测试电路与时钟电路连接，用于在测试信号的控制下延迟预充电控制信号的上升沿或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态；读取电路用于读取数据；确定电路用于根据从位线读取的数据与存储单元预先存储的数据是否相同，确定存储单元是否存在缺陷。因此，本发明实施例能够实现对存储电路中的有弱缺陷的存储单元的筛选。

Description

存储器
技术领域
本发明涉及集成电路领域，并且更具体的，涉及集成电路领域中的存储器。
背景技术
静态随机存取存储器(Static Random Accessible Memory，SRAM)的基本组成部分为SRAM存储单元。一个SRAM存储单元对应1个比特单元(bitcell)。SRAM存储器中的一个SRAM存储单元一般由两个交叉耦合反相器和两个传输晶体管组成。反相器一般由两个晶体管组成，也就是说一个SRAM存储单元中设有六个晶体管。
存储单元中具有六个晶体管，导致一个比特单位需要占用较大空间。而SRAM存储器在制作时为了提高SRAM存储器的存储密度，要求在尽可能小的面积中集成最多的存储单元，由于单位面积中的晶体管的数量很多，受半导体制作工艺水平的限制，存储器中的存储单元存在缺陷的可能性比较大。有了缺陷的芯片，要通过筛选来识别缺陷，规避使用有缺陷的存储单元和相关电路。
在业界，一般通过算法、温度、电压加压力来筛选有缺陷的芯片。但有些弱缺陷，比如掺杂浓度不理想、晶格结构不规则、芯片形状有缺陷等原因造成的缺陷，对传统的算法、电压和温度的压力不敏感，导致具有弱缺陷的存储单元不能被识别，这给后期的产品使用带来很大的风险。
发明内容
本发明实施例提供了存储器，该存储器能够筛选出该存储器中具有弱缺陷的存储电路。
第一方面，本发明实施例提供了一种存储器，该存储器包括存储电路、时钟电路、预充电电路、测试电路、读取电路和确定电路，
所述存储电路包括存储单元，以及控制所述存储单元读写的字线和位线；
所述时钟电路接收时钟信号，并在所述时钟信号的控制下输出预充电控制信号，以及字线WL信号，所述WL信号用于启动字线；
所述预充电电路在所述预充电控制信号的控制下，向所述存储电路的位线输入预充电信号，所述预充电信号用于使所述位线处于预充电状态；
所述测试电路与所述时钟电路连接，用于接收第一测试信号，并在所述第一测试信号的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启动之后的第一时长中保持预充电状态；
所述读取电路用于在所述第一时长结束之后从所述位线读取数据；
所述确定电路用于将所述读取电路读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
本发明实施例通过在存储器中加入测试电路，能够延迟预充电控制信号的上升沿或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态。本发明实施例通过劣化预充电信号和WL信号的时序，使存储电路中具有弱缺陷的存储单元中存储的值改变，从而识别出存储电路中具有弱缺陷的存储单元。
在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述读取电路具体用于：在所述第一时长结束之后从所述第一位线读取第一数据，从所述第二位线读取第二数据；
所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配；若所述第一存储节点预先存储的数据为0，所述第一数据为1，则所述第二指示信息用于指示所述第一NMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为0，所述第二数据为1，则所述第二指示信息用于指示所述第二NMOS晶体管存在缺陷。
在一种可能的实现方式中，所述测试电路包括开关，所述第一测试信号控制所述开关，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。
例如，在第一测试信号为高电平时，开关可以处于打开的状态，这时，测试电路能够增加所述第一预充电信号和所述第二预充电信号处于高电平的时间。当第一测试信号为低电平时，开关可以处于关闭状态，这时，测试电路不会接入到时钟电路中。
在一种可能的实现方式中所述测试电路还包括第一负载模块，所述时钟电路与所述测试电路连接于第一节点，所述开关位于所述第一节点和所述第一负载模块之间。
这样，测试电路可以采用与预充电模块并联的方式接入到存储器中，进一步使存储器在现有的存储器芯片结构的基础上改动较小。
在一种可能的实现方式中，所述预充电电路包括第三晶体管、第四晶体管和第五晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管的栅极均与所述第二输入端连接，所述第三晶体管位于电源与所述第三输出端之间，所述第四晶体管位于电源与所述第四输出端之间，所述第五晶体管位于所述第三输出端与所述第四输出端之间。
该预充电电路能够将预充电信号同时输出至存储器中的第一位线(bitline，BL)与第二BL上，并保持第一BL与第二BL的电位相同。
在一种可能的实现方式中，所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管。
在一种可能的实现方式中，所述开关为传输门(transmission gate，TG)开关。
本发明实施例的存储器中，TG开关为一个PMOS晶体管和一个N沟道金属氧化物半导体晶体管组成，TG开关能够更可靠的实现测试信号对负载模块的控制。
在一种可能的实现方式中，所述第一时长大于第一时间阈值并且小于第二时间阈值，所述第二时间阈值大于所述第一时间阈值。
如果第二时长的持续时间过长，有可能将没有缺陷的存储电路筛选为有缺陷的存储电路，如果第二时长的持续时间过短，很可能不会将有弱缺陷的存储电路筛选出来。
在一种可能的实现方式中，所述负载模块包括至少一个与电源连接的第六晶体管和/或至少一个与地线连接的第七晶体管。
本发明实施例中，负载模块的负载还可以为电容或电阻。不同的负载能够实现对预充电控制信号的上升沿或下降沿不同大小的延迟。
在一种可能的实现方式中，所述存储器还包括弱下拉电路，所述弱下拉电路与所述位线连接，用于输入第二测试信号，并在所述第二测试信号的控制下将所述弱下拉电路接入所述存储电路；
所述读取电路还用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存储单元存储的数据；
所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第三指示信息，所述第三指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在缺陷。
本发明实施例通过在存储器中加入弱下拉电路，当弱下拉电路接入到存储电路中时，如果存储电路中的存储单元在弱缺陷，则该存储单元中中存储的值会发生改变，从而实现对存储电路中的具有弱缺陷的存储单元的筛选。
在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述弱下拉电路包括第二负载模块和第三负载模块，所述第二负载模块与所述第一位线连接，所述第三负载模块与第二位线连接；
所述读取电路具体用于：在所述第二负载模块和所述第三负载模块接入所述存储电路之后，从所述第一位线读取第三数据，从所述第二位线读取第四数据；
所述确定电路具体用于将所述第三数据与所述第一存储节点预先存储的数据进行匹配，或将所述第四数据与所述第二存储节点预先存储的数据进行匹配；
若所述第一存储节点预先存储的数据为1，所述第三数据为0，则所述第四指示信息用于指示所述第一PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第四数据为0，所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
在一种可能的实现方式中，所述第一负载为至少一个第六晶体管，所述第二负载为至少一个第七晶体管。
本发明实施例中，弱下拉电路中负载的阻性越大，弱下拉电路的下拉能力越弱，弱下拉电路中的电阻越小，弱下拉电路的下拉能力越强。这里，可以通过调整弱下拉电路中的负载的大小，确定合适的弱下拉电路的下拉强度。
第二方面，本发明实施例提供了一种存储器，包括：存储电路、弱下拉电路、读取电路和确定电路，
所述存储电路包括存储单元，以及控制所述存储单元读写的位线；
所述弱下拉电路与所述位线连接，用于输入测试信号，并在所述测试信号的控制下将所述弱下拉电路接入所述存储电路；
所述读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存储单元存储的数据；
所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
本发明实施例通过在存储器中加入弱下拉电路，当弱下拉电路接入到存储电路中时，如果存储电路中的存储单元在弱缺陷，则该存储单元中中存储的值会发生改变，从而实现对存储电路中的具有弱缺陷的存储单元的筛选。
在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述弱下拉电路包括第一负载模块和第二负载模块，所述第一负载模块与所述第一位线连接，所述第二负载模块与第二位线连接；
所述读取电路具体用于：在所述第一负载模块和所述第二负载模块接入所述存储电路之后，从所述第一位线读取第一数据，从所述第二位线读取第二数据；
所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配；
若所述第一存储节点预先存储的数据为1，所述第一数据为0，则所述第二指示信息用于指示所述第一PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第二数据为0，则所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
在一种可能的实现方式中，所述第一负载为至少一个第三晶体管，所述第二负载为至少一个第四晶体管。本发明实施例中，弱下拉电路中负载的阻性越大，弱下拉电路的下拉能力越弱，弱下拉电路中的电阻越小，弱下拉电路的下拉能力越强。这里，可以通过调整弱下拉电路中的负载的大小，确定合适的弱下拉电路的下拉强度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是存储单元阵列的示意性结构图。
图2是SRAM存储单元的示意性结构图。
图3是本发明实施例的一个存储器示意性结构图。
图4是本发明实施例的另一个存储器示意性结构图。
图5是本发明实施例的一个存储器的预充电电路的示意性结构图。
图6是本发明实施例的一个存储器的字线WL信号和预充电NPRE信号的示意性时序图。
图7是本发明实施例的一个存储器的测试电路和预充电延迟模块的示意性结构图。
图8是本发明实施例的另一个存储器的字线WL信号和预充电NPRE信号的示意性时序图。
图9是本发明实施例的另一个存储器示意性结构图。
图10是本发明实施例的另一个存储器的弱下拉电路的示意性结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。
图1是SRAM存储单元阵列的示意图的一例。图1示出的SRAM存储单元阵列包含2N个位线和M个字线，其中M和N为自然数。图1示出的SRAM存储单元的个数为M×N。
每一个存储单元与两个位线(bit line，BL)和一个字线(word line，WL)相连。例如，为图1所示，位线1、位线2和字线1之间的SRAM存储单元为存储单元A。M个字线可以与行译码器连接，行译码器可以根据地址使一行字线有效从而启动其中一行字线。位线可以与列译码器和列电路连接，列电路可以包括放大器或缓冲器，用来检测位线上的数据，列译码器控制在列电路中的一个多路开关，用来在该行中选出与要存取数据的SRAM存储单元相连的位线。
图2是SRAM存储单元的示意性结构图。图2中的位线BL和分别为图1中的存储单元两侧的位线。这里，电源可以为表示为VDD，地线可以表示为GND。
SRAM存储单元包括第一反相器145、第二反相器144、第一传输管M5和第二传输管M6，其中，所述第一传输管M5位于所述位线BL与所述第一反相器145之间，所述第二传输管M6位于所述位线与所述第二反相器144之间，所述第一传输管M5的栅极和所述第二传输管M6的栅极均与所述WL连接。第一传输管M5和第二传输管M6均为N沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管。
所述第一反向器145包括存储节点Q、第一P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)晶体管M3和第一NMOS晶体管M1，所述第一PMOS晶体管M3与VDD连接，所述第一NMOS晶体管M1与GND连接，所述第一PMOS晶体管M3与所述第一NMOS晶体管M1连接于所述存储节点Q。
所述第二反相器144包括存储节点第二PMOS晶体管M4和第二NMOS晶体管M2，所述第二PMOS晶体管M4与VDD连接，所述第二NMOS晶体管M2与GND连接，所述第二PMOS晶体管M4和所述第二NMOS晶体管M2连接于所述存储节点
所述第一PMOS晶体管M3的栅极和所述第一NMOS晶体管M1的栅极连接于所述存储节点所述第二PMOS晶体管M4的栅极和所述第二NMOSM2晶体管的栅极连接于所述存储节点Q，所述第一传输管M5位于所述位线BL与所述存储节点Q之间，所述第二传输管M6位于所述位线与所述存储节点之间，所述存储节点Q的电位值表示所述第一反相器145中存储的数据，所述存储节点的电位值表示所述第二反相器144中存储的数据。
这里，第一反相器和第二反相器交叉耦合，用来保持数据的状态。M1和M2也称为下拉(pull down)管，M3和M4也称为上拉(pull up)管。
进行读操作时，与SRAM存储单元连接的两个位线可以预先被置于一个已知的电平值，这个过程称为预充电，这时位线的状态称为预充电状态。预充电结束之后，启动与该SRAM存储单元连接的字线，此时位线上的值完全取决于与该位线连接的SRAM存储单元中的存储节点存储的值。然后通过灵敏放大器来放大位线上的电平值，从而列电路能够读取SRAM存储单元中的存储节点存储的值。
例如，BL和预充电之后为高电平，当预充电过程结束并且字线启动时，传输管M5和传输管M6导通。当BL被下拉为低电平时，表明Q的值为0，的值为1，列电路读出的值为0。当被下拉为低电平时，表明Q的值为1，的值为0，列电路读出的值为1。
图3示出了本发明实施例提供的一种存储器100，该存储器100包括存储电路14、时钟电路11、预充电电路12、测试电路13、读取电路15和确定电路16。
所述存储电路包括存储单元141，以及控制所述存储单元141读写的字线WL和位线。
所述时钟电路11接收时钟信号，并在所述时钟信号的控制下输出预充电控制信号，以及字线WL信号，所述WL信号用于启动字线。
所述预充电电路12在所述预充电控制信号的控制下，向所述存储电路14的位线输入预充电信号，所述预充电信号用于使所述位线处于预充电状态。
所述测试电路13与所述时钟电路11连接，用于接收测试信号，并在所述测试信号的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启动之后的第一时长中保持预充电状态。
所述读取电路15用于在所述第一时长结束之后从所述位线读取数据。该读取电路15例如可以为上述图1中所述的列电路和灵敏放大器。
所述确定电路16用于将所述读取电路15读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
时钟电路11可以包括第一输入端、第一输出端和第二输出端，第一输入端用于输入时钟信号，第一输出端用于输出预充电控制信号，第二输出端用于输出WL信号，输入的WL信号用于启动字线。
预充电电路12包括第二输入端和第三输出端，第二输入端用于接收第一输出端输出的预充电控制信号，第三输出端用于输出预充电信号，预充电信号可以将位线预先置于一个已知的电平值。
本发明实施例通过在存储器中加入测试电路，能够延迟预充电控制信号的上升沿或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态。本发明实施例通过劣化预充电信号和WL信号的时序，使存储电路中具有弱缺陷的存储单元中存储的值改变，从而识别出存储电路中具有弱缺陷的存储单元。
在本发明实施例中，存储电路14可以包括SRAM的存储单元、动态随机存取存储器(Dynamic Random Access Memory，DRAM)的1T1C存储单元、只读存储器(read-only memory，ROM)存储单元或者闪存(Flash)存储单元。本发明实施例以存储电路14为图2所示的SRAM的6T存储单元为例进行描述。
图4示出了本发明实施例中的SRAM存储器200的示意性结构图，该存储器包括存储电路、时钟电路、预充电电路、测试电路、读取电路和确定电路，图4中仅仅示出了存储电路、时钟电路、预充电电路和测试电路的示意性框图，该存储器200中的读取电路和确定电路如上述图3所述读取电路与位线BL和连接，确定电路与读取电路连接。
图4所示的存储器中的时钟电路包括预充电延迟模块1110和字线电路模块1120。预充电延迟模块1110的输出端为上述第一输出端，字线电路模块1120的输出端为上述第二输出端。预充电延迟模块1110与测试电路13和预充电电路12连接，字线电路模块1120与WL连接。
预充电延迟模块1110通过第一输出端输出预充电控制信号，并将预充电控制信号通过第二输入端输入至预充电电路12。字线电路模块通过第二输出端输出WL信号，并将WL信号通过SRAM存储单元的第四输入端输出至所述SRAM存储单元对应的WL。
预充电电路12与BL和连接，用于在第三输出端输出第一预充电信号，在第四输出端输出第二预充电信号，并将该第一预充电信号通过SRAM存储单元的第五输入端输出至SRAM存储单元对应的BL，将该第二预充电信号通过SRAM存储单元的第六输入端输出至该SRAM存储单元对应的即本发明实施例通过预充电电路12将预充电延迟模块1110输出的预充电控制信号输出为两路预充电信号，并分别将两路预充电信号输出至BL和可以将BL和预充电至高电平。
可选的，预充电电路包括第三晶体管、第四晶体管和第五晶体管，第三晶体管、第四晶体管和第五晶体管的栅极均与第二输入端连接，第三晶体管位于电源与所述第三输出端之间，第四晶体管位于电源与第四输出端之间，第五晶体管位于第三输出端与第四输出端之间。
作为一例，预充电电路可以为图5所示，预充电电路分别和BL和连接。预充电电路包括PMOS晶体管M7、PMOS晶体管M8和PMOS晶体管M9，M7、M8和M9的栅极均输入预充电控制信号，例如可以为低电平的预充电(Negative Precharge，NPRE)信号，即M7、M8和M9均由NPRE信号控制。M7位于VDD与BL之间，M8位于VDD与之间，M9位于BL与之间。当NPRE信号为低电平时，M7、M8和M9均为导通状态，此时，BL与上的预充电信号均为高电平，可以将BL与预充电至高电平。
该预充电电路能够同时将BL与预充电至高电平，并保持BL与的电位相同。
可以理解，本发明实施例不限于使用图5所示的预充电电路。能实现图5所述的预充电电路的预充电功能的所有电路都落在本发明的保护范围之内。
图6示出了SRAM存储器正常读工作时，时钟电路11输出的WL信号和NPRE信号的时序图。显然，在一个时序周期内，NPRE信号的上升的时刻t1早于WL信号的上升的时刻t2，NPRE信号的下降的时刻t3晚于WL信号的下降的时刻t4。即在NPRE为高电平的时间段中WL一定为高电平，即NPRE信号能够包住WL信号。这样，能够在位线预充电结束后启动字线。
当WL信号和NPRE信号的时序如图6所示时，在t0时刻之后，NPRE信号为低电平，预充电电路中的M7、M8和M9导通，BL与均为高电平，就可以完成对BL与的预充电。
在t1时刻，将NPRE信号变为高电平之后，可以使BL和浮空。当WL信号上升时，BL和中的一个电平会被下拉，这代表了要读出的数据。
测试电路13包括第三输入端，第三输入端用于输入测试信号，当存储单元为上述SRAM存储单元时，测试信号通过控制时钟电路11输出的预充电控制信号，能够在第一时长内增加第一预充电信号和第二预充电信号处于高电平的时间，使得第一预充电信号、第二预充电信号和WL信号同时在第一时长中保持高电平。测试电路是本发明实施例的存储器相对于现有技术的存储器增加的部分。
具体的，如图4所示，测试电路13可以包括开关1310和负载模块1320，开关1310由上述测试信号控制，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。上述第二时长则为上述测试信号控制开关处于第一状态(例如打开状态)的时间段。
本发明实施例中，当开关处于打开状态时，负载模块1320会接入到预充电延迟模块1110中，这样读取电路可以在BL与为高电平时读取SRAM存储单元中的存储节点存储的数据，确定电路根据测试结果判断SRAM存储单元中的下拉管M1或者M2是否存在缺陷。当开关处于第二状态(例如关闭状态时)，不对SRAM存储器进行测试工作，即此时SRAM存储器可以正常的进行数据的读写。
本发明实施例中，当预充电模块和测试电路连接于第一节点时，开关可以位于第一节点和负载模块之间，这样，测试电路可以采用与预充电模块并联的方式接入到存储器中，进一步使存储器在现有的存储器芯片结构的基础上改动较小。
图7所示的预充电延迟模块1110仅仅示出了预充电延迟模块中包含第一节点的一部分器件的连接关系。
可选的，图7中测试电路中的开关可以为传输门(transmission gate，TG)开关，TG开关由一个PMOS晶体管和一个NMOS晶体管并联而成，TG开关能够更可靠的实现测试信号对负载模块的控制。负载模块可以包括一个与VDD连接的PMOS晶体管M10和一个与地线(GND)连接的NMOS晶体管M11。
当测试信号为高电平时，TG开关中的NMOS晶体管导通，同时测试信号经过图7中的反相器D1，转变为低电平输入至TG开关中的PMOS晶体管，则TG开关中的PMOS晶体管导通。此时，开关TG处于打开状态，可以认为负载模块与预充电延迟模块连接于第一节点。
这时，如果预充电延迟模块1110通过与非门D2的输出需要从低电平跳至高电平时，第一节点和晶体管M10，M11的栅极首先处于低电压状态。当第一节点需要跳至高电平时，第一节点需要累积足够的电荷，此时，第一节点处累积的电荷还有一部分会流向M10，M11的栅极电容，即M10，M11能够延迟第一节点跳至高电平的时间。
同样的，如果预充电延迟模块1110通过与非门D2的输出需要从高电平跳至低电平时，第一节点和晶体管M10，M11的栅极首先处于高电压状态，M10，M11的栅极存储有大量电荷。当第一节点需要跳至低电平时，第一节点需要释放足够的电荷，在第一节点释放电荷的时候，M10，M11的栅极的电荷会流向第一节点，即M10，M11能够延迟第一节点跳至低电平的时间。
这样，负载模块1320能够增加图7中的预充电输入时钟信号(PrechargeClock Input，PRECLK_I)到预充电输出时钟信号(Precharge Clock Output，PRECLK_O)的延迟，可以理解PRECLK_I和PRECLK_O为输入的时钟信号在预充电延迟模块的中间过程中的信号。因此，负载模块1320能够延迟NPRE信号在由低电平跳至高电平的时刻，或者延迟NPRE信号由高电平跳至低电平的时刻。
图8示出了在负载模块1320延迟了NPRE信号之后的WL和NPRE的时序图。这时，NPRE信号的上升时刻t1晚于WL信号的上升沿时刻t2，NPRE信号的下降时刻t4相对于图6也有一小时间段的延迟。图8中的t1至t2的时间段为上述第一时长。这时，NPRE信号将包不住WL信号，存在WL信号和NPRE信号的时序冲突，即位线仍然在启动字线之后的第一时长中保持预充电状态，从而造成电气特性的劣化。
可选的，本发明实施例中，第一时长大于第一时间阈值并且小于第二时间阈值，该第二时间阈值大于第一时间阈值。
一方面，如果第一时长大于第二时间阈值时，则BL和高电平持续时间过长，此时没有弱缺陷的存储单元也有可能出现读错误，有可能将没有缺陷的存储单元筛选为有缺陷的存储单元，因此负载模块对预充电延迟模块中预充电控制信号的延迟不应过大。
另一方面，如果第一时长小于第一时间阈值，则BL和高电平持续时间过短，很可能不会将有弱缺陷的SRAM存储单元筛选出来。
在实际应用中，可以通过调整负载模块中的负载，确定适合的第一时长的时间长短。在本发明实施例中，负载模块中的PMOS晶体管或者NMOS晶体管的数量还可以为多个。或者，负载模块中的负载器件还可以为电容或电阻。不同的负载能够实现对预充电控制信号的上升沿或者下降沿的不同大小的延迟。
在对SRAM存储单元进行测试时，假设Q最初为0，因而最初为1。在WL信号为高电平时，SRAM存储单元11中的传输管M6和M5导通。此时，NPRE信号仍然为低电平，BL与仍然进行预充电，即BL与仍然为高电平。这时，BL通过M5和M1与地线连接。
如果M1没有缺陷，则M1具有很强的电流导通能力，能够快速的将Q点下拉，在图7中的t1至t2的时间段中，Q的电位不会上升为1，即Q点不会发生翻转。这样，在NPRE由低电平上升为高电平后，读取电路仍然能够正确读出SRAM存储单元存储的值。
如果M1存在弱缺陷，则M1中会存在电阻，M1的电流导通能力将会变差。此时，如果BL持续加高电平，会有电荷不断的累积在Q点，很容易造成Q点的电位上升，当Q的电位上升为1时，Q点的值发生了翻转，这样，在NPRE由低电平上升为高电平后，读取电路从SRAM存储单元读取的值将出现读错误。
这样，所述读取电路可以在所述第一时长结束之后从所述位线BL读取第一数据，从所述位线读取第二数据。确定电路通过对比读取电路在第一时长结束后从SRAM存储单元读取的值与预先存储的该SRAM存储单元的值是否相同，就能够判断M1是否存在弱缺陷。
具体的，确定电路将所述第一数据与所述存储节点Q预先存储的数据进行匹配，或将所述第二数据与所述存储节点预先存储的数据进行匹配。如果所述存储节点Q预先存储的数据为0，所述第一数据为1，则上述第二指示信息用于指示所述第一NMOS晶体管M1存在缺陷。
同样的，当Q点最初为1，最初为0时，能够对M2晶体管的弱缺陷进行筛选。具体的测试方法与上述M1晶体管相同，为避免重复，这里不再赘述。这时如果所述存储节点预先存储的数据为0，所述第二数据为1，则所述第二指示信息用于指示所述第二NMOS晶体管M2存在缺陷。
应注意，在本发明实施例中，测试电路13通过预充电延迟模块1110控制预充电控制信号。当预充电延迟模块有多个时，存储阵列结构中的每个预充电延迟模块可以连接一个测试电路。
本发明实施例中，当第一预充电信号、第二预充电信号和WL信号同时在第一时长中保持高电平时，存储电路14上字线上的预充电信号和WL上WL信号的时序将会劣化，即位线仍然在启动字线之后的第一时长中保持预充电状态，这时如果晶体管M1或M2存在弱缺陷，则会导致存储节点Q或存储的数据从0改变为1。因此本发明实施例能够识别存储器中具有弱缺陷的晶体管。
本发明实施例还提供了一种存储器300中，如图9所示，该存储器300在上述存储器100或200的基础上，还可以包括弱下拉电路22。该存储器300也可以只包含上述存储器100或200中的除测试电路之外的部分和弱下拉电路22。
图9中的弱下拉电路包括第一负载和第二负载，第一负载与BL连接，第二负载与连接。
可选的，如图10所示，第一负载可以为至少一个第六晶体管，第二负载可以为至少一个第七晶体管。弱下拉电路与存储器中的BL翻转辅助电路23的连接关系可以如图10所示。翻转辅助电路23中可以包括晶体管M18、M19、M20和M21。测试信号可以同时输入到该BL翻转辅助电路23和弱下拉电路22中。
在本发明实施例中，在读取数据时，在BL和的输入为上述图6所示的正常的NPRE信号和WL信号时序，在WL为上升为高电平之前，BL和预充电为高电平并且浮空。这时，通过测试信号控制上述弱下拉电路，将第一负载和第二负载接入到SRAM存储器中。
读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存储单元存储的数据。
确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据进行匹配，如果所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第三指示信息，所述第三指示信息用于指示所述存储单元没有存在缺陷。如果所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在缺陷。
具体的，假设Q最初为1，最初为0，这时，图9中的M3和M5导通，并且弱下拉电路中的负载M15、M16和M17接入到BL上。此时，可以认为M3处于存储节点Q和VDD之间，负载M15、M16和M17处于该存储节点Q和GND之间。
如果M3中没有缺陷，则M3具有很强的电流导通能力，即使存在负载M15、M16和M17对Q点的电位有下拉作用，M3也能够使Q点与VDD保持相同的高电位，或者使Q点的电位略低于VDD的电位，使Q点保持值为1。这样，读取电路就能够根据BL上的电位，读出Q点存储的值。
如果M3存在弱缺陷，则M3中会存在电阻，M3两端将有电位差，因为M15、M16和M17都导通并且M17接地，会对Q电的电位有显著的下拉作用。当Q点的电位下降到一定程度时，Q点存储的值将会由1变为0，Q点的值发生了反转，读取电路从SRAM存储单元中读取的数据将会出现读错误。
这样，所述读取电路可以在所述第二负载模块和所述第三负载模块接入所述存储电路之后，从所述位线BL读取第三数据，从所述位线读取第四数据。所述确定电路具体用于将所述第一数据与所述存储节点Q预先存储的数据进行匹配，或将所述第二数据与所述存储节点预先存储的数据进行匹配。如果所述存储节点Q预先存储的数据为1，所述第一数据为0，则所述第四指示信息用于指示所述第一PMOS晶体管存在缺陷。
同样的，当Q点最初的为0，最初为1时，能够对M4晶体管的弱缺陷进行筛选。如果所述存储节点预先存储的数据为1，所述第二数据为0，则所述第四指示信息用于指示所述第二PMOS晶体管M4存在缺陷。
具体的测试方法与上述M3晶体管相同，为避免重复，这里不再赘述。
应注意，当弱下拉电路中的负载的阻性越大，弱下拉电路的下拉能力越弱，弱下拉电路中的电阻越小，弱下拉电路的下拉能力越强。如果弱下拉电路的强度过大，则没有弱缺陷的存储单元也有可能出现读错误，有可能将没有缺陷的存储单元筛选为有缺陷的存储单元。如果弱下拉电路的强度过小，则很可能不会将有弱缺陷的SRAM存储单元筛选出来。
在实际应用中，可以调整弱下拉电路中的负载的大小，确定合适的弱下拉电路的下拉强度。
因此，本发明实施例通过在存储器中加入弱下拉电路22，当弱下拉电路加入到SRAM存储器中时，如果SRAM存储单元中的晶体管M3或M4存在弱缺陷，则会导致存储节点Q或存储的数据从1改变为0。因此本发明实施例能够识别存储器中具有弱缺陷的晶体管。
本领域普通技术人员可以意识到，结合本文中所公开的实施例中描述的各方法步骤和单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或步骤可以用硬件、处理器执行的软件程序，或者二者的结合来实施。软件程序可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内。

Claims (15)

1.一种存储器，其特征在于，包括：存储电路、时钟电路、预充电电路、测试电路、读取电路和确定电路，
所述存储电路包括存储单元，以及控制所述存储单元读写的字线和位线；
所述时钟电路接收时钟信号，并在所述时钟信号的控制下输出预充电控制信号，以及字线WL信号，所述WL信号用于启动字线；
所述预充电电路在所述预充电控制信号的控制下，向所述存储电路的位线输入预充电信号，所述预充电信号用于使所述位线处于预充电状态；
所述测试电路与所述时钟电路连接，用于接收第一测试信号，并在所述第一测试信号的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启动之后的第一时长中保持预充电状态；
所述读取电路用于在所述第一时长结束之后从所述位线读取数据；
所述确定电路用于将所述读取电路读取的数据与所述存储单元预先存储的数据进行匹配；若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
2.如权利要求1所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述读取电路具体用于：
在所述第一时长结束之后从所述第一位线读取第一数据，从所述第二位线读取第二数据；
所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配；
若所述第一存储节点预先存储的数据为0，所述第一数据为1，则所述第二指示信息用于指示所述第一NMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为0，所述第二数据为1，则所述第二指示信息用于指示所述第二NMOS晶体管存在缺陷。
3.如权利要求1或2所述的存储器，其特征在于，所述测试电路包括开关，所述第一测试信号控制所述开关，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。
4.如权利要求3所述的存储器，其特征在于，所述测试电路还包括第一负载模块，所述时钟电路与所述测试电路连接于第一节点，所述开关位于所述第一节点和所述第一负载模块之间。
5.如权利要求1至4中任一项所述的存储器，其特征在于，所述预充电电路包括第三晶体管、第四晶体管和第五晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管的栅极均与所述第二输入端连接，所述第三晶体管位于电源与所述第三输出端之间，所述第四晶体管位于电源与所述第四输出端之间，所述第五晶体管位于所述第三输出端与所述第四输出端之间。
6.如权利要求5所述的存储器，其特征在于，所述第三晶体管、所述第四晶体管和所述第五晶体管均为PMOS晶体管。
7.如权利要求4至6中任一项所述的存储器，其特征在于，所述第一负载模块包括至少一个与电源连接的第六晶体管和/或至少一个与地线连接的第七晶体管。
8.如权利要求1至7中任一项所述的存储器，其特征在于，所述第一时长大于第一时间阈值并且小于第二时间阈值，所述第二时间阈值大于所述第一时间阈值。
9.如权利要求3至8中任一项所述的存储器，其特征在于，所述开关为传输门TG开关。
10.如权利要求1至9中任一项所述的存储器，其特征在于，所述存储器还包括弱下拉电路，
所述弱下拉电路与所述位线连接，用于输入第二测试信号，并在所述第二测试信号的控制下将所述弱下拉电路接入所述存储电路；
所述读取电路还用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存储单元存储的数据；
所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第三指示信息，所述第三指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在缺陷。
11.如权利要求10所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述弱下拉电路包括第二负载模块和第三负载模块，所述第二负载模块与所述第一位线连接，所述第三负载模块与第二位线连接；
所述读取电路具体用于：
在所述第二负载模块和所述第三负载模块接入所述存储电路之后，从所述第一位线读取第三数据，从所述第二位线读取第四数据；
所述确定电路具体用于将所述第三数据与所述第一存储节点预先存储的数据进行匹配，或将所述第四数据与所述第二存储节点预先存储的数据进行匹配；
若所述第一存储节点预先存储的数据为1，所述第三数据为0，则所述第四指示信息用于指示所述第一PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第四数据为0，所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
12.如权利要求10或11所述的存储器，其特征在于，所述第二负载模块为至少一个第六晶体管，所述第三负载模块为至少一个第七晶体管。
13.一种存储器，其特征在于，包括：存储电路、弱下拉电路、读取电路和确定电路，
所述存储电路包括存储单元，以及控制所述存储单元读写的位线；
所述弱下拉电路与所述位线连接，用于输入测试信号，并在所述测试信号的控制下将所述弱下拉电路接入所述存储电路；
所述读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存储单元存储的数据；
所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
14.如权利要求13所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位线包括第一位线和第二位线，
所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所述WL连接；
所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和第一N沟道金属氧化物半导体NMOS晶体管，所述第一PMOS晶体管与电源连接，所述第一NMOS晶体管与地线连接，所述第一PMOS晶体管与所述第一NMOS晶体管连接于所述第一存储节点，
所述第二反相器包括第二存储节点、第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第二NMOS晶体管连接于所述第二存储节点，
所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极连接于所述第二存储节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
所述弱下拉电路包括第一负载模块和第二负载模块，所述第一负载模块与所述第一位线连接，所述第二负载模块与第二位线连接；
所述读取电路具体用于：
在所述第一负载模块和所述第二负载模块接入所述存储电路之后，从所述第一位线读取第一数据，从所述第二位线读取第二数据；
所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配；
若所述第一存储节点预先存储的数据为1，所述第一数据为0，则所述第二指示信息用于指示所述第一PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第二数据为0，则所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
15.如权利要求13或14所述的存储器，其特征在于，所述第一负载模块包括至少一个第三晶体管，所述第二负载模块包括至少一个第四晶体管。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409338A (zh) * 2016-09-26 2017-02-15 西安紫光国芯半导体有限公司 一种用于Flash存储器的差分位线结构及其操作方法
CN108564979A (zh) * 2018-04-28 2018-09-21 上海兆芯集成电路有限公司 单端读取电路
CN111161785A (zh) * 2019-12-31 2020-05-15 展讯通信（上海）有限公司 静态随机存储器及其故障检测电路
CN111613254A (zh) * 2020-04-11 2020-09-01 复旦大学 一种基于柔性材料的堆叠模拟存储器
CN112259144A (zh) * 2020-10-29 2021-01-22 海光信息技术股份有限公司 一种静态随机存取存储器电路、存储器及电子设备
CN112712835A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
CN114187956A (zh) * 2022-01-14 2022-03-15 长鑫存储技术有限公司 存储器预充电时长边界的测试方法、装置、设备及存储介质
CN115053290A (zh) * 2020-02-06 2022-09-13 高通股份有限公司 包括具有共享预加载线和共享激活线的存储器中计算(cim)nand或nor 8t-sram位单元阵列的集成装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111801A (en) * 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US20020060949A1 (en) * 2000-11-23 2002-05-23 Min Kyu Kim Method and circuit for driving quad data rate synchronous semiconductor memory device
CN1536577A (zh) * 2003-04-07 2004-10-13 联发科技股份有限公司 单一位线半导体存储元件的感测电路
CN101677016A (zh) * 2008-09-17 2010-03-24 中国科学院微电子研究所 一种双端口静态随机存取存储器单元
CN101789261A (zh) * 2009-01-26 2010-07-28 富士通株式会社 半导体存储器电路以及用于读取数据的控制方法
CN202662294U (zh) * 2012-05-22 2013-01-09 安徽大学 一种基于bist控制的可编程sram时序控制电路
CN105489241A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 静态随机存储器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111801A (en) * 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US20020060949A1 (en) * 2000-11-23 2002-05-23 Min Kyu Kim Method and circuit for driving quad data rate synchronous semiconductor memory device
CN1536577A (zh) * 2003-04-07 2004-10-13 联发科技股份有限公司 单一位线半导体存储元件的感测电路
CN101677016A (zh) * 2008-09-17 2010-03-24 中国科学院微电子研究所 一种双端口静态随机存取存储器单元
CN101789261A (zh) * 2009-01-26 2010-07-28 富士通株式会社 半导体存储器电路以及用于读取数据的控制方法
CN202662294U (zh) * 2012-05-22 2013-01-09 安徽大学 一种基于bist控制的可编程sram时序控制电路
CN105489241A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 静态随机存储器

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409338B (zh) * 2016-09-26 2019-11-26 西安紫光国芯半导体有限公司 一种用于Flash存储器的差分位线结构及其操作方法
CN106409338A (zh) * 2016-09-26 2017-02-15 西安紫光国芯半导体有限公司 一种用于Flash存储器的差分位线结构及其操作方法
CN108564979A (zh) * 2018-04-28 2018-09-21 上海兆芯集成电路有限公司 单端读取电路
CN108564979B (zh) * 2018-04-28 2020-08-25 上海兆芯集成电路有限公司 单端读取电路
CN112712835A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
CN111161785A (zh) * 2019-12-31 2020-05-15 展讯通信（上海）有限公司 静态随机存储器及其故障检测电路
CN115053290A (zh) * 2020-02-06 2022-09-13 高通股份有限公司 包括具有共享预加载线和共享激活线的存储器中计算(cim)nand或nor 8t-sram位单元阵列的集成装置
CN115053290B (zh) * 2020-02-06 2023-09-15 高通股份有限公司 包括具有共享预加载线和激活线的存储器位单元的装置
CN111613254A (zh) * 2020-04-11 2020-09-01 复旦大学 一种基于柔性材料的堆叠模拟存储器
CN111613254B (zh) * 2020-04-11 2023-09-05 复旦大学 一种基于柔性材料的堆叠模拟存储器
CN112259144A (zh) * 2020-10-29 2021-01-22 海光信息技术股份有限公司 一种静态随机存取存储器电路、存储器及电子设备
CN112259144B (zh) * 2020-10-29 2021-04-30 海光信息技术股份有限公司 一种静态随机存取存储器电路、存储器及电子设备
CN114187956B (zh) * 2022-01-14 2023-09-05 长鑫存储技术有限公司 存储器预充电时长边界的测试方法、装置、设备及存储介质
CN114187956A (zh) * 2022-01-14 2022-03-15 长鑫存储技术有限公司 存储器预充电时长边界的测试方法、装置、设备及存储介质

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