CN102623044A - 线内寄存器文件位单元 - Google Patents

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Abstract

本发明涉及线内寄存器文件位单元。公开了一种SRAM位单元的架构，该架构被描述为具有带有共享至少第一位线对(23、24)和字线信号(25)的上拉晶体管(N6、N7)的专用读端口(N0/N1/N6，N3/N4/N7)，由此给6T SRAM架构提供分离的数据存取读路径使得读端口被连接用于在读操作期间在不暴露存储器单元的情况下驱动单元读节点以及在写操作期间充当写端口。

Description

线内寄存器文件位单元
技术领域
本发明一般地涉及集成电路存储器。一方面，本发明涉及静态随机存取存储器。
背景技术
静态随机存取存储器(SRAM)一般使用于需要高速度的应用中，例如微处理器以及使用用于高速度计算的寄存器文件和存储器的其他数据处理系统。每个SRAM单元存储一位数据并且被实现为稳定于两个可能的电压电平中的一个电压电平的一对交叉耦接的反相器，并且该单元的逻辑状态以一对存取晶体管来确定，由此产生基础的6晶体管(6T)型SRAM架构。SRAM单元的读稳定性和可写性已经通过将附加的晶体管添加到基础的6T架构而得到了提高。例如，已经提出了提供单端读感测的8T和10T的亚阈值SRAM，但是这种单端读感测方法还受到可能促使单元非有意地改变逻辑状态的由瞬变、过程变化、软错误和电源波动所引起的位线噪声的影响。要实现较大的静态噪声容限(SNM)，则应当扩大存储器单元(memory cell)的尺寸，但是这会导致降低的输出速度。因此，需要改进的SRAM单元设计来克服本领域中诸如以上所概括的那些问题。对本领域技术人员而言，在参照下面的附图和详细描述的情况下来阅读本申请的剩余部分之后，关于常规的工艺和技术的更多的局限和不足将变为显而易见的。
附图说明
在结合附图来考虑下面的详细描述时，可以理解本发明，以及其所获得的众多目标、特征和优点，在附图中：
图1是具有单一位线对的专用读端口的10T SRAM单元的简化示意图；
图2是具有用于单对位线的专用读端口的一对读节点驱动晶体管的12T SRAM单元的简化示意图；
图3是具有用于单对位线的专用读端口的高侧读节点驱动晶体管的14T SRAM单元的简化示意图；
图4是具有用于单对位线的专用读端口的反相器截止晶体管的14TSRAM单元的简化示意图；
图5是具有耦接至多个位线对的专用读端口的12T SRAM单元的简化示意图；
图6是具有用于与多个位线对耦接的专用读端口的一对读节点驱动晶体管的14T SRAM单元的简化示意图；
图7是具有用于与多个位线对耦接的专用读端口的高侧读节点驱动晶体管的16T SRAM单元的简化示意图；
图8是具有用于与多个位线对耦接的专用读端口的反相器截止晶体管的16T SRAM单元的简化示意图；以及
图9以框图形式示出了其中共享公共的位线对和字线的RF型位单元与6T SRAM位单元阵列交错的SRAM架构。
具体实施方式
SRAM位单元架构被描述为具有通过给6T SRAM架构提供分离的数据存取读路径而共享至少第一位线对和字线信号的专用读端口。每条数据存取路径都包括被连接用于在不暴露存储器单元的存储节点的情况下于读操作期间驱动单元读节点的并且在写操作期间充当写端口的一个或多个读端口晶体管。通过提供在读操作期间隔离存储器单元的存储节点并且防止存储器单元驱动位线的专用的读端口设计，在SRAM单元中的晶体管的尺寸不受所需的驱动能力限制，意味着SRAM架构能够在存储器单元中使用最小尺寸的晶体管来实现更高的操作速度并且达到高速数字电路的要求。另外，通过公开具有共享公共的位线对和字线的专用读端口的单端口位单元，位单元能够与6T位单元阵列交错以支持各种应用，例如多位翻转的软错误率(SER)的事件检测。
现在将参照附图来描述本发明的各种说明性的实施例。虽然在下面的描述中阐明了各种细节，但是应当意识到，本发明可以在没有这些特定细节的情况下实施，并且可以对在此所描述的本发明作出众多的实现方式特定的决策以实现在各种实现方式间彼此不同的器件设计者的特定目标，例如适应处理技术或设计相关的约束。虽然该研发工作可能是复杂的且耗时的，但是对获益于本公开内容的本领域技术人员而言它将仍然是常规的任务。例如，本发明的所选实施例大部分以本领域技术人员所已知的电子零件和电路来实现，并且因此，不对电路细节作更多的解释，因为此类细节是众所周知的并且认为这对教导本领域技术人员如何实现或使用本发明是没有必要。另外，参照不包括每个电路细节或特征的简化的电路示意图和框图来描述所选择的方面以便避免限制本发明或使本发明变得难理解。本领域技术人员使用此类描述和表示来描述和传达他们工作的主旨给本领域的其他技术人员。
现在参照图1，在图中示出了具有单对位线的专用读端口的10TSRAM单元10的简化示意图。所示出的SRAM单元10包括两个交叉耦接的反相器11-12的存储器单位(memory unit)以及到共享的位线对13-14的两条数据存取路径。存储器单位包括两个反相器11、12，其中每个反相器由串联连接的NMOS和PMOS晶体管对(没有示出)形成并且与另一个反相器交叉耦接以使存储器单位能够在内部节点A、B处存储数据。每条数据存取路径都包括存取晶体管N2、N5用于控制经由写使能线(WREN)16对存储器单位节点A、B的写访问。另外，数据存取路径还包括对称地连接于存储器单位11、12与位线对13、14之间地读端口，其中每个读端口提供经由字线(WL)15对存储器单位节点A、B的隔离的读访问使得存储器单位具有改进的抗噪声干扰性。在图1中，第一读端口N0、N1被连接于存储器单位11、12与位线BLB14之间，使得存储器单位(内部节点A)选通连接于地线与读节点D之间的第一读端口晶体管N0，其中读节点D进而在字线信号15的控制之下经由第二读端口晶体管N1连接到位线BLB14。类似地，第二读端口N3、N4被连接于存储器单位11、12与位线BL 13之间，使得存储器单位(内部节点B)选通连接于地线与读节点C之间的第一读端口晶体管N3，其中读节点C进而在字线信号15的控制之下经由第二读端口晶体管N4连接到位线BL13。改进的抗干扰性因以下事实而产生：在读操作期间，当WL＝1且WREN＝0时，每个读端口(例如，N0-N1)将其对应的位线(例如，14)连接到内部的存储器单位节点(例如，A)，同时存取晶体管(例如，N2)使存储器单位11-12与位线隔离使得位线14的读信号不由存储器单元所驱动。
在读操作期间，使存取晶体管N2、N5截止(WREN＝0)并且使存储路径晶体管N1、N4导通(WL＝1)。结果，第一读端口由用于将位线BLB14有效地连接到内部节点B的晶体管N0、N1来形成，并且第二读端口由用于将位线BL13有效地连接到内部节点A的晶体管N3、N4来形成。例如，如果内部节点A、B分别存储低电压值(例如，“L”)和高电压值(例如，“H”)，以代表第一存储器值，则第一读端口N0、N1有效地将所存储的“H”值从内部节点B传送到位线BLB14，而第二读端口N3、N4有效地将所存储的“L”值从内部节点A传送到位线BL13。在写操作期间，当“H”值被提供于位线BL 13之上以及“L”值被提供于位线BLB14之上时，晶体管N1和N2传递来自BLB14的“L”以使在内部节点B处的“H”值翻转至“L”值，并且晶体管N4和N5传递来自BL13的“H”以使在内部节点处的“L”值翻转至“H”值。
通过在存储路径内设置读端口，提供了在读操作期间不使存储器单位暴露的隔离的读存储路径，从而提高位线对13、14(BL和BLB)的稳定性和持续性。另外，SRAM单元10的静态噪声容限(SNM)与常规的6T SRAM设计相比得到了降低，在该常规的6T SRAM设计中存储器单元的晶体管必须大于存取晶体管以便保持6T SRAM中的数据的稳定性和功能。相反，在10T SRAM单元10中的存储器单位的晶体管在读操作期间不驱动位线13-14的读信号，并且因此能够以最小尺寸晶体管来实现更高的操作速度并达到高速数字电路的要求。隔离的读端口还通过使同一存储器单位的读和写活动能够在同一周期内完成而提升了存储器单元的效率。
如图1所示，对10T SRAM单元10的读访问经由将位线对13、14连接到读端口N0-N1/N4-N5的WL(读写线)来控制以保持所期望的静态噪声容限，不干扰读活动。在写操作期间，写使能(WREN)线16和字线15将导通以提供从位线对13、14到存储器单位11、12的写路径。在所选的实施例中，读端口晶体管N0/N1、N3/N4可以用亚阈值电压(Vsub-th)的NMOS(N沟道金属氧化物半导体)晶体管来实现以将NMOS的阈值电压降低到最低的可能的CMOS阈值电压，优选地通过为在读端口晶体管(例如，N3)为导通时的写入提供宽度比优先从而使读端口晶体管(例如，N3和N4)提供电阻分压(resistive dividing)以使短路电流最小化。因而，N3为导通直到值“L”被写入节点B，而值“H”位于BL13上，N4和N3为导通(形成电阻分压器)，并且N5和反相器12的NMOS器件也为导通。以该布局，短路电流得以最小化直到N3和反相器12的NMOS器件被导通。即便如此，对于从10TSRAM单元10中读取“H”值仍留有设计困难，因为即使读端口晶体管(例如，N0)为截止，与“H”节点(例如，B)连接的存取晶体管(例如，N2)防止存储器单位11、12将读节点(例如，D)驱动为高，意味着该读节点可以浮动。
一种提高读性能的方法参照图2来说明，其中图2示出了具有用于单对位线23、24的专用读端口的一对NMOS读节点的驱动晶体管N6、N7的12T SRAM单元20的简化示意图。所示出的SRAM单元20包括具有到在写端口和读端口之间共享的位线对23-24的对称的数据存取路径的两个交叉耦接的反相器21、22的存储器单位。每条数据存取路径都包括在WREN线26的控制之下的存取晶体管N2、N5以写入内部节点A、B。另外，每条数据存取路径都包括对称地连接于存储器单位21、22与位线对23、24之间的读端口，其中每个读端口都受WL 25和WREN26所控制以提供到存储器单位节点A、B的隔离的读访问使得存储器单位具有改进的抗噪声干扰性。在图2中，第一读端口N0、N1、N6被连接于存储器单位21、22与位线BLB 24之间使得存储器单位(内部节点A)选通连接于地线与读节点D之间的第一读端口晶体管N0，其中读节点D进而在字线信号25的控制之下经由第二读端口晶体管N1而连接到位线BLB24。在第一读端口中的读节点D还在存储器单位21、22中的其他内部节点(例如，B)的控制之下经由第三读端口晶体管N6连接到供电电压(例如，Vdd)，由此在其他内部节点为高时使读节点D升高。类似地，第二读端口N3、N4、N7被连接于存储器单位21、22与位线BL 23之间使得存储器单位(内部节点B)选通连接于地线与读节点C之间的第一读端口晶体管N3，其中所述节点C进而在字线信号25的控制之下经由第二读端口晶体管N4连接到位线BL23。在第二读端口内的读节点C还在存储器单位21、22中的其他内部节点(例如，A)的控制之下经由第三读端口晶体管N7连接到供电电压以在其他内部节点为高时使读节点D上升。由上文可看出，读节点驱动晶体管N6、N7的存在通过主动驱动读节点C、D从而使得不存在读节点的浮动来提高SRAM单元20的读性能。
另一种提高读性能的方式参照图3来说明，其中图3示出了将一对PMOS高侧读节点驱动晶体管N8、N9添加到在单对位线33、34的专用读端口中的NMOS读节点驱动晶体管N6、N7的14T SRAM单元30的简化示意图。所示出的SRAM单元30包括具有到共享的位线对33-34的对称的数据存取路径的存储器单位31、32。每条数据存取路径包括在WREN 36的控制之下用于写入内部节点A、B的存取晶体管N2、N5。另外，每条数据存取路径包括对称地连接于存储器单位31、32与位线对33、34之间的读端口，其中每个读端口受WL35和WREN36所控制以提供对存储器单位节点A、B的隔离的读访问，使得存储器单位具有改进的抗噪声干扰性。在图3中，第一读端口N0、N1、N6、N8被连接于存储器单位31、32与位线BLB34之间，使得存储器单位(内部节点A)选通连接于地线与读节点D之间的第一NMOS读端口晶体管N0，其中该读节点D进而在字线信号35的控制之下经由第二NMOS读端口晶体管N1连接到位线BLB34。在第一读端口中的读节点D还分别在其他内部节点(例如，B)和WREN线36的控制之下经由串联连接的第三NMOS读端口晶体管N6和第PMOS读端口晶体管N8连接到供电电压，由此在其他内部节点为高时使读节点D升高。类似地，第二读端口N3、N4、N7、N9被连接于存储器单位31、32与位线BL 33之间，使得存储器单位(内部节点B)选通连接于地线与读节点C之间的第一NMOS读端口晶体管N3，其中该读节点C进而在字线信号35的控制之下经由第二NMOS读端口晶体管N4连接到位线BL33。在第二读端口中的读节点C还分别在其他内部节点(例如，A)和WREN线36的控制之下经由第三NMOS读端口晶体管N7和第四PMOS读端口晶体管N9连接到供电电压，以在其他内部节点为高时使读节点D升高。由上文可看出，高侧读节点驱动晶体管N6/N8、N7/N9的存在通过充当保持或保持锁存器(keeper latch)以使在读节点C、D的数据升高从而使得不存在读节点的浮动来提高SRAM单元30的读性能。另外，在写操作期间(当WL和WREN为高时)通过使第四PMOS读端口晶体管N8、N9变为截止而有效地禁用高侧读节点驱动晶体管N6/N8、N7/N9以防止与低侧的冲突以及使写入变得更容易。
另外或作为选择，另一种提高读性能的方式参照图4来说明，其中图4示出了14T SRAM单元40的简化示意图，其将反相器截止晶体管添加到在单对位线43、44的专用读端口中的NMOS读节点驱动晶体管N6、N7。基本上如同以上参照图2所描述的那样，所示出的SRAM单元40包括具有到共享的位线对43-44的对称的数据存取路径的存储器单位41、42以提供改进的抗噪声干扰性，其中所述数据存取路径包括存取晶体管N2、N5和对称的读端口N0/N2/N6、N3/N4/N7用于在WL45和WREN46信号的控制之下连接存储器单位41、42与位线对43、44的。但是，WREN46信号还被应用于使用来形成存储器单位的反相器41、42停用。虽然反相器41、42可以使用任何所期望的方法来禁用，但是图4所示的实例方法添加了由WREN46信号来选通以停止每个反相器41、42的额外的PMOS晶体管。例如，存储器单位41、42可以用交叉耦接的反相器对来实现，其中每个反相器都通过反相器截止晶体管来连接到第一电源电压(例如，Vdd)。如图4的左侧所示，交叉耦接的反相器对中的一个反相器42包括通过由WREN 46信号所选通的PMOS截止晶体管N12连接到电源电压的串联耦接的NMOS晶体管N10和PMOS晶体管N11。交叉耦接的反相器对的另一个反相器41包括通过由WREN46信号所选通的PMOS截止晶体管N15来连接到电源电压的串联耦接的NMOS晶体管N13和PMOS晶体管N14。在反相器42的输出处的存储节点A与反相器41的输入耦接，而在反相器41的输出处的存储节点B与反相器42的输入耦接。由上文可看出，读节点驱动晶体管N6、N7的存在通过主动驱动读节点C、D从而使得不存在读节点的浮动来提高SRAM单元40的读性能。另外，反相器截止晶体管N12、N15在写操作期间(当WL和WREN为高时)有效地停止了反相器41、42，尽管WREN信号46还可以被应用于使连接于NMOS读节点驱动晶体管N6、N7与参考电压之间的附加的PMOS读端口晶体管(没有示出)变为截止(类似于图3中的晶体管N8和N9)以防止与低侧的冲突以及使写入变得更容易。
在到此为止所描述的说明性实施例中，SRAM单元被设置为具有在读操作期间于不干扰存储器单元的存储节点A、B的情况下将每个存储器单位连接到单对位线的、并且在写操作期间还充当写端口(所述读操作和写操作都在单一字线WL信号的控制之下)的专用读端口。因为所公开的读端口的结构使读节点C、D与内部的存储节点A、B有效地隔离，所以有可能扩展SRAM单元的设计以通过使用WL信号来选通连接于读节点与附加的位线之间的附加的读端口晶体管而为每个SRAM单元提供多个读端口。
要说明多位线对的实施例，现在来参照图5，其中图5示出了具有耦接至多个位线对的专用读端口的12T SRAM单元50的简化示意图。基本上如同以上参照图1所描述的那样，所示出的SRAM单元50包括具有到第一对共享的位线BL0、BLB053-54的对称的数据存取路径的存储器单位51、52，其中所述数据存取路径包括存取晶体管N2、N5和对称的读端口N0/N2、N3/N4用于在WL57和WREN58信号的控制之下连接存储器单位51、52与第一对共享的位线53-54。但是，SRAM单元50还包括用于在共享的WL57信号的控制之下将读节点D、C连接到第二对共享的位线BL1、BLB155、56的附加的一对或多对读端口晶体管N16、N17。
另一种多位线对的实施例参照图6来说明，其中图6示出了具有用于耦接至多个位线对的专用读端口的一对读节点驱动晶体管N6、N7的14T SRAM单元60的简化示意图。基本上如同以上参照图2所描述的那样，所示出的SRAM单元60包括具有到第一对共享的位线BL0、BLB063-64的对称的数据存取路径的存储器单位61、62，其中所述数据存取路径包括存取晶体管N2、N5和对称的读端口N0/N2/N6、N3/N4/N7用于在WL67和WREN68信号的控制之下连接存储器单位61、62与第一对共享的位线63-64。但是，SRAM单元60还包括用于在共享的WL67信号的控制之下将读节点D、C连接到第二对共享的位线BL1、BLB165、66的附加的一对或多对读端口晶体管N16、N17。
又一种多位线对的实施例参照图7来说明，其中图7示出了具有用于耦接至多个位线对的专用读端口的高侧读节点驱动晶体管N8、N9的16T SRAM单元70的简化示意图。基本上如同以上参照图3所描述的那样，所示出的SRAM单元70包括具有到第一对共享的位线BL0、BLB073-74的对称的数据存取路径的存储器单位71、72，其中所述数据存取路径包括存取晶体管N2、N5和对称的读端口N0/N2/N6/N8、N3/N4/N7/N9用于在WL77和WREN78信号的控制之下连接存储器单位71、72与第一对共享的位线73-74。但是，SRAM单元70还包括用于在共享的WL77信号的控制之下将读节点D、C连接到第二对共享的位线BL1、BLB175、76的附加的一对或多对读端口晶体管N16、N17。
一种附加的多位线对的实施例参照图8来说明，其中图8示出了具有用于耦接至多个位线对的专用读端口的读节点驱动晶体管N6、N7和反相器截止晶体管的16T SRAM单元80的简化示意图。基本上如同以上参照图4所描述的那样，所示出的SRAM单元80包括具有到第一对共享的位线BL0、BLB083-84的对称的数据存取路径的两个交叉耦接的反相器81、82(类似于图4所示的反相器41、42)的存储器单位，其中所述数据存取路径包括存取晶体管N2、N5和对称的读端口N0/N2/N6、N3/N4/N7用于在WL87和WREN88信号的控制之下连接存储器单位81、82与第一对共享的位线83-84。但是，SRAM单元80还包括用于在共享的WL87信号的控制之下将读节点D、C连接到第二对共享的位线BL1、BLB185、86的附加的一对或多对读端口晶体管N16、N17。
以对于读和写操作两者都使用单一字线和公共的位线对的单元设计，所公开的SRAM单元能够用于其中希望使在现有的SRAM阵列内的一个或多个SRAM单元灵活地交错的各种不同的存储器阵列的应用中。例如，所公开的SRAM单元可以包含于SRAM阵列内以检测尤其是可由于较低的供电电压Vdd和较小的栅电容而在亚阈值SRAM方面有问题的软错误。以前的亚阈值SRAM在位于未选择的列中的单元与所选单元一起共享字线时不允许位交错，因为写操作造成了显著的稳定性降低。其他的亚阈值SRAM已经提出了列中心的位交错以处理多位的软错误，虽然具有在写入字线被选择而写入线未被选择时不稳定的SRAM单元的设计。
以在此所公开的SRAM单元的设计，SRAM单元可以在整个阵列中按列、按行，或者按任意基准来交错，由此使位交错能够用于诸如提供抗多位软错误干扰性的应用。要提供说明性的实例应用，现在来参照图9，其中图9以框图形式示出了其中RF型位单元91-100与6TSRAM位单元阵列交错的SRAM存储器架构90。所示出的SRAM存储器90包括与用于实现写电路101和读电路102的行解码器和列逻辑一起按行和列来排列的代表性的存储器单元6T和RF型位单元91-100。成行的存储器单元6T与公共的字线(例如，WL0到WLn)耦接，并且成列的存储器单元6T与共享的位线对(例如，bl0和blb0到blm和blbm)耦接，其中共享的位线对的选择由在写电路101中的选择逻辑来控制。因而，字线(WLi)和位线对(bli和blbi)被共享于个体存储器单元6T的读和写操作两者。存储器单元的阵列还包括多个交错的RF型位单元(例如，91-100)。由于附加的晶体管，因而每个RF型位单元占用了阵列中更多的空间并因此被示出为比6T存储器单元大。如同在此所示出和描述的，交错的RF型位单元与同一行中的存储器单元6T一起共享字线(WLi)并且与同一列中的存储器单元6T一起共享位线对(bli和blbi)。另外，在列中的任何RF型位单元共享公共的写使能线(例如，WREN0到WRENm-2)。因此在该连接结构中，交错的RF型位单元在阵列中能够按任何所期望的模式来排布使得它们没有被约束为位于单一列或行中。
如图9中的存储器阵列的结构所示，WL0由在顶端行中的RF型位单元91-93与存储器单元6T共享，WL1由在下一行中的RF型位单元94-95与存储器单元6T共享，以此类推一直到底端行n，其中在该底端行n内，WLn由在最后一行中的RF型位单元99-100与存储器单元6T共享。类似地，第一列的写使能信号WREN0由第一列中的RF型位单元91、96共享，第四列的写使能信号WREN3由第四列中的RF型位单元94、99共享，以此类推直到最后一列(m-2)RF型位单元，其中在该最后一列中，第m-2列的写使能信号由第m-2列内的RF型位单元95、100共享。由于WLi和WRENi两者都必须被启用以写入指定的RF型位单元i，因而每个列都根据WRENi的值来单独地选择。在现有的低电压的SRAM设计中，6T位单元具有影响6T位单元的稳定性的并且使6T位单元在被存取时变得对干扰敏感的较低的静态噪声容限(SNM)。在写操作期间，当给定的行被写入时，在该行中的某些位单元由于线路/列交错而可能不被更新。结果，这些非更新的位单元由于降低的SNM而具有增加的影响稳定性的风险。相反，在此所公开的RF位单元能够用于位交错以检测多位的软错误，因为对个体位单元行的写操作不影响沿着同一字线的RF位单元的保持稳定性，这是由于写使能WREN信号由在没有启用的列中的RF位单元共享。当为了写入单元为升高列i的WRENi时，其他列的WREN信号被保持为低使得WL的上升不影响共享WL的未写入的RF位单元的保持稳定性。由于在同一行中的其他RF位单元的保持稳定性在写操作期间不受影响，因而可以实现位交错以由于软错误率事件而检测多位翻转事件。RF位单元的位交错模式取决于多种因素并且这些因素能够在SRAM阵列的设计时基于用于因软错误率事件所致的多位翻转的处理技术的电学和物理参数与测量数据两者来确定。
随着位单元的尺寸收缩以及由于较低的VDD和较小的栅电容而使得在存储器单元的存储节点存储较少的临界电荷，可预料到软错误率(SER)将显著增加，因为翻转电荷保持不变，导致较高的多位翻转软错误率。所公开的RF位单元应用提供了标记机制用于通过在存储器阵列中使RF位单元交错为“淡黄色位(canary bits)”来检测多位翻转SER事件，其中每个交错的淡黄色位都易受到来自SER事件的电荷干扰。每个淡黄色位都以已知的值来编程使得第一值(例如，“0”)能够在正常的操作下被读出以及第二值(例如，“1”)在SER事件之后被读出。应当意识到，在交错的淡黄色位之间的空间距离通过位单元的类型和技术(例如，DRAM位单元、闪速(flash)位单元、SRAM位单元)来确定。例如，以SRAM技术，淡黄色位单元可以在每行中每六列就交错，定位在偶数行和奇数行之间变化。在图9的实例中，在偶数行(例如，行0、2、...n-1)上的淡黄色位单元位于第一列、第七列、第十三列等，而在奇数行(例如，行1、3、...n)上的淡黄色位单元位于第四列、第十列，第十六列等。在该实例结构中，在阵列90的偶数行中的数据在写操作期间由写电路101来移位以避免淡黄色位单元(例如，占用单元位置C0-C1和C6-C7的91和92)使得数据值D0-D3被存储于单元C2-C5中，数据值D4-D7被存储于单元C8-C11中，等等。相反地，读电路102在必要时使从偶数行读出的数据向左移位。对于奇数行，在阵列90中的数据在写操作期间由写电路101来移位以避免淡黄色位单元(例如，占用第四和第五单元位置C3、C4的94)使得数据值D0-D2被存储于单元C0-C2中，而数据值D3-D6被移位以存储于单元C5-C8中，数据值D7被移位以存储于单元C11中，等等。相反地，读电路102在必要时使从奇数行读出的数据向左移位。在实例实现方式中，写电路101和读电路各自充当基于行地址中最不重要的位来使数据移位的复用器电路。
至此，应当意识到，在此已经提供了存储器架构以及相关的操作方法。如同所公开的，存储器包括按行和列排列的多个存储器单元，多个字线沿行方向排布，多个位线对沿列方向排布以读取和写入存储器单元数据，以及多个写使能线沿列方向排布。至少一个存储器单元是静态随机存取存储器(SRAM)单元，该单元包括存储器单位具有用于将数据存储于第一和第二内部节点的两个交叉耦接的反相器。虽然每个反相器都可以用NMOS和PMOS晶体管对来形成，但是反相器也可以包括通过由提供给SRAM单元的写使能线选通的PMOS晶体管来耦接至供电参考电压的NMOS和PMOS晶体管对，由此在写操作期间使反相器变为截止。另外，SRAM单元包括分别控制交叉耦接的反相器以使数据能够在提供给SRAM单元的写使能线的控制之下从一对外部节点写入的两个数据存取器件。每个数据存取可以被形成为以源极-漏极方式耦接于存储器单位与该对外部节点中的一个外部节点之间并且由提供给SRAM单元的写使能线来选通的存取晶体管。最后，SRAM单元包括分别连接于该对外部节点与提供给SRAM单元的位线对之间并且连接到第一和第二内部节点以在数据存取器件被截止时使数据能够在提供给SRAM单元的字线的控制之下从存储器单位中读出的两个读端口器件，其中每个读端口器件都包括与外部节点耦接的上拉器件。在所选的实施例中，每个读端口器件都包括第一晶体管(该第一晶体管被以源极-漏极方式耦接于该对外部节点中的一个外部节点与提供给SRAM单元的位线对的一个位线之间并且由提供给SRAM单元的字线来选通)，第二晶体管(该第二晶体管被以源极-漏极方式耦接于该对外部节点中的一个外部节点与第一地线参考电压之间并且由第一和第二内部节点中的一个来选通)，以及第三晶体管(该第三晶体管被直接地或间接地以源极-漏极方式耦接于该对外部节点中的一个外部节点与第二供电参考电压之间并且由第一和第二内部节点中的另一个来选通，由此形成上拉器件)。在其他实施例中，每个读端口器件都包括第一晶体管(该第一晶体管被以源极-漏极方式耦接于该对外部节点中的一个外部节点与提供给SRAM单元的位线对的一个位线之间并且由提供给SRAM单元的字线来选通)，第二晶体管(该第二晶体管被以源极-漏极方式耦接于该对外部节点中的一个外部节点与第一地线参考电压之间并且由第一和第二内部节点中的一个来选通)，第三晶体管(该第三晶体管被以源极-漏极方式耦接于该对外部节点中的一个外部节点与上拉节点之间并且由第一和第二内部节点中的另一个来选通，由此形成上拉器件的一部分)，以及第四晶体管(该第四晶体管被以源极-漏极方式耦接于上拉节点与第二供电参考电压之间并且由提供给SRAM单元的写使能线来选通，由此形成上拉器件的一部分)。在其他实施例中，存储器单位可以包括分别连接于该对外部节点与提供给SRAM单元的位线对之间并且由提供给SRAM单元的字线来选通以在数据存取器件被截止时使数据能够在字线的控制之下从存储器单位中读出的另一对位线存取器件。以这种架构，多个寄存器文件的SRAM单元能够与在阵列的不同行和列中的6晶体管SRAM单元交错，其中每个寄存器文件的SRAM单元都包括交叉耦接的反相器的存储器单位，分别控制交叉耦接的反相器以使数据能够在提供给SRAM单元的写使能线的控制之下从一对外部节点写入的数据存取器件，以及分别连接于该对外部节点与提供给SRAM单元的位线对之间并且连接到第一和第二内部节点以在数据存取器件被截止时使数据能够在提供给SRAM单元的字线的控制之下从存储器单位中读出的读端口器件，其中每个读端口器件都包括与外部节点耦接的上拉器件。
在另一种形式中，提供了12晶体管的静态随机存取存储器(SRAM)单元架构，其中每个单元都包括存储器单元、两个数据存取晶体管、两个读端口器件和上拉晶体管器件。存储器单位包括用于借助反相器的开关活动来存储数据的两个反相器，其中每个反相器都包括负载晶体管以及与存储节点连接的传递晶体管。例如，存储器单位可以用分别以用于将数据存储于一对存储节点的NMOS和PMOS晶体管对形成的两个交叉耦接的反相器来形成。在所选的实施例中，每个反相器都用通过由提供给SRAM单元的写使能线来选通的PMOS晶体管与供电参考电压耦接的NMOS和PMOS晶体管对来形成，由此在写操作期间停用反相器。数据存取晶体管分别连接于单元读节点与在存储器单位中的一个存储节点之间用于控制所述两个反相器以使数据能够经由字线来存取。例如，每个数据存取晶体管都是被以源极-漏极方式耦接于存储器单位与该对单元读节点中的一个读节点之间并且由写使能线来选通的NMOS晶体管。读端口器件分别对称地排布于所述两个数据存取晶体管的旁边，与位线和所述字线连接，并且提供附加的数据存取路径以在读操作期间于不暴露存储器单元的存储节点的情况下驱动对应的单元读节点以及在写操作期间充当写端口。例如，每个读端口器件都用第一晶体管(该第一晶体管被以源极-漏极方式耦接于该对单元读节点中的一个节点与提供给SRAM单元的位线对的一个位线之间并且由提供给SRAM单元的字线来选通)以及第二晶体管(该第二晶体管被以源极-漏极方式耦接于该对单元读节点中的一个节点与地线参考电压之间并且由一个存储节点来选通)来形成。最后，上拉晶体管器件包括第三晶体管(该第三晶体管被直接地或间接地以源极-漏极方式耦接于该对单元读节点中的一个节点与供电参考电压之间并且由存储节点中的另一个来选通)并且还可以包括第四晶体管(该第四晶体管被以源极-漏极方式耦接于第三晶体管与供电参考电压之间并且由提供给SRAM单元的写使能线来选通)。另外，另一对位线存取晶体管可以分别连接于该对单元读节点与提供给SRAM单元的位线对之间并且由提供给SRAM单元的字线来选通以在两个数据存取晶体管被截止时使数据能够在字线的控制之下从存储器单位中读出。
在又一种形式中，提供了静态随机存取存储器(SRAM)阵列，该阵列包括按行和列排布的多个存储器单元，沿行方向排布的多个字线，用于读取和写入存储器单元数据的沿列方向排布的多个位线对，以及沿列方向排布的多个写使能线。特别地，多个存储器单元包括6晶体管(6T)SRAM单元，该SRAM单元按行和列来排布使得在列中的6TSRAM单元共享位线对和写使能线以及在行中的6T SRAM单元共享字线。该多个存储器单元还包括按行和列交错的寄存器文件的位单元，使得在列中的寄存器文件的位单元共享位线对和写使能线以及在行中的寄存器文件的位单元共享字线，其中寄存器文件的位单元每个都包括共享公共的位线对和公共的字线的写端口和读端口，使得读端口在通过公共的字线与位线对连接时不干扰寄存器文件的位单元。寄存器文件的位单元每个都可以被形成为包括包含用于借助反相器的开关活动来存储数据的两个反相器的存储器单位的静态随机存取存储器(SRAM)单元，其中每个反相器都包括负载晶体管以及与存储节点连接的传递晶体管。SRAM单元还包括分别连接于单元读节点与在用于控制所述两个反相器以使数据能够经由字线来存取的存储器单位中的一个存储节点之间的两个数据存取晶体管。另外，SRAM单元包括分别对称地排布于所述两个数据存取晶体管的旁边的两个读端口，与位线和所述字线连接，以及提供附加的数据存取路径以在读操作期间于不暴露存储器单元的存储节点的情况下驱动对应的单元读节点并且在写操作期间充当写端口。在所选的实施例中，每个读端口包括都第一晶体管(该第一晶体管被以源极-漏极方式耦接于该对单元读节点中的一个节点与提供给SRAM单元的位线对中的一个位线之间并且由提供给SRAM单元的字线来选通)以及第二晶体管(该第二晶体管被以源极-漏极方式耦接于该对单元读节点中的一个节点与地线参考电压之间并且由一个存储节点来选通)。最后，SRAM单元包括与每个单元读节点连接的上拉器件，其中该上拉器件可以包括被直接地或间接地以源极-漏极方式耦接于该对单元读节点中的一个节点与供电参考电压之间并且由存储节点中的另一个来选通的第三晶体管。
在又一种实施例中，公开了存储器架构和相关的操作方法。如同所公开的，存储器包括按行和列排布的多个存储器单元，多个字线沿行方向排布，多个位线对沿列方向排布以读取和写入存储器单元数据，以及多个写使能线沿列方向排布。至少一个存储器单元是静态随机存取存储器(SRAM)单元，该单元包括具有用于将数据存储于第一和第二内部节点的两个交叉耦接的反相器的存储器单位。SRAM单元还包括分别耦接至第一和第二内部节点的并且控制交叉耦接的反相器以使数据能够在提供给SRAM单元的写使能线的控制之下从一对外部节点写入的两个数据存取器件。另外，SRAM单元包括两个端口器件，该两个端口器件分别连接于第一和第二内部节点与提供给SRAM单元的第一位线对之间以在数据存取器件被截止时使数据能够在提供给SRAM单元的字线的控制之下从存储器单位中读出。每个端口器件都包括第一和第二位线存取器件对。第一对位线存取器件分别连接于该对外部节点与提供给SRAM单元的第一位线对的位线之间并且由提供给SRAM单元的字线来选通以在数据存取器件被截止时使数据能够在字线的控制之下从存储器单位中读出。另外，第二对位线存取器件分别连接于该对外部节点与提供给SRAM单元的第二位线对的位线之间并且由提供给SRAM单元的字线来选通以在数据存取器件被截止时使数据能够在字线的控制之下从存储器单位读出。
虽然在此所公开的所述示例性实施例是针对与SRAM阵列中的其他单元共享位线对和字线的RF型位单元及其制作和操作方法的，但是本发明并不必限于用于说明可应用于各种存储器类型的本发明的发明方面的示例实施例。因而，以上所公开的特定的实施例只是说明性的而不应被看作是对本发明的限制，因为本发明可以按照不同的但是对获益于本文的技术的本领域技术人员而言是显而易见的方式来修改和实施。例如，虽然在此所说明的各种器件参照SRAM存储器单元的实施例来描述，但是这些仅仅是为了便于解释而并非旨在限制，并且本领域技术人员应当理解，在此所教导的原理可应用于其他的存储器类型。因此，以上描述并非旨在将本发明限制于所阐明的特定形式，而是相反地，旨在涵盖可以包含于由所附权利要求书所界定的本发明的精神和范围之内的那些替代方案、修改和等价物，使得本领域技术人员理解他们能够在不脱离本发明的精神和范围的情况下以最广泛的形式来进行各种改变、替换和变更。
以上已经针对特定的实施例描述了好处、其他优点和问题的解决方案。但是，好处、优点、问题的解决方案，以及可以促使任何好处、优点或问题的解决方案出现或变得更显著的任何要素都不应被看作是任何或全部权利要求的关键的、必要的或本质的特征或要素。如同在此所使用的，词语“包括”、“包含”或其任何其他变体都意指涵盖非排他性的包括，使得包括所列出的要素的过程、方法、物品或装置包括不仅仅包括那些要素，而是可以包括没有明确列出的或者该过程、方法、物品或装置所固有的其他要素。

Claims (20)

1.一种存储器，包括：
按行和列来布置的多个存储器单元；
沿行方向排布的多个字线；
沿列方向排布用于读取和写入存储器单元数据的多个位线对；以及沿列方向排布的多个写使能线；
其中所述多个存储器单元包括静态随机存取存储器(SRAM)单元，所述SRAM单元包括：
存储器单位，包括两个交叉耦接的反相器，用于将数据存储于第一和第二内部节点；
两个数据存取器件，分别耦接至所述第一和第二内部节点，并控制所述交叉耦接的反相器以使得能够在提供给所述SRAM单元的写使能线的控制之下从一对外部节点写入数据；以及
两个读端口器件，分别连接在所述第一和第二内部节点与提供给所述SRAM单元的位线对之间，以使得在所述数据存取器件被截止时能够在提供给所述SRAM单元的字线的控制之下从所述存储器单位读出数据，其中每一个读端口器件包括与外部节点耦接的上拉器件。
2.根据权利要求1所述的存储器，其中所述交叉耦接的反相器的每一个以NMOS和PMOS晶体管对来形成。
3.根据权利要求1所述的存储器，其中所述数据存取器件的每一个包括存取晶体管，所述存取晶体管被以源极-漏极方式耦接在所述存储器单位与所述一对外部节点中的一个外部节点之间，并且所述存取晶体管由提供给所述SRAM单元的所述写使能线来选通。
4.根据权利要求1所述的存储器，其中所述读端口器件的每一个包括：
第一晶体管，所述第一晶体管被以源极-漏极方式耦接在所述一对外部节点中的一个外部节点与提供给所述SRAM单元的所述位线对中的一个位线之间，并且所述第一晶体管由提供给所述SRAM单元的所述字线来选通；
第二晶体管，所述第二晶体管被以源极-漏极方式耦接在所述一对外部节点中的一个外部节点与第一地线参考电压之间，并且所述第二晶体管由所述第一和第二内部节点中的一个节点来选通；以及
第三晶体管，所述第三晶体管被以源极-漏极方式耦接在所述一对外部节点中的一个外部节点与第二供电参考电压之间，并且所述第三晶体管由所述第一和第二内部节点中的另一个节点来选通，由此形成所述上拉器件。
5.根据权利要求4所述的存储器，其中所述读端口器件的每一个还包括：
第四晶体管，所述第四晶体管被以源极-漏极方式耦接在所述上拉节点与第二供电参考电压之间，并且所述第四晶体管由提供给所述SRAM单元的所述写使能线来选通，由此形成所述上拉器件的一部分。
6.根据权利要求4所述的存储器，其中所述交叉耦接的反相器的每一个以NMOS和PMOS晶体管对来形成，所述NMOS和PMOS晶体管对通过由提供给所述SRAM单元的所述写使能线来选通的PMOS晶体管来耦接至所述第二供电参考电压，由此使所述反相器在写操作期间截止。
7.根据权利要求1所述的存储器，其中所述存储器单位还包括一对位线存取器件，分别连接在所述一对外部节点与提供给所述SRAM单元的第二位线对之间，并且由提供给所述SRAM单元的所述字线来选通，以在所述数据存取器件被截止时使得能够在所述字线的控制之下从所述存储器单位读出数据。
8.根据权利要求1所述的存储器，其中所述静态随机存取存储器单元包括与在所述多个存储器单元的不同行和列中的6晶体管SRAM单元交错的SRAM单元。
9.一种静态随机存取存储器(SRAM)单元，包括：
存储器单位，其包括两个交叉耦接的反相器，用于借助所述反相器的开关活动将数据存储于一对存储节点；
两个数据存取晶体管，分别连接在一对单元读节点与所述一对存储节点之间，用于在写入使能线的控制之下将数据写入所述存储器单位；
两个读端口器件，每一个连接在位线与所述存储器单位中的存储节点之间以在字线的控制之下提供数据存取路径，从而在读操作期间在不暴露所述存储器单元的所述存储节点的情况下驱动单元读节点；以及
与每一个读端口器件连接的上拉晶体管器件。
10.根据权利要求9所述的SRAM单元，其中所述两个数据存取晶体管的每一个包括NMOS晶体管，所述NMOS晶体管被以源极-漏极方式耦接在所述存储器单位与所述一对单元读节点中的一个单元读节点之间，并且所述NMOS晶体管由所述写使能线来选通。
11.根据权利要求9所述的SRAM单元，其中所述两个读端口器件的每一个包括：
第一晶体管，所述第一晶体管被以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与提供给所述SRAM单元的位线对中的一个位线之间，并且所述第一晶体管由提供给所述SRAM单元的所述字线来选通；以及
第二晶体管，所述第二晶体管被以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与地线参考电压之间，并且所述第二晶体管由所述一对存储节点中的第一存储节点来选通。
12.根据权利要求11所述的SRAM单元，其中所述上拉晶体管器件包括第三晶体管，所述第三晶体管被以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与供电参考电压之间，并且所述第三晶体管由所述一对存储节点中的第二存储节点来选通。
13.根据权利要求12所述的SRAM单元，其中所述上拉晶体管器件还包括第四晶体管，所述第四晶体管被以源极-漏极方式耦接在所述第三晶体管与所述供电参考电压之间，并且所述第四晶体管由提供给所述SRAM单元的所述写使能线来选通。
14.根据权利要求9所述的SRAM单元，其中所述反相器的每一个以NMOS和PMOS晶体管对来形成，所述NMOS和PMOS晶体管对通过由提供给所述SRAM单元的所述写使能线来选通的PMOS晶体管来耦接至供电参考电压，由此使所述反相器在写操作期间截止。
15.根据权利要求9所述的SRAM单元，还包括一对附加位线存取晶体管，分别连接在所述一对单元读节点与提供给所述SRAM单元的所述位线对之间，并且由提供给所述SRAM单元的所述字线来选通以在所述两个数据存取晶体管被截止时使得能够在所述字线的控制之下从所述存储器单位读出数据。
16.一种静态随机存取存储器(SRAM)阵列，包括：
按行和列来布置的多个存储器单元；
沿行方向排布的多个字线；
沿列方向排布的多个位线对；以及
沿列方向排布的多个写使能线；
其中所述多个存储器单元包括：
多个6晶体管(6T)SRAM单元，按行和列来布置使得在列中的6T SRAM单元共享位线对和写使能线并且在行中的6T SRAM单元共享字线；以及
多个SRAM位单元，在所述行和列中交错使得在列中的位单元共享位线对和写使能线并且在行中的位单元共享字线，其中每一个位单元包括共享公共位线对和公共字线的写端口和读端口使得所述读端口在由所述公共字线连接到所述位线对时不干扰所述位单元。
17.根据权利要求16所述的SRAM阵列，其中所述多个SRAM位单元的每一个包括静态随机存取存储器(SRAM)单元，所述静态随机存取存储器(SRAM)单元包括：
存储器单位，其包括两个交叉耦接的反相器，用于借助所述反相器的开关活动将数据存储于一对存储节点；
两个数据存取晶体管，分别连接在一对单元读节点与所述存储器单位中的所述一对存储节点之间，用于控制所述两个反相器以在写使能线的控制之下使数据能够从所述公共位线对写入所述一对存储节点；
两个读端口，与所述公共位线对和字线连接，并且提供附加的数据存取路径，以便在读操作期间在不暴露所述存储器单元的所述一对存储节点的情况下驱动所述一对单元读节点并且在写操作期间充当写端口；以及
与每一个单元读节点连接的上拉器件。
18.根据权利要求17所述的SRAM阵列，其中所述两个读端口的每一个包括：
第一晶体管，所述第一晶体管被以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与提供给所述SRAM单元的位线对中的一个位线之间，并且所述第一晶体管由提供给所述SRAM单元的所述字线来选通；以及
第二晶体管，所述第二晶体管被以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与地线参考电压之间，并且所述第二晶体管由所述一对存储节点中的一个存储节点来选通。
19.根据权利要求18所述的SRAM阵列，其中所述上拉器件包括第三晶体管，所述第三晶体管被直接地或间接地以源极-漏极方式耦接在所述一对单元读节点中的一个单元读节点与供电参考电压之间，并且所述第三晶体管由所述一对存储节点中的另一个存储节点来选通。
20.一种存储器，包括：
按行和列来布置的多个存储器单元；
沿行方向排布的多个字线；
沿列方向排布用于读取和写入存储器单元数据的多个位线对；以及
沿列方向排布的多个写使能线；
其中所述多个存储器单元包括静态随机存取存储器(SRAM)单元，所述静态随机存取存储器(SRAM)单元包括：
存储器单位，其包括两个交叉耦接的反相器，用于将数据存储于第一和第二内部节点；
两个数据存取器件，分别耦接至所述第一和第二内部节点，并控制所述交叉耦接的反相器以使得能够在提供给所述SRAM单元的写使能线的控制之下从一对外部节点写入数据；以及
两个端口器件，分别连接在所述第一和第二内部节点与提供给所述SRAM单元的第一位线对之间以使得在所述数据存取器件被截止时能够在提供给所述SRAM单元的字线的控制之下从所述存储器单位读出数据，其中每一个端口器件包括：
第一对位线存取器件，分别连接在所述一对外部节点与提供给所述SRAM单元的第一位线对的位线之间，并且由提供给所述SRAM单元的所述字线来选通以使得在所述数据存取器件被截止时能够在所述字线的控制之下从所述存储器单位读出数据；以及
第二对位线存取器件，分别连接在所述一对外部节点与提供给所述SRAM单元的第二位线对的位线之间，并且由提供给所述SRAM单元的所述字线来选通以使得在所述数据存取器件被截止时能够在所述字线的控制之下从所述存储器单位读出数据。
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