CN110828449B - 包括标准单元的集成电路以及制造集成电路的方法 - Google Patents

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Abstract

提供了包括标准单元的集成电路以及制造集成电路的方法。一种集成电路可以包括：第一标准单元，包括在第一水平方向上延伸的第一有源区和第二有源区以及在与第一水平方向正交的第二水平方向上延伸的第一栅极线；和第二标准单元，其包括在第一水平方向上延伸的第三有源区和第四有源区以及在第二水平方向上与第一栅极线平行地对准的第二栅极线并与第一标准单元相邻。第一标准单元的第二有源区与第二标准单元的第三有源区之间的距离可以大于第一标准单元的第一有源区和第二有源区之间的距离，并可以大于第二标准单元的第三有源区和第四有源区之间的距离。

Description

包括标准单元的集成电路以及制造集成电路的方法
技术领域
本公开涉及集成电路，更具体地，涉及包括标准单元的集成电路以及制造集成电路的方法。
背景技术
集成电路可以包括布置在多行中的多个标准单元。标准单元的能力和/或特性诸如功耗、操作速度等可以与包括该标准单元的集成电路的能力和/或特性高度相关。因此，会需要具有改进的能力和/或特性以及高操作可靠性的标准单元。缩短标准单元的开发周期以缩短上市时间也会是重要的。
发明内容
本公开和这里公开的发明构思涉及包括标准单元的集成电路，提供了包括具有改进的特性的标准单元的集成电路。本公开和这里公开的发明构思还提供了制造集成电路的方法。
根据本公开的一方面，提供了一种集成电路。该集成电路可以包括第一标准单元，该第一标准单元包括在第一水平方向上延伸的至少第一有源区和第二有源区以及在与第一水平方向正交的第二水平方向上延伸的第一栅极线；该集成电路还可以包括第二标准单元，该第二标准单元包括在第一水平方向上延伸的至少第三有源区和第四有源区以及在第二水平方向上与第一栅极线平行地对准的第二栅极线并与第一标准单元相邻。第一标准单元的第二有源区与第二标准单元的第三有源区之间的距离可以大于第一标准单元的第一有源区和第二有源区之间的距离，第一标准单元的第二有源区与第二标准单元的第三有源区之间的距离可以大于第二标准单元的第三有源区和第四有源区之间的距离。
根据本发明构思的另一方面，提供了一种包括多个标准单元的集成电路。该集成电路可以包括：多个有源区对，每个有源区对包括分别在第一水平方向上延伸并彼此相邻的第一导电类型的第一有源区和第二导电类型的第二有源区；以及多个栅极线，在与第一水平方向正交的第二水平方向上延伸。第一有源区对和第二有源区对可以彼此相邻地布置，并且第一有源区对和第二有源区对之间的距离可以大于第一有源区对的第一有源区和第二有源区之间的距离。
根据本发明构思的另一方面，提供了一种集成电路，该集成电路包括在多行中的多个标准单元。集成电路可以包括：第一有源区和第二有源区，在第一行中在第一水平方向上延伸；第三有源区和第四有源区，在与第一行相邻的第二行中在第一水平方向上延伸。第二有源区和第三有源区可以彼此相邻。第一行的第二有源区与第二行的第三有源区之间的距离可以大于第一行中的第一有源区和第二有源区之间的距离，并大于第二行中的第三有源区与第四有源区之间的距离。
附图说明
为了图示的方便，伴随说明书的附图可以没有按比例，并且部件的尺寸可以被夸大。
从以下结合附图的详细描述，本公开的各方面将被更清楚地理解，附图中：
图1是示意性地示出根据本发明构思的一示例实施方式的集成电路的部分的图；
图2是示意性地示出根据比较示例的集成电路的部分的图；
图3A和图3B是示意性地示出根据本发明构思的示例实施方式的集成电路的部分的俯视平面图；
图4是示意性地示出根据本发明构思的一示例实施方式的集成电路的一部分的俯视平面图；
图5示出俯视平面图，示意性地示出根据本发明构思的示例实施方式的集成电路的部分；
图6是示出根据本发明构思的一示例实施方式的集成电路的布局的一部分的俯视平面图；
图7A和图7B是分别示出根据本发明构思的示例实施方式的集成电路的俯视平面图；
图8A和图8B是分别示出根据本发明构思的示例实施方式的集成电路的俯视平面图；
图9是示出根据本发明构思的一示例实施方式的集成电路的俯视平面图；
图10是用于描述根据本发明构思的一示例实施方式的制造集成电路的方法的流程图；
图11A和图11B是分别示出图10所示的操作S21的示例的流程图；
图12是示出根据本发明构思的一示例实施方式的系统芯片(SoC)的框图；以及
图13是示出根据本发明构思的一示例实施方式的包括用于存储程序的存储器的计算系统的框图。
具体实施方式
图1是示意性地示出根据本发明构思的示例实施方式的集成电路10和10'中的每个的一部分的图。更具体地，图1的上部图像是示出集成电路10的布局的俯视平面图，图1的下部图像是示出集成电路10'的布局的俯视平面图，集成电路10'提供在集成电路10的电源完整性上改善的电源完整性。集成电路10在包括X轴和Y轴的平面上包括多个标准单元C11至C19，并且集成电路10'在包括X轴和Y轴的平面上包括多个标准单元C11'至C19'。这里，X轴方向和Y轴方向可以分别被称为第一水平轴和第二水平轴，并且Z轴方向可以被称为垂直方向。包括X轴和Y轴的平面可以被称为水平平面。相对于另一部件设置在+Z轴方向上的部件可以被称为在另一部件上或之上，并且相对于另一部件设置在-Z轴方向上的部件可以被称为在该另一部件下面或之下。除非在说明书中另外地指示，否则部件的高度可以表示该部件在Y轴方向上的长度。此外，部件的面积可以指由该部件在水平平面和平行于水平平面的平面中占据的大小。在说明书的附图中，为了便于图示，可以省略一些层，并且为了描述金属层图案和子导电图案之间的连接，通路可以在它们位于金属层图案下面时被示出。
标准单元(其是被包括在集成电路中的布局的单元)可以在本说明书中被简称为单元。集成电路可以包括多个不同的标准单元。标准单元可以具有符合预定标准的结构(例如，标准单元可以符合多个预定高度中的一个和/或多个预定面积中的一个)并可以在集成电路的布局中在多行中对准。例如，如图1的上部图像所示，第一单元C11、第二单元C12和第三单元C13可以位于第一行R11中，第四单元C14、第五单元C15、第六单元C16和第七单元C17可以位于第二行R12中，第八单元C18和第九单元C19可以位于第三行R13中。第一行R11至第三行R13可以具有相同的高度，因此第一单元C11至第九单元C19中的每个可以具有相同的高度，即在Y轴方向上的长度。
作为改善集成电路10的性能的努力的一部分，会期望改善标准单元的性能。例如，标准单元的性能可以通过增大标准单元中的有源区的面积来改善。如在下文将参照图4等描述的，第一单元C11至第九单元C19可以每个包括在X轴方向上延伸的有源区。随着有源区的高度(即在Y轴方向上的长度)增大，晶体管的尺寸也会增大，并且由于由具有增大的尺寸的晶体管提供的高电流，标准单元的操作速度可以更快。然而，增大有源区的高度会导致标准单元的面积增大，并且当使用鳍场效应晶体管(FinFET)时，为了增加鳍的数量，有源区的高度会根据鳍的节距而增大。此外，在标准单元中，彼此平行的用于N沟道场效应晶体管(NFET)的有源区的面积和用于P沟道场效应晶体管(PFET)的有源区的面积都会增大，因此标准单元的面积会显著增大。这里，节距(其是表示两个部件彼此间隔开的程度的单位)可以指两个部件的中心之间的距离。这里，节距也可以指由彼此间隔开的两个部件限定的空间。
在一些实施方式中，标准单元的性能可以通过增强对标准单元的电源供应来改善。如图1的上部图像所示，集成电路10可以包括在第一行R11至第三行R13的边界上在X轴方向上延伸的电源线PL11至PL14。电源线可以提供用来提供电力到第一单元C11至第九单元C19的电源电压，并且电源线PL11至PL14可以被包括在集成电路10的电力轨中。在一些实施方式中，正电源电压可以被施加到奇数编号的电源线PL11和PL13；另一方面，接地电压(或负电源电压)可以被施加到偶数编号的电源线PL12和PL14。在一些实施方式中，接地电压可以被施加到奇数编号的电源线PL11和PL13；另一方面，正电源电压可以被施加到偶数编号的电源线PL12和PL14。电源线PL11至PL14(其可以如图1所示形成在M3金属层中)也可以和/或可选地形成在包括M1金属层的其它导电层中。根据由发明人进行的实验的结果，当考虑增大标准单元的面积时，增强对标准单元的电源供应(即增强电源完整性)可以比增加鳍的数量更有利。因此，为了增强电源完整性，会期望降低在电源线PL11至PL14(或电力轨)中发生的IR降(即电压降)。
在一些实施方式中，可以在保持集成电路10的第一单元C11至第九单元C19的结构的同时增大电源线PL11至PL14的宽度。例如，如图1的下部图像所示，与集成电路10相比，集成电路10'中的第一单元C11'至第九单元C19'中的位于不同行中的标准单元可以在Y轴方向上彼此间隔开。也就是，第一行R11的标准单元可以与第二行R12的标准单元间隔开。与电源线PL11至PL14相比，电源线PL11'至PL14'可以每个具有增大的宽度，并且集成电路10'中的电源线(例如电源线PL11'和电源线PL12')之间的间隔可以与集成电路10中的电源线(例如电源线PL11和电源线PL12)之间的间隔相同。当验证图1的上部图像所示的集成电路10的第一单元C11至第九单元C19的性能时，图1的下部图像所示的集成电路10'可以包括与集成电路10中的第一单元C11至第九单元C19相同的第一单元C11'至第九单元C19'，以提供验证的性能、通过增强的电源完整性提供改进的性能，并且可以减少上市时间，包括显著减少上市时间。此外，由于电源线PL11'至PL14'的宽度可以根据关于集成电路10'的各种因素来调整，所以可以提供具有改进的性能或优化的性能以满足用户需求的集成电路10'。
图2是示意性地示出根据比较示例的集成电路的部分的图。更具体地，
图2的上部图像是示出与图1中示出的集成电路10相同的集成电路20的布局的俯视平面图，图2的下部图像是示出根据比较示例的集成电路20'的布局的俯视平面图，用于增强集成电路20的电源完整性。在下文，从图2的描述起，将省略与图1的描述重复的描述。
如图2的上部图像所示，集成电路20可以包括位于第一行R21至第三行R23中的第一单元C21至第九单元C29，并且还包括在X轴方向上彼此平行地延伸的电源线PL21至PL24。为了增强电源完整性，可以仅增大电源线PL21到PL24的宽度，并且如图2的下部所示的集成电路20'可以在其中第一单元C21'至第九单元C29'以与集成电路20的第一单元C21至第九单元C29相同的方式设置在第一行R21至第三行R23中的状态下包括具有增大的宽度的电源线PL21'至PL24'。
由于电源线PL21'至PL24'的增大的宽度，电源线PL21'至PL24'之间的宽度可以小于集成电路20中的电源线PL21至PL24之间的宽度，因此，可以减小在标准单元内和/或之间对信号布线的宽度。例如，在集成电路20'中，M3金属层可以分别包括在X轴方向上延伸的图案，并且由于电源线PL21'至PL24'，轨道的数量(即在一个标准单元上在X轴方向上延伸的图案的数量)会减少。结果，在集成电路20中会发生布线拥塞；或者，会发生不能进行布线的情形。此外，由于包括在第一单元C21'至第九单元C29'中的M1金属层的图案，M1金属层中的电源线的宽度会增大。另一方面，图1的集成电路10'可以通过在保持标准单元的结构的同时增大电源线的宽度而实现如以上参照图1所述的有益效果。
图3A和图3B是示意性地示出根据本发明构思的示例实施方式的集成电路30a和30b的部分的俯视平面图。更具体地，与图1中的集成电路10'类似，图3A和图3B示出分别包括具有扩大的宽度的电源线、具有相同布局和不同边界的标准单元的集成电路30a和30b的示例。如将后面参照图10、图11A和图11B描述的，在制造集成电路的工艺中，可以以各种方法形成集成电路的布局。
参照图3A，集成电路30a可以包括位于第一行R31至第三行R33中的第一单元C31a至第六单元C36a。像第一单元C31a一样地位于一行中的单元可以被称为单高度单元，并且连续地位于彼此相邻的至少两行中的单元(像第六单元C36a)可以被称为多高度单元。在一些实施方式中，可以预先定义用于具有增大的宽度的电源线的标准单元，并且集成电路的布局可以通过放置标准单元来形成。例如，如图3A所示，第一单元C31a至第六单元C36a可以基于例如图3B所示的第一单元C31b至第六单元C36b而被预先定义为具有增大的高度以容纳具有增大的宽度的电源线。在一些实施方式中，标准单元的高度可以在放置标准单元的过程中或期间增大，并且可以放置具有增大的高度的标准单元。
参照图3B，集成电路30b可以包括放置在第一行R31至第三行R33中的第一单元C31b至第六单元C36b。在一些实施方式中，像图1所示的第一单元C11至第九单元C19一样，预先定义的标准单元可以在Y轴方向上彼此间隔开地放置，并且在放置标准单元之后，通道单元可以放置在标准单元之间。例如，如图3B所示，从第一单元C31b至第五单元C35b之间，放置在不同行中的单元可以在Y轴方向上彼此间隔开，并且通道单元可以放置在第一单元C31b至第五单元C35b之间。每个通道单元可以包括具有增大的宽度的电源线的至少一部分。在一些实施方式中，可以预先定义与单高度单元(例如第一单元C31b至第五单元C35b)不同的多高度单元，诸如第六单元C36b，以匹配具有增大的宽度的电源线。在下文，除非另外地说明，否则将主要基于图3B的情况(其中标准单元在Y轴方向上彼此间隔开地放置)来描述根据示例实施方式的集成电路的布局，但是本公开不限于此。
图4是示意性地示出根据本发明构思的一示例实施方式的集成电路40的一部分的俯视平面图。更具体地，图4示出包括标准单元C41、C42和C43的集成电路40的布局。标准单元C41和C42在Y轴方向上彼此间隔开用于具有增大的宽度的电源线。标准单元C43是多高度单元，其尺寸适合于具有增大的宽度的电源线。为了帮助描述图4，该图仅示出有源区RX41至RX44。
集成电路40可以包括放置在第一行R41和第二行R42中的第一单元C41至第三单元C43。集成电路40可以包括在X轴方向上平行于第一行R41和第二行R42延伸的有源区RX41至RX44以及在有源区RX41至RX44上在Y轴方向上延伸的栅极线。在一些实施方式中，有源区可以形成在衬底中。衬底可以包括：诸如硅(Si)或锗(Ge)的半导体；化合物半导体，诸如硅-锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和/或磷化铟(InP)；导电区域，例如掺杂有杂质的阱；或掺杂有杂质的结构。在一些实施方式中，栅极线可以包括包含功函数金属的层或间隙填充金属层。例如，包含功函数金属的层可以包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)中的至少一种，间隙填充金属层可以包括W层或铝(Al)层。在一些实施方式中，栅极线可以包括TiAlC/TiN/W的分层结构、TiN/TaN/TiAlC/TiN/W的分层结构、或TiN/TaN/TiN/TiAlC/TiN/W的分层结构。此外，集成电路40可以包括在有源区RX41至RX44上在X轴方向上延伸的多个鳍(例如图7A所示的F01)，并且鳍可以与栅极线一起形成FinFET。在下文的附图中，为了便于图示，可以没有示出有源区上的鳍，但是将理解，这里公开的发明构思不仅可以应用于包括平面晶体管的单元而且可以应用于包括FinFET的单元。
包括在同一行中的每个有源区可以具有不同的导电类型。例如，如图4所示，第一行R41可以包括作为NFET的有源区的第一有源区RX41以及作为PFET的有源区的第二有源区RX42。此外，有源区可以被放置为使其具有与相邻行中的有源区的导电类型相同的导电类型。这样，第二行R42可以包括作为PFET的有源区的第三有源区RX43和作为NFET的有源区的第四有源区RX44。这里，包括在同一行中并分别具有不同导电类型的两个有源区(例如第一有源区RX41和第二有源区RX42)可以被称为有源区对。在第一行R41和第二行R42之间的边界上，正电源电压施加到其的电源线可以在X轴方向上延伸，因此，第二有源区RX42和第三有源区RX43(其是PFET的有源区)可以放置为彼此相邻。此外，在一些实施方式中，如将参照图9描述的，有源区可以通过标准单元的边界附近的扩散中断来划分。
在一些实施方式中，由于在Y轴方向上彼此间隔开的第一单元C41和第二单元C42，所以第一单元C41的有源区RX42与有源区RX43之间的最小距离D43可以大于第一单元C41的有源区RX41和RX42之间的距离D41(D43>D41)。最小距离D43也可以大于第二单元C42的有源区RX43和RX44之间的最小距离D42(D43>D42)。换句话说，彼此相邻的有源区对之间的距离(例如距离D43)可以大于有源区对之一内的有源区之间的距离(例如距离D41或D42)。相反，在图1所示的集成电路10或图2所示的集成电路20中，包括在不同行中的有源区之间的最小距离可以等于或小于包括在相同行中的有源区之间的距离。在一些实施方式中，第一行R41中的第一有源区RX41和第二有源区RX42之间的距离D41可以等于第二行R42中的第三有源区RX43和第四有源区RX44之间的距离D42。
图5示出俯视平面图，示意性地示出根据本发明构思的示例实施方式的集成电路50和50'的部分。更具体地，图5的左侧图示出包括宽度不增大的电源线PL1、PL2和PL3的集成电路50，图5的右侧图示出包括宽度增大的电源线PL1'、PL2'和PL3'的集成电路50'。
参照图5的左侧图，第一单元C51和第二单元C52可以分别放置在集成电路50的不同行中，并可以包括在Y轴方向上对准的栅极线。第二电源线PL2可以在第一单元C51和第二单元C52之间的边界处在M3金属层中在X轴方向上延伸，并且第一电源线PL1和第三电源线PL3可以在X轴方向上与第二电源线PL2平行地延伸并在第一单元C51和第二单元C52之间的边界的相反两侧。在电源线之间，用于信号布线的信号线可以在X轴方向上延伸。例如，在第一单元C51上，多条信号线SL11至SL16可以在第一电源线PL1和第二电源线PL2之间在X轴方向上延伸，并且在第二单元C52上，多条信号线SL21至SL26可以在第二电源线PL2和第三电源线PL3之间在X轴方向上延伸。电源线之间的多条信号线可以具有相同的宽度并以规则的节距(即第一节距P1)彼此间隔开。在一些实施方式中，电源线的宽度可以大于信号线的宽度。例如，如图5的左侧图所示，第二电源线PL2的宽度W1可以大于信号线SL15的宽度W2。
参照图5的右侧图，在集成电路50'中，第一单元C51'和第二单元C52'可以分别放置在不同的行中并包括在Y轴方向上对准的栅极线。如图5中的虚线所示，集成电路50'的第一单元C51'和第二单元C52'可以与集成电路50的第一单元C51和第二单元C52相同或相似。与集成电路50一样，集成电路50'可以包括在X轴方向上延伸的第一电源线PL1'至第三电源线PL3'、在第一电源线PL1'与第二电源线PL2'之间的多条信号线SL11'至SL16'以及在第二电源线PL2'与第三电源线PL3'之间的多条信号线SL21'至SL26'。
在一些实施方式中，图5的右侧图中的集成电路50'可以具有每个具有与图5的左侧图中的集成电路50的信号线的宽度W2相同或相似的宽度W2'的信号线(例如W2'＝W2)，并且信号线可以具有与图5的左侧图中示出的集成电路50的信号线的节距P1相同的节距P1'(例如P1'＝P1)。此外，在一些实施方式中，图5的右侧图中的集成电路50'可以具有电源线PL1'、PL2'和PL3'，每个具有比电源线PL1、PL2和PL3的宽度W1大的宽度W1'(例如W1'>W1)。在一些实施方式中，电源线PL1'、PL2'和PL3'的宽度W1'可以至少比信号线的宽度W2'大信号线的第一节距P1'(W1'≥W2'+P1')。
图6是示出根据一示例实施方式的集成电路60的布局的一部分的俯视平面图。更具体地，图6示出集成电路60，其包括分别放置在不同行中的第一单元C61、第二单元C62和第三单元C63。在图6中仅示出第二单元C62的部分和第三单元C63的部分。第一单元C61可以用作具有三个输入信号A、B和C以及输出信号Y的3输入与非门。如图6中所示，可通过M2金属层中的三个图案接收三个输入信号A、B和C，并可通过M2金属层中的图案输出输出信号Y。为了便于图示，图6可以部分地示出每层中的图案。
在一些实施方式中，连接到电源线并配置为向标准单元提供电源电压的通路可以配置为接触电源线的边缘。例如，如图6所示，第一通路V61和第二通路V62可以连接到第一电源线PL61以将正电源电压VDD提供给作为三输入与非门的第一单元C61，并且第一通路V61和第二通路V62可以在第一电源线PL61下面设置在第一电源线PL61的边缘处。类似地，可连接到第一电源线PL61以向第二单元C62提供正电源电压VDD的第四通路V64和第五通路V65也可以设置在第一电源线PL61的边缘处。此外，可连接到第二电源线PL62以向第一单元C61提供接地电压GND的第三通路V63可以在第二电源线PL62下面设置在第二电源线PL62的边缘处。类似地，可连接到第二电源线PL62以向第三单元C63提供接地电压GND的第六通路V66也可以设置在第二电源线PL62的边缘处。
连接到电源线的通路可以在Y轴方向上对准以向不同的标准单元提供电源电压，并分别设置为接触电源线的在Y轴方向上彼此面对的边缘。例如，用于向第一单元C61和第二单元C62提供正电源电压VDD的第一通路61和第四通路V64可以在Y轴方向上对准并分别在第一电源线PL61的两个相反的边缘处对准。在一些实施方式中，第一通路V61和第四通路V64可以在Y轴方向上彼此间隔开。在一些实施方式中，第一通路V61和第四通路V64可以被集成到一通路(例如条型通路)中。类似地，用于向第一单元C61和第三单元C63提供接地电压GND的第三通路V63和第六通路V66可以在Y轴方向上对准或者分别设置在第二电源线PL62的两个相反的边缘处。
图7A和图7B是根据示例实施方式的集成电路70a和70b的俯视平面图。更具体地，图7A和图7B示出分别包括根据鳍的节距在Y轴方向上彼此间隔开地放置的标准单元的集成电路70a和70b。在下文，可以省略与这里的其它地方提供的这些构思或部件的描述重复的对图7A和图7B的构思或部件的描述。
参照图7A，集成电路70a可以包括分别放置在不同行中的第一单元C71a和第三单元C73a以及可放置在第一单元C71a和第三单元C73a之间的行中的第二单元C72a。在图7A中，仅示出第一单元C71a的部分和第三单元C73a的部分。集成电路70a可以包括在X轴方向上延伸的多个鳍，并且在所述多个鳍当中，在有源区上延伸的鳍可以与栅极线一起形成晶体管，即FinFET。例如，鳍可以包括形成在栅极线的相反两侧的源极区/漏极区。在第二单元C72a中，第三鳍F03至第五鳍F05可以与在Y轴方向上延伸的栅极线一起形成PFET；第八鳍F08至第十鳍F10可以与在Y轴方向上延伸的栅极线一起形成NFET。在有源区之间的区域中延伸的鳍(例如第一鳍F01和第六鳍F06)可以被称为虚设鳍。在集成电路70a中，所述多个鳍可以以规则的节距(即第二节距P2)彼此间隔开。
在一些实施方式中，标准单元的高度和标准单元之间在Y轴方向上的距离可以通过鳍的节距(即第二节距P2)来确定。例如，如图7A所示，第二单元C72a可以包括第二鳍F02至第十一鳍F11，并具有与第二节距P2的十倍(即10×P2)相对应的高度(即在Y轴方向上的长度)。类似地，作为单高度单元，第一单元C71a和第三单元C73a中的每个，像第二单元C72a一样，可以具有与第二节距P2的十倍(即10×P2)相对应的高度。此外，第一单元C71a至第三单元C73a在Y轴方向上彼此间隔开放置的距离D7a可以等于第二节距P2。因此，鳍(即第一鳍F01)可以插入在第一单元C71a和第二单元C72a之间，并且鳍(即第十二鳍F12)可以插入在第二单元C72a和第三单元C73a之间。因此，与其中第一单元C71a至第三单元C73a在Y方向上彼此接触的情况(例如如图1所示的集成电路10中)相比，电源线的宽度可以增大鳍的节距(即第二节距P2)。
参照图7B，集成电路70b可以包括分别放置在不同行中的第一单元C71b、第二单元C72b和第三单元C73b。第二单元C72b可以放置在第一单元C71b和第三单元C73b之间的行中。在图7B中，仅示出第一单元C71b的部分和第三单元C73b的部分。在X轴方向上延伸的多个鳍可以以规则的节距(即第二节距P2)彼此间隔开。类似于图7A所示的集成电路70a，在图7B所示的集成电路70b中，第一单元C71b至第三单元C73b的高度可以与第二节距P2的倍数(即10×P2)相同。其中第一单元C71b至第三单元C73b在Y轴方向上彼此间隔开放置的距离D7b可以是第二节距P2的倍数(即2×P2)。
与图7A中的集成电路70a中的第一单元C71a至第三单元C73a相比，
图7B中的集成电路70b中的第一单元C71b至第三单元C73b可以在Y轴方向上彼此更远离地放置。如图7B所示，其中第一单元C71b至第三单元C73b在Y轴方向上彼此间隔开的距离D7b可以对应于第二节距P2的两倍。因此，两个鳍(即第一鳍F01和第二鳍F02)可以插入在第一单元C71b和第二单元C72b之间，并且两个鳍(即第十三鳍F13和第十四鳍F14)可以插入在第二单元C72b和第三单元C73b之间。因此，与其中第一单元C71b至第三单元C73b在Y轴方向上彼此接触的情况(例如如图1所示的集成电路10中)相比，电源线的宽度可以增大鳍的节距的两倍(即第二节距P2的两倍)。尽管没有示出，但是本领域普通技术人员将理解，在一些实施方式中，标准单元可以在Y轴方向上彼此间隔开第二节距P2的至少三倍来放置。
图8A和图8B是分别示出根据示例实施方式的集成电路80a和80b的俯视平面图。更具体地，图8A和图8B示出集成电路80a和80b，每个集成电路提供相同的电源电压，并且每个集成电路提供彼此相邻的两条电源线。在下文，可以省略与这里的其它地方提供的这些概念或部件的描述重复的对
图8A和图8B所示的概念或部件的描述。为了便于图示，在图8A和图8B中可以省略每层中的一些图案。
参照图8A，集成电路80a可以包括分别放置在不同行中的第一单元C81a、第二单元C82a和第三单元C83a。第二单元C82a可以放置在第一单元C81a和第三单元C83a之间的行中。如这里所述的，为了增强电源完整性，第一单元C81a至第三单元C83a可以在Y轴方向上彼此间隔开地放置。
在一些实施方式中，至少两条电源线可以形成在M1金属层中且在由于标准单元在Y轴方向上彼此间隔开放置而保证的区域中。例如，如图8A所示，第一单元C81a和第二单元C82a可以在Y轴方向上彼此间隔开放置，并且可分别对第一单元C81a和第二单元C82a提供正电源电压VDD的第一电源线PL81a和第二电源线PL82a可以在X轴方向上延伸。在一些实施方式中，第一电源线PL81a和第二电源线PL82a可以电连接到M1金属层之上的金属层或M1金属层的上部金属层，例如形成在M3金属层中的电源线。此外，第二单元C82a和第三单元C83可以在Y方向上彼此间隔开，并且可分别向第二单元C82a和第三单元C83a提供接地电压GND的第三电源线PL83a和第四电源线PL84a可以在X轴方向上延伸。在一些实施方式中，第三电源线PL83a和第四电源线PL84a可以通过M1金属层之上的金属层或通过M1金属层的上部金属层(例如形成在M3金属层中的电源线)而彼此电连接。
参照图8B，集成电路80b可以包括分别放置在不同行中的第一单元C81b、第二单元C82b和第三单元C83b。第二单元C82b可以放置在第一单元C81b和第三单元C83b之间的行中。为了增强电源完整性，第一单元C81b至第三单元C83b可以在Y轴方向上彼此间隔开放置，如这里所述。
在一些实施方式中，由于标准单元在Y轴方向上彼此间隔开放置，至少两条电源线可以形成在M1金属层之上的金属层或M1金属层的上部金属层中，例如M3金属层。例如，如图8B所示，第一单元C81b和第二单元C82b可以在Y轴方向上彼此间隔开地放置，并且可分别向第一单元C81b和第二单元C82b提供正电源电压VDD的第一电源线PL81b和第二电源线PL82b可以在X轴方向上延伸。在一些实施方式中，第一电源线PL81b和第二电源线PL82b可以通过形成在M3金属层下面的金属层或M3金属层的下部金属层(例如M1金属层)中的电源线而彼此电连接，并且在另一些示例中，第一电源线PL81b和第二电源线PL82b可以通过形成在M3金属层之上的金属层或M3金属层的上部金属层中的电源线而彼此电连接。此外，第二单元C82b和第三单元C83b可以在Y轴方向上彼此间隔开地放置，并且可分别向第二单元C82b和第三单元C83b提供接地电压GND的第三电源线PL83b和第四电源线PL84b可以在X轴方向上延伸。在一些实施方式中，第三电源线PL83b和第四电源线PL84b可以通过形成在M3金属层下面的金属层或M3金属层的下部层中的电源线(例如形成在M1金属层中的电源线)而彼此电连接，并且在另一些实施方式中，第三电源线PL83b和第四电源线PL84b可以通过形成在M3金属层之上的金属层或M3金属层的上部金属层中的电源线而彼此电连接。
图9是示出根据一示例实施方式的集成电路的俯视平面图。具体地，图9示出包括在标准单元之间的边界处的扩散中断的集成电路90。
在一些实施方式中，可以插入扩散中断以减小相邻单元之间的影响，即局部布局效应(LLE)。例如，扩散中断可以将扩散区和与其相邻的单元隔离，或者将鳍和与其相邻的单元隔离。在一些实施方式中，扩散中断可以通过消除扩散区和/或有源区中的至少一些来将扩散区和/或鳍与与其相邻的单元隔离，并可以用绝缘体填充。在一些实施方式中，扩散中断也可以被称为浅沟槽隔离(STI)。
扩散中断可以包括双扩散中断(DDB)和单扩散中断(SDB)。在栅极线之间的区域中，DDB可以在X轴方向上具有1个接触的多节距(CPP)或更大的长度。DDB可以通过蚀刻有源区来形成，并且还可以通过进一步蚀刻衬底的在有源区下面的部分来形成。DDB上的栅极线可以被称为虚设栅极线。另一方面，SDB可以具有与栅极线的宽度几乎相同的宽度(即在X轴方向上的长度)并通过蚀刻其中设置栅极线的区域中的有源区来形成。
参照图9，集成电路90可以包括放置在第一行R91中的第一单元C91和第二单元C92以及放置在第二行R92中的第三单元C93和第四单元C94。在Y轴方向上延伸并且可以形成在第一单元C91和第二单元C92之间的边界处的第一扩散中断DB1可以是DDB或SDB。类似地，在Y轴方向上延伸并且可以形成在第三单元C93和第四单元C94之间的边界处的第二扩散中断DB2可以是DDB或SDB。
在一些实施方式中，分别形成在不同行中的扩散中断可以不彼此连接。也就是，如图9所示，扩散中断(或STI)可以不形成在第一行R91和第二行R92之间的区域中。因此，由于第一单元C91和第二单元C92之间的边界以及第三单元C93和第四单元C94之间的边界在Y轴方向上对准，当第一扩散中断DB1和第二扩散中断DB2在Y轴方向上对准时，第一扩散中断DB1和第二扩散中断DB2可以在Y轴方向上彼此间隔开设置。
图10是根据一示例实施方式的制造集成电路的方法的流程图。
标准单元库(或单元库)D12可以包括关于标准单元的信息，例如功能信息、特性信息和布局信息。如图10所示，标准单元库D12可以包括数据D12_1和D12_2，每个定义标准单元的布局。在一些实施方式中，第一数据D12_1可以定义由不具有增大的宽度的电源线限定的标准单元(例如图1所示的第一单元C11至第九单元C19)的布局，并且在另一些实施方式中，第二数据D12_2可以定义具有根据具有增大的宽度的电源线而具有增大的高度的标准单元(例如图3A所示的第一单元C31a至第六单元C36a)的布局。在一些实施方式中，标准单元库D12可以仅包括第一数据D12_1和第二数据D12_2中的一个。
在操作S10中，可以执行逻辑综合处理以从RTL数据D11生成网表数据D13。例如，半导体设计工具(例如逻辑综合工具)可以从以硬件描述语言(HDL)诸如VHSIC硬件描述语言(VHDL)或Verilog形成的RTL数据参考标准单元库D12来执行逻辑综合，以生成包括比特流或网表的网表数据D13。标准单元库D12可以包括关于由于电源线具有增大的宽度而具有改善的性能的标准单元的信息，并且在逻辑综合处理中，参考该信息，标准单元可以被包括在集成电路中。
在操作S20中，可以执行布局布线(P&R)操作以从网表数据D13生成布局数据D14。如图10所示，P&R操作S20可以包括多个操作S21、S22和S23。
在操作S21中，可以放置标准单元。例如，半导体设计工具(例如P&R工具)可以参考标准单元库D12从网表数据D13放置多个标准单元。如以上参考附图所述，可以放置多个标准单元，从而形成具有增大的宽度的电源线。在一些实施方式中，当标准单元库D12包括第二数据D12_2(其定义根据具有增大的宽度的电源线而具有增大的高度的标准单元(像图3A中的第一单元C31a至第六单元C36a)的布局)时，P&R工具可以放置由第二数据D12_2定义的标准单元。另一方面，在一些实施方式中，当标准单元库D12包括第一数据D12_1(其定义由不具有增大的宽度的电源线限定的标准单元(像图1所示的第一单元C11至第九单元C19)的布局)时，P&R工具可以以各种方式放置标准单元，并且下面将参照图11A和图11B描述其一些示例。
在操作S22中，可以形成互连。互连可以将标准单元的输出引脚和输入引脚彼此电连接，并可以例如包括至少一个通路和至少一个导电图案。如以上参照图1、图2等所述，由于标准单元在Y轴方向上彼此间隔开放置，所以可以保持用于信号布线的空间，因此不会发生由于具有增大宽度的电源线而发生的布线拥塞。
在操作S23中，可以生成布局数据D14。布局数据D14可以具有诸如几何数据流II(GDSII)的格式，并包括关于标准单元和互连的几何信息。
在操作S30中，可以执行光学邻近校正(OPC)操作。OPC操作可以指通过校准在制造集成电路的半导体工艺中包括的光刻工艺中由于光的特性而发生的诸如折射的变形而形成具有期望形状的图案的工艺，并且当OPC被应用到布局数据D14时，可以确定用于掩模的图案。在一些实施方式中，可以在操作S30中有限地修改集成电路的布局，并且在操作S30中，为了有限地修改集成电路的布局(其是优化IC的结构的后处理)，也可以称为设计完善工艺。
在操作S40中，可以制造掩模。例如，当OPC应用到布局数据D14时，可以定义掩模上的图案以形成在多个层上形成的图案，并且可以制造至少一个掩模(或光掩模)用于形成用于所述多个层中的每个的图案。
在操作S50中，可以制造集成电路。例如，集成电路可以通过使用在操作S40中制造的至少一个掩模来图案化多个层而制造。如图10所示，操作S50可以包括操作S51和S52。
可以在操作S51中执行前端工艺线(FEOL)工艺。FEOL可以指在制造集成电路的过程中形成各个器件例如晶体管、电容器和/或电阻器的工艺。例如，FEOL可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅极线、以及形成源极和漏极。
可以在操作S52中执行后端工艺线(BEOL)工艺。BEOL可以指在制造集成电路的过程中连接各个器件例如晶体管、电容器和电阻器的工艺。例如，BEOL可以包括对栅极、源极区和漏极区进行硅化、添加电介质材料、平坦化、形成孔、添加金属层、形成通路、形成钝化层等。此后，集成电路可以被封装到半导体封装中并用作各种应用的构件。
图11A和图11B是图10所示的操作S21的示例的流程图。具体地，图11A和图11B分别示出示例S21a和S21b，其中图10所示的标准库D12包括第二数据D12_2(其定义根据具有增大的宽度的电源线而具有增大的高度的标准单元(例如图3A所示的第一单元C31a至第六单元C36a)的布局)，并基于第二数据D12_2放置标准单元。尽管在图11A和图11B中以不同的方法形成集成电路的布局，但是当执行操作S21a和S21b时，IC的布局可以彼此相同。在下文，将参照图3A、图3B和图10描述图11A和图11B。
参照图11A，操作S21a可以包括操作S21_1和操作S21_2。在操作S21_1中，可以增大标准单元的高度。例如，如图3A所示，P&R工具可以基于电源线的增大的宽度来增大由标准单元库D12的第一数据D12_1定义的标准单元的高度，以生成每个具有增大的高度的标准单元(例如图3A所示的第一单元C31a)。在一些实施方式中，P&R工具可以通过仅在Y轴方向上均匀地扩大标准单元的边界来增大标准单元的高度，结果，具有增大的高度的标准单元可以具有与标准单元的之前的结构相同的结构。如以上参照图7A和图7B所述，在一些实施方式中，电源线的宽度可以根据鳍的第二节距P2而增大，结果，P&R工具还可以根据第二节距P2增大标准单元的高度。
在操作S21_2中，可以增大电源线的宽度。在标准单元库D12中定义的标准单元的布局可以定义在标准单元边界之外的电源线，并且在放置标准单元之后，由彼此相邻的标准单元限定的电源线可以被共用作为同一条电源线。因此，在操作S21_2中，可以增大由标准单元限定的电源线的宽度，可以在操作S21_2之后执行放置限定具有增大的宽度的电源线的标准单元的操作，此后，具有增大的宽度并由彼此相邻的标准单元限定的电源线可以被共用作为同一条电源线。如上所述，在一些实施方式中，电源线的宽度可以根据鳍的第二节距P2来增大。
参照图11B，操作S21b可以包括操作S21_3和操作S21_4。在操作S21_3中，不同行中的标准单元可以彼此间隔开地放置。例如，如图3B所示，由标准单元库D12的第一数据D12_1定义的标准单元(例如图3B所示的第一单元C31b)可以在Y轴方向上彼此间隔开放置。因此，当设置具有增大的宽度的电源线时，IC可以保持现有标准单元的结构。
在操作S21_4中，可以在其中放置标准单元的行之间插入通道单元。例如，如以上参照图3B所述，通道单元可以插入在其中放置标准单元的行之间，并且通道单元可以包括具有增大的宽度的电源线的至少一部分。
图12是示出根据一示例实施方式的系统芯片(SoC)120的框图。作为半导体器件的SoC 120可以包括根据发明构思的示例实施方式的集成电路。在SoC 120中，用于执行各种功能的复杂功能块(例如知识产权(IP))可以实施在单个芯片中。根据发明构思的示例实施方式，具有增大的宽度的电源线可以被包括在SoC 120的每个功能块中，因而，可以制造能够提供改进的性能和操作可靠性并缩短上市时间的SoC 120。
参照图12，SoC 120可以包括调制解调器122、显示控制器123、存储器124、外部存储器控制器125、中央处理单元(CPU)126、事务单元127，电源管理集成电路(PMIC)128和图形处理单元(GPU)129，并且SoC 120中的每个功能块可以经由系统总线121彼此通信。
可控制SoC 120的整个操作的CPU 126还可以控制调制解调器122、显示控制器123、存储器124、外部存储器控制器125、事务单元127、PMIC 128和GPU 129的操作。调制解调器122可以解调从SoC 120的外部接收的信号或者调制在SoC 120中产生的信号并将该信号发送到外部。外部存储器控制器125可以控制向连接到SoC 120的外部存储装置发送数据或从该外部存储装置接收数据。例如，存储在外部存储装置中的程序和/或数据可以在外部存储器控制器125的控制下被提供到CPU 126和/或GPU 129。GPU 129可以执行与图形处理有关的程序指令。GPU 129可以经由外部存储器控制器125接收图形数据，并可以经由外部存储器控制器125将由GPU 129处理的图形数据发送到SoC 120的外部。事务单元127可以监视功能块之间的数据事务，并且PMIC 128可以在事务单元127的控制下控制供应到功能块的电力。显示控制器123可以通过控制SoC 120外部的显示器(或显示装置)而将SoC120中产生的数据发送到该显示器。
存储器124可以包括非易失性存储器诸如电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)，并且可以包括易失性存储器诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)。
图13是示出根据一示例实施方式的包括用于存储程序的存储器的计算系统130的框图。根据本发明构思的示例实施方式的用于制造IC的方法(例如参照图10描述的方法)中包括的过程的至少一部分可以在计算系统130中执行。
计算系统130可以是被固定的计算系统诸如台式计算机、工作站、服务器、或便携式计算系统诸如膝上型计算机。如图13所示，计算系统130可以包括处理器131、I/O装置132、网络接口133、随机存取存储器(RAM)134、只读存储器(ROM)135和存储器(storage)136。处理器123、I/O装置132、网络接口133、RAM 134、ROM 135和存储器136可以连接到总线137，并可以经由总线137彼此通信。
处理器131(其也可以被称为处理单元)可以包括能够执行任意指令集(例如英特尔架构(IA)-32、64位扩展IA-32、x86-64、Power PC、Sparc、MIPS、ARM、IA-64等)的至少一个核，像微处理器、应用处理器(AP)、数字信号处理器(DSP)、图形处理单元(GPU)。例如，处理器131可以经由总线137访问存储器(即RAM 134或ROM 135)，并可以执行RAM 134或ROM 135中的指令。
RAM 134可以存储根据示例实施方式的用于制造集成电路的程序，或者可以存储该程序的一部分，并且程序134_1可以使得处理器131执行制造集成电路的方法(例如参照图10描述的方法)中包括的操作中的至少一些。也就是，程序134_1可以包括可由处理器131执行的多个指令，并且程序134_1中包括的多个指令可以使得处理器131例如参照图10、图11A和图11B执行上述流程图中包括的操作中的至少一些。
当不再向其提供电力时，诸如当计算系统130没有电力供应时，存储在存储器136中的数据可以不被擦除。例如，存储器136可以包括非易失性存储器件或诸如磁带、光盘和磁盘的存储介质。此外，存储器136可以是可附接到计算系统130/可从计算系统130拆卸的。存储器136还可以存储根据示例实施方式的程序134_1，并且在程序134_1由处理器131执行之前，程序134_1或其至少一部分可以从存储器136加载到RAM 134。或者，存储器136可以存储通过使用程序语言制作的文件，并且程序134_1可以由编译器等从其生成，或者程序134_1的至少一部分可以从该文件加载到RAM 134。此外，如图13所示，存储器136可以存储数据库136_1，其包括用于设计集成电路所需的信息，例如图10所示的标准单元库D12。
存储器136还可以存储将要处理的数据/已经由处理器131处理的数据。换句话说，根据程序134_1，处理器131可以通过处理存储在存储器136中的数据来生成数据，并将生成的数据存储在存储器136中。例如，存储器136可以存储参照图10描述的RTL数据D11、网表数据D13和/或布局数据D14。
I/O装置132可以包括输入装置诸如键盘、指向装置、以及输出装置诸如显示装置和打印机。例如，通过使用I/O装置132，用户可以通过使用处理器131触发程序134_1的执行、输入图10的RTL数据D11和/或网表数据D13并确认图10的布局数据D14。
网络接口133可以提供对计算系统130外部的网络的访问。例如，该网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光链路、无线链路或其它任意形式的链路。
如上所示，已经在附图和说明书中公开了示例实施方式。尽管通过使用特定术语来描述实施方式，但是该描述用于解释发明构思的技术思想而不是为了限制权利要求书中记载的发明构思的范围。因此，本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变。因此，本公开的范围不由本公开的描述限定，而是由权利要求书限定。
本申请要求于2018年8月10日在韩国知识产权局提交的韩国专利申请第10-2018-0093996号的权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路，包括：
第一标准单元，包括在第一水平方向上延伸的第一有源区和第二有源区以及在与所述第一水平方向正交的第二水平方向上延伸的第一栅极线；和
第二标准单元，其包括在所述第一水平方向上延伸的第三有源区和第四有源区以及在所述第二水平方向上与所述第一栅极线对准的第二栅极线并与所述第一标准单元相邻，
其中所述第二有源区和所述第三有源区彼此相邻，其中所述第二有源区与所述第三有源区之间的距离大于所述第一有源区和所述第二有源区之间的距离，并且其中所述第二有源区和所述第三有源区之间的距离大于所述第三有源区和所述第四有源区之间的距离，
其中所述第一标准单元和所述第二标准单元在所述第二水平方向上彼此间隔开。
2.根据权利要求1所述的集成电路，还包括在所述第二有源区与所述第三有源区之间的区域上的导电层中在所述第一水平方向上延伸的电源线，其中所述电源线配置为向所述第一标准单元和所述第二标准单元提供电源电压。
3.根据权利要求2所述的集成电路，还包括在所述导电层中的多条信号线，其中所述多条信号线在所述第二水平方向上彼此间隔开第一节距并在所述第一水平方向上延伸，并且其中所述电源线的宽度至少比所述信号线的宽度大所述第一节距。
4.根据权利要求2所述的集成电路，其中所述第一标准单元包括第一通路，所述第一通路配置为向所述第一标准单元提供所述电源电压并布置在所述电源线的第一边缘处，并且其中所述第二标准单元包括第二通路，所述第二通路配置为向所述第二标准单元提供所述电源电压并布置在所述电源线的面对所述电源线的所述第一边缘的第二边缘处。
5.根据权利要求1所述的集成电路，还包括：第一电源线和第二电源线，彼此间隔开并分别在所述第一水平方向上在所述第二有源区与所述第三有源区之间的区域上的导电层中延伸，其中所述第一电源线和所述第二电源线分别配置为向所述第一标准单元和所述第二标准单元提供相同的电源电压。
6.根据权利要求1所述的集成电路，还包括在所述第一水平方向上延伸的多个鳍，其中所述多个鳍在所述第二水平方向上彼此间隔开第二节距，并且其中所述第一标准单元和所述第二标准单元之间在所述第二水平方向上的距离为零或所述第二节距的倍数。
7.根据权利要求1所述的集成电路，其中所述第一有源区和所述第二有源区由第一扩散中断终止，其中所述第三有源区和所述第四有源区通过在所述第二水平方向上与所述第一扩散中断对准的第二扩散中断终止，并且其中所述第一扩散中断和所述第二扩散中断在所述第二水平方向上分隔开。
8.一种集成电路，包括多个标准单元，所述集成电路包括：
多个有源区对，每个有源区对包括在第一水平方向上延伸的第一导电类型的第一有源区和第二导电类型的第二有源区，其中每个有源区对的所述第一有源区和所述第二有源区彼此相邻；和
多条栅极线，在与所述第一水平方向正交的第二水平方向上延伸，
其中所述多个有源区对包括彼此相邻布置的第一有源区对和第二有源区对，使得所述第一有源区对和所述第二有源区对之间的距离大于所述第一有源区对中的所述第一有源区和所述第二有源区之间的距离，
其中不同有源区对所对应的标准单元在所述第二水平方向上彼此间隔开。
9.根据权利要求8所述的集成电路，还包括：多个电源线，在所述第一水平方向上在所述多个有源区对之间的区域上的导电层中延伸，并配置为向所述多个标准单元提供电源电压。
10.根据权利要求9所述的集成电路，还包括多个信号线，布置在所述导电层中的所述多个电源线之间，其中所述多个信号线在所述第二水平方向上彼此间隔开第一节距并在所述第一水平方向上延伸，并且其中每条电源线的宽度至少比所述信号线的宽度大所述第一节距。
11.根据权利要求9所述的集成电路，还包括：
第一通路，配置为向与所述多条电源线中的第一电源线的第一边缘相邻的有源区提供电源电压并布置在所述第一边缘处；和
第二通路，配置为向与所述第一电源线的第二边缘相邻的有源区提供所述电源电压并布置在所述第二边缘处，所述第二边缘面对所述第一电源线的所述第一边缘。
12.根据权利要求8所述的集成电路，还包括：第一电源线和第二电源线，分别在所述第一水平方向上在所述第一有源区对和所述第二有源区对之间的区域上的导电层中延伸，其中所述第一电源线和所述第二电源线彼此间隔开，并且其中所述第一电源线和所述第二电源线配置为分别向不同的有源区提供相同的电源电压。
13.根据权利要求8所述的集成电路，还包括多个鳍，所述多个鳍在所述第一水平方向上延伸并在所述第二水平方向上彼此间隔开第二节距，其中所述多个有源区对的节距是所述第二节距的倍数。
14.一种集成电路，包括在多行中对准的多个标准单元，所述集成电路包括：
第一有源区和第二有源区，在第一行中在第一水平方向上延伸；和
第三有源区和第四有源区，在与所述第一行相邻的第二行中在所述第一水平方向上延伸，
其中所述第二有源区和所述第三有源区彼此相邻，并且其中所述第二有源区与所述第三有源区之间的距离大于所述第一有源区和所述第二有源区之间的距离，并大于所述第三有源区和所述第四有源区之间的距离，
其中不同行中的标准单元在第二水平方向上彼此间隔开。
15.根据权利要求14所述的集成电路，还包括：电源线，在所述第一行和所述第二行之间的边界处的导电层中在所述第一水平方向上延伸，并配置为向放置在所述第一行或所述第二行中的标准单元提供电源电压。
16.根据权利要求15所述的集成电路，还包括在所述导电层中的多条信号线，所述多条信号线在与所述第一水平方向正交的第二水平方向上彼此间隔开第一节距并在所述第一水平方向上延伸，
其中所述电源线的宽度至少比所述信号线的宽度大所述第一节距。
17.根据权利要求15所述的集成电路，还包括：
第一通路，配置为向放置在所述第一行中的标准单元提供所述电源电压，其中所述第一通路布置在所述电源线的第一边缘处；和
第二通路，配置为向放置在所述第二行中的标准单元提供所述电源电压，其中所述第二通路布置在所述电源线的面对所述电源线的所述第一边缘的第二边缘处。
18.根据权利要求14所述的集成电路，还包括：第一电源线和第二电源线，分别在所述第一行的所述第二有源区和所述第二行的所述第三有源区之间的区域上的导电层中在所述第一水平方向上延伸，其中所述第一电源线和所述第二电源线配置为分别向放置在所述第一行中的标准单元和放置在所述第二行中的标准单元提供相同的电源电压。
19.根据权利要求14所述的集成电路，还包括多个鳍，所述多个鳍在所述第一水平方向上延伸并在与所述第一水平方向正交的第二水平方向上彼此间隔开第二节距，其中所述第一行和所述第二行的节距分别是所述第二节距的倍数。
20.根据权利要求14所述的集成电路，其中所述第一行的所述有源区包括由第一扩散中断终止的有源区，其中所述第二行的所述有源区包括由与所述第一扩散中断在第二水平方向上对准的第二扩散中断终止的有源区，所述第二水平方向正交于所述第一水平方向，并且其中所述第一扩散中断和所述第二扩散中断在所述第二水平方向上分隔开。
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