TW202310320A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202310320A
TW202310320A TW111109246A TW111109246A TW202310320A TW 202310320 A TW202310320 A TW 202310320A TW 111109246 A TW111109246 A TW 111109246A TW 111109246 A TW111109246 A TW 111109246A TW 202310320 A TW202310320 A TW 202310320A
Authority
TW
Taiwan
Prior art keywords
line
pattern
logic unit
upper interconnection
interconnection
Prior art date
Application number
TW111109246A
Other languages
English (en)
Inventor
鄭珉在
都楨湖
徐在禹
柳志秀
兪炫圭
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202310320A publication Critical patent/TW202310320A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11885—Two levels of metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本發明提供一種半導體裝置，可包含：基底，包含在第一方向上彼此鄰近且共用單元邊界的第一邏輯單元及第二邏輯單元；第一金屬層，位於基底上，第一金屬層包含電力線，所述電力線安置於單元邊界上以在與第一方向交叉的第二方向上延伸且具有平行於第二方向的中心線；以及第二金屬層，位於第一金屬層上。第二金屬層可包含設置於第一邏輯單元及第二邏輯單元中的每一者上的第一上部互連線及第二上部互連線。第一上部互連線可沿著第一互連跡線且在第一方向上延伸。第二上部互連線可沿著第二互連跡線且在第一方向上延伸。

Description

半導體裝置及其製造方法
相關申請的交叉參考
此專利申請案主張2021年5月24日在韓國智慧財產局申請的韓國專利申請案第10-2021-0066049號的優先權，所述韓國專利申請案的全部內容以引用的方式併入本文中。
本揭露是關於一種半導體裝置及其製造方法，且特定言之，是關於一種包含場效電晶體的半導體裝置及其製造方法。
由於其較小大小、多功能性及/或低成本特性，半導體裝置被認為是電子行業中至關重要的元件。可將半導體裝置分類為用於儲存資料的半導體記憶體裝置、用於處理資料的半導體邏輯裝置以及包含記憶體及邏輯元件兩者的混合半導體裝置。隨著電子行業發展，對具有經改良特性的半導體裝置的需求逐漸增加。舉例而言，對於具有高可靠性、高效能及/或多個功能的半導體裝置的需求增加。為了符合此需求，增加半導體裝置的複雜度及/或積體密度。
本發明概念的實施例提供一種半導體裝置及其製造方法，所述半導體裝置包含具有經改良可靠性的場效電晶體。
根據本發明概念的實施例，一種半導體裝置可包含：基底，包含在第一方向上彼此鄰近且共用單元邊界的第一邏輯單元及第二邏輯單元；第一金屬層，位於基底上，第一金屬層包含電力線，所述電力線安置於單元邊界上以在與第一方向交叉的第二方向上延伸且具有平行於第二方向的中心線；以及第二金屬層，位於第一金屬層上。第二金屬層可包含設置於第一邏輯單元上的第一邏輯單元的第一上部互連線及第一邏輯單元的第二上部互連線，及設置於第二邏輯單元上的第二邏輯單元的第一上部互連線及第二邏輯單元的第二上部互連線。第一上部互連線可沿著第一互連跡線且在第一方向上延伸。第一上部互連線可在平面視圖中具有面向中心線的各別彎曲端線。第二上部互連線可沿著第二互連跡線且在第一方向上延伸。第二上部互連線可在平面視圖中具有面向中心線的各別彎曲端線。在第一方向上第一邏輯單元的第一上部互連線的彎曲端線與中心線之間的最大距離及在第一方向上第二邏輯單元的第一上部互連線的彎曲端線與中心線之間的最大距離可為第一距離。在第一方向上第一邏輯單元的第二上部互連線的彎曲端線與中心線之間的最小距離可為第二距離。第一距離可小於第二距離。
根據本發明概念的實施例，一種半導體裝置可包含：基底，包含在第一方向上彼此鄰近且共用單元邊界的第一邏輯單元及第二邏輯單元；主動圖案，位於基底上；閘極電極，位於主動圖案上；源極/汲極圖案，位於主動圖案的上部部分中；主動觸點，位於源極/汲極圖案上；閘極觸點，位於閘極電極上；第一金屬層，位於主動觸點及閘極電極上；以及第二金屬層，位於第一金屬層上。第二金屬層可包含設置於第一邏輯單元上的第一邏輯單元的第一上部互連線及第一邏輯單元的第二上部互連線，及設置於第二邏輯單元上的第二邏輯單元的第一上部互連線及第二邏輯單元的第二上部互連線。第一上部互連線可沿著第一互連跡線且在第一方向上延伸。第二上部互連線可沿著第二互連跡線且在第一方向上延伸。當以平面視圖查看時，第一邏輯單元的第一上部互連線的端部分及第二邏輯單元的第一上部互連線的端部分可分別具有凹入輪廓。當以平面視圖查看時，第一邏輯單元的第二上部互連線的端部分及第二邏輯單元的第二上部互連線的端部分可分別具有凸出輪廓。
根據本發明概念的實施例，一種製造半導體裝置的方法可包含：置放在第一方向上彼此鄰近且共用單元邊界的第一標準單元及第二標準單元；選擇性地在單元邊界上形成切割圖案；以及對第一標準單元及第二標準單元執行佈線操作。第一標準單元及第二標準單元中的每一者可包含沿著互連跡線且在第一方向上延伸的上部互連線。第一標準單元及第二標準單元的上部互連線可與單元邊界間隔開。切割圖案可形成於第一標準單元的上部互連線與第二標準單元的上部互連線之間，其中第一標準單元的上部互連線與第二標準單元的上部互連線之間的距離小於預定距離。
現將參考繪示實例實施例的隨附圖式更充分地描述本發明概念的實例實施例。
圖1為示出根據本發明概念的實施例的經組態以執行半導體設計製程的電腦系統的方塊圖。參考圖1，電腦系統可包含CPU 10、工作記憶體30、輸入輸出裝置50以及輔助儲存器70。在實施例中，電腦系統可提供為經定製以執行根據本發明概念的佈局設計製程的系統。此外，電腦系統可經組態以進行各種設計及檢查模擬程式。
CPU 10可經組態以運行在電腦系統上執行的各種軟體程式（例如，應用程式、作業系統以及裝置驅動器）。CPU 10可運行裝載於工作記憶體30上的作業系統。此外，CPU 10可運行基於作業系統而執行的各種應用程式。舉例而言，CPU 10可運行裝載於工作記憶30上的佈局設計工具32、置放及佈線工具34及/或OPC工具36。
作業系統或應用程式可裝載於工作記憶體30上。舉例而言，當電腦系統開始啟動操作時，儲存於輔助儲存器70中的作業系統（未繪示）的影像可根據預定啟動序列裝載於工作記憶體30上。電腦系統的整體輸入/輸出操作可藉由作業系統管理。類似地，藉由使用者選擇或提供用於基本服務的一些應用程式可裝載於工作記憶體30上。
用於佈局設計製程的佈局設計工具32可自輔助儲存器70裝載於工作記憶體30上。用以置放經設計標準單元及佈線經置放標準單元的置放及佈線工具34可自輔助儲存器70裝載於工作記憶體30上。用以對經設計佈局資料執行OPC製程（例如，光學近接校正操作）的OPC工具36可自輔助儲存器70裝載於工作記憶體30上。
佈局設計工具32可經組態以針對一些佈局圖案改變偏置資料；例如，佈局設計工具32可經組態以允許特定佈局圖案具有不同於藉由設計規則給定的形狀及位置的形狀及位置。此外，佈局設計工具32可經組態以在改變偏置資料的條件下執行設計規則檢查（design rule check；DRC）操作。工作記憶體30可為揮發性記憶體裝置（例如，靜態隨機存取記憶體或動態隨機存取記憶體（static random access memory；SRAM或dynamic random access memory；DRAM）裝置）或非揮發性記憶體裝置（例如，PRAM、MRAM、ReRAM、FRAM以及NOR快閃記憶體器裝置）中的一者。
輸入輸出裝置50可經組態以控制待經由使用者介面裝置輸入及輸出的使用者的資料。舉例而言，輸入輸出裝置50可包含鍵盤或監視器，其用以接收來自設計者的相關資訊。藉由使用輸入輸出裝置50，設計者接收關於半導體裝置的區或資料路徑的資訊可為可能的，在所述區或資料路徑處需要調整操作特性。輸入輸出裝置50亦可用以顯示藉由OPC工具36執行的製程的狀態或結果。
輔助儲存器70可提供為電腦系統的儲存媒體。輔助儲存器70可用以儲存應用程式、作業系統的影像以及各種類型的資料。輔助儲存器70可為記憶卡（例如，MMC、eMMC、SD、MicroSD諸如此類）、硬式磁碟機（hard disk drive；HDD）或固態磁碟機（solid state drive；SSD）中的一者或包含記憶卡、硬式磁碟機（HDD）或固態磁碟機中（SSD）的一者。輔助儲存器70可包含具有較大記憶體容量的NAND快閃記憶體裝置。在實施例中，輔助儲存器70可包含下一代非揮發性記憶體裝置（例如，PRAM、MRAM、ReRAM以及FRAM裝置）或NOR快閃記憶體裝置中的一或多個或可為下一代非揮發性記憶體裝置或NOR快閃記憶體裝置中的一或多個。
系統互連器90可進一步提供為用於電腦系統的內部網路的系統匯流排。CPU 10、工作記憶體30、輸入輸出裝置50以及輔助儲存器70可經由系統互連器90彼此電連接以在其之間交換資料。然而，系統互連器90的結構可不限於此實例，且在實施例中，可進一步提供額外資料交換元件以改良資料處理製程中的效率。
如本文中所使用，描述為「電連接」的組件經組態以使得電信號可自一個組件傳送至另一組件（儘管此電信號的強度可在其傳送時衰減，且可選擇性地傳送）。
圖2為示出根據本發明概念的實施例的設計及製造半導體裝置的方法的流程圖。
參考圖2，可使用參考圖1所描述的電腦系統對半導體積體電路執行高級設計製程（在S10中）。舉例而言，在高級設計製程中，作為設計製程中的目標物件的積體電路可依據高級電腦語言描述。在實施例中，C語言可為高級電腦語言的實例。藉由高級設計製程設計的電路可藉由暫存器傳送階層（register-transfer-level；RTL）寫碼或模擬來更具體地/特定地描述。此外，藉由RTL寫碼產生的程式碼可轉換為接線對照表，且結果可經組合以描述整個半導體裝置。可藉由模擬工具驗證經組合示意性電路，且在某些情況下，可在考慮驗證步驟的結果的情況下進一步執行調整步驟。
可執行佈局設計步驟以實現矽基底上的半導體積體電路的邏輯定案形成（在S20中）。舉例而言，以高級設計製程製備的示意性電路或對應接線對照表可在佈局設計步驟期間提及。舉例而言，接線對照表可為電子電路的連接性的描述。
用於佈局設計步驟的單元庫可含有關於標準單元的操作、速度以及電力消耗的資訊。大部分佈局設計工具可經組態以界定單元庫，所述單元庫用以表示具有佈局的閘級電路。在此，佈局可製備以界定圖案的幾何特徵（例如，形狀、位置或尺寸），所述圖案用以形成待實際上整合於矽基底上的電晶體及金屬線。舉例而言，為了實際上在矽基底上形成反相器電路，可能有必要針對圖案適當地置放佈局（例如，PMOS、NMOS、N-WELL、閘極電極以及其上的金屬線）。對此，可執行搜尋操作以自已儲存於單元庫中的反相器佈局選擇最合適的反相器佈局。
可執行置放及佈線儲存於單元庫中的各種標準單元的步驟（在S30中）。舉例而言，標準單元可二維置放。隨後，可將高層級線或佈線圖案置放於經置放標準單元上。藉由執行佈線步驟，以先前經設計方式將經置放標準單元彼此連接可為可能的。置放及佈線標準單元的步驟可藉由置放及佈線工具34自動地執行。
在佈線步驟之後，可對佈局執行驗證步驟以檢查是否存在違反給定設計規則的一部分。在實施例中，驗證步驟可包含評估驗證項目，諸如設計規則檢查（design rule check；DRC）、電規則檢查（electrical rule check；ERC）以及佈局對示意性（layout vs schematic；LVS）。在此，可執行DRC以評估佈局是否符合給定設計規則，可執行ERC以評估佈局中是否存在電斷開問題，且可執行LVS以評估佈局是否經製備以與閘級接線對照表一致。舉例而言，閘級接線對照表可為形成於閘極電極層中的圖案之間的連接性及/或形成於具有相關元件的閘極電極層中的圖案的連接性的描述。
可執行OPC步驟（在S40中）。大體而言，當對矽晶圓執行使用基於經設計佈局製造的光罩幕的光微影製程時，可出現光學近接效應。可執行OPC步驟以校正光微影製程中的光學近接或失真問題。舉例而言，在OPC步驟中，可修改佈局以減小經設計圖案與實際上形成圖案之間的形狀的差異，所述差異藉由光學近接效應或在光微影製程的暴露步驟期間產生。由於OPC步驟，可略微改變或偏置佈局圖案的經設計形狀及位置。
可基於藉由OPC步驟修改的佈局而產生光罩幕（在S50中）。大體而言，光罩幕可藉由以描繪佈局圖案的方式圖案化形成於玻璃基底上的鉻層來製造
可使用經製造光罩幕製造半導體裝置（在S60中）。在使用光罩幕的實際製造製程中，可在矽基底上執行或重複各種暴露及蝕刻步驟以依序形成界定於佈局設計步驟中的圖案。
圖3為經由圖2的佈局設計步驟S20設計的標準單元的佈局。圖3例示性示出單一邏輯電路的標準單元STD。將參考圖3例示性地描述經設計標準單元STD的實例。
標準單元STD可包含閘極圖案GEa、第一互連圖案M1a、第二互連圖案M2a以及通孔圖案V2a。此外，標準單元STD可更包含其他佈局圖案（例如，主動區、主動接觸圖案諸如此類）。為了減小圖式中的複雜度，且提供本發明概念的較佳理解，可省略圖3中所繪示的標準單元STD中的其他佈局圖案（例如，主動區、主動接觸圖案諸如此類）。在本揭露中，「互連圖案」及「互連線」可互換地使用。
閘極圖案GEa可在第一方向D1上延伸且可在不同於（例如，正交於）第一方向D1的第二方向D2上配置（例如，間隔開）。閘極圖案GEa可以第一間距P1配置，例如在第二方向D2上。在本說明書中，術語「間距」可意謂兩個鄰近元件的中心之間的距離，例如在預定方向上。閘極圖案GEa可用以界定電晶體的閘極電極。
第一互連圖案M1a可置放於比閘極圖案GEa更高的層級處。第一互連圖案M1a可界定第一金屬層（例如，圖12A的第一互連線M1）。舉例而言，第一互連圖案M1a可包含第一下部電力圖案M1a_R1、第二下部電力圖案M1a_R2以及第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5。
第一下部電力圖案M1a_R1、第二下部電力圖案M1a_R2以及第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5可安置於相同層上或位於相同層級處。第一下部電力圖案M1a_R1、第二下部電力圖案M1a_R2以及第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5可在第二方向D2上彼此平行延伸。
第一下部電力圖案M1a_R1及第二下部電力圖案M1a_R2可延伸以與標準單元STD交叉。在第一下部電力圖案M1a_R1與第二下部電力圖案M1a_R2之間，第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5可在第一方向D1上配置（例如，間隔開）。第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5可以第二間距P2配置，例如在第一方向D1上。第二間距P2可小於第一間距P1。
第一下部電力圖案M1a_R1及第二下部電力圖案M1a_R2中的每一者的線寬可大於第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5中的每一者的線寬。第一下部電力圖案M1a_R1及第二下部電力圖案M1a_R2可具有相對較大線寬，且在此情況下，減小互連線的電阻可為有益的。
第二互連圖案M2a可置放於比第一互連圖案M1a更高的層級處。第二互連圖案M2a可界定第二金屬層（例如，圖12A的第二互連線M2）。在佈線步驟之前的標準單元STD的佈局中，第二互連圖案M2a可包含第一上部互連圖案M2a_I1至第四上部互連圖案M2a_I4。第一上部互連圖案M2a_I1至第四上部互連圖案M2a_I4可在第一方向D1上彼此平行延伸。第一上部互連圖案M2a_I1至第四上部互連圖案M2a_I4可平行於閘極圖案GEa。
第一互連線跡MPT1至第七互連線跡MPT7可為用以將第二互連圖案M2a安置於標準單元STD中的虛線（例如在平面視圖中）。第一互連線跡MPT1至第七互連線跡MPT7可在第一方向D1上延伸。舉例而言，第一上部互連圖案M2a_I1可安置於第二互連跡線MPT2上。第一上部互連圖案M2a_I1的中心可對準於（例如，與第二互連跡線MPT2重疊/一致）第二互連跡線MPT2。第二上部互連圖案M2a_I2可安置於第三互連跡線MPT3上。第二上部互連圖案M2a_I2的中心可對準於（例如，與第三互連跡線MPT3重疊/一致）第三互連跡線MPT3。第三上部互連圖案M2a_I3可安置於第五互連跡線MPT5上。第三上部互連圖案M2a_I3的中心可對準於（例如，與第五互連跡線MPT5重疊/一致）第五互連跡線MPT5。第四上部互連圖案M2a_I4可安置於第六互連跡線MPT6上。第四上部互連圖案M2a_I4的中心可對準於（例如，與第六互連跡線MPT6重疊/一致）第六互連跡線MPT6。
第一互連線跡MPT1至第七互連線跡MPT7可在第二方向D2上配置且可以第三間距P3彼此間隔開，例如在第二方向D2上。第三間距P3可小於第一間距P1。第三間距P3可大於第二間距P2。
第一互連線跡MPT1至第七互連線跡MPT7中的至少一者可對準於（例如，與閘極圖案GEa的中心重疊/一致）閘極圖案GEa的中心。舉例而言，閘極圖案GEa的中心可對準於（例如，與第四互連跡線MPT4重疊/一致）第四互連跡線MPT4。
在第一方向D1上彼此相對的第一單元邊界CB1a及第二單元邊界CB2a可界定於標準單元STD中。舉例而言，第一單元邊界CB1a及第二單元邊界CB2a可在第一方向D1上界定於標準單元STD的相對端處。第一單元邊界CB1a及第二單元邊界CB2a可在第二方向D2上延伸。第一下部電力圖案M1a_R1可安置於第一單元邊界CB1a上。第二下部電力圖案M1a_R2可安置於第二單元邊界CB2a上。
第一上部互連圖案M2a_I1與第一單元邊界CB1a之間的距離及第一上部互連圖案M2a_I1與第二單元邊界CB2a之間的距離可相同且可具有第一距離S1。第二上部互連圖案M2a_I2與第一單元邊界CB1a之間的距離及第二上部互連圖案M2a_I2與第二單元邊界CB2a之間的距離可相同且可具有第二距離S2。第一距離S1可小於第二距離S2。
切割圖案CPa可接近第一上部互連圖案M2a_I1的端部分置放。如下文將描述，切割圖案CPa可在單一互連跡線上的上部互連圖案的鄰近者之間的距離小於預定距離時形成。舉例而言，切割圖案CPa可在上部互連圖案之間的尖端至尖端距離/間隔小於形成上部互連圖案M2a的光微影製程的直接圖案化解析度時形成。切割圖案CPa可與第一下部電力圖案M1a_R1或第二下部電力圖案M1a_R2中的一者豎直地重疊。
通孔圖案V2a可置放於第一互連圖案M1a與第二互連圖案M2a的交叉點處，例如在平面視圖中。舉例而言，通孔圖案V2a可置放於第一互連圖案M1a與第二互連圖案M2a豎直地重疊處。通孔圖案V2a可界定通孔，所述通孔用以將第一互連線（例如，第一互連圖案M1a）豎直地連接至第二互連線（例如，第二互連圖案M2a）。在實施例中，通孔圖案V2a結合第二互連圖案M2a可界定第二金屬層。
圖4為示出置放及佈線圖2的標準單元的步驟S30的流程圖。圖5至圖7為示出置放及佈線圖4中所繪示的標準單元的步驟的平面視圖。
參考圖4及圖5，在第一方向D1上延伸的閘極圖案GEa可在第二方向D2上配置。閘極圖案GEa可以第一間距P1彼此間隔開，例如在第二方向D2上。
可界定第一互連線跡MPT1至第七互連線跡MPT7。第一互連線跡MPT1至第七互連線跡MPT7可在第一方向D1上彼此平行延伸。第一互連線跡MPT1至第七互連線跡MPT7可在第二方向D2上配置且可在第二方向D2上以第三間距P3彼此間隔開。
第一互連線跡MPT1至第七互連線跡MPT7中的一些可與閘極圖案GEa重疊。舉例而言，第四互連跡線MPT4可重疊且沿著閘極圖案GEa的中心延伸。
接著，可置放標準單元（在S301中）。舉例而言，第一標準單元STD1及第二標準單元STD2可置放於第一方向D1上。第一標準單元STD1及第二標準單元STD2可在第一方向D1上彼此鄰近。第一標準單元STD1及第二標準單元STD2中的每一者可為先前參考圖3所描述的標準單元STD。
一對劃分圖案DBa可安置於第一標準單元STD1及第二標準單元STD2中的每一者的兩側處。舉例而言，第一標準單元STD1及第二標準單元STD2的兩側處的閘極圖案GEa可用劃分圖案DBa置換。第一互連線跡MPT1及第七互連線跡MPT7可分別重疊且沿著劃分圖案DBa的中心延伸。
在第一方向D1上彼此相對的第一單元邊界CB1a及第二單元邊界CB2a可界定於第一標準單元STD1中。舉例而言，第一單元邊界CB1a及第二單元邊界CB2a可在第一方向D1上界定於第一標準單元STD1的相對端處。第一標準單元STD1的第一單元邊界CB1a及第二單元邊界CB2a可在第二方向D2上延伸。在第一方向D1上彼此相對的第一單元邊界CB1b及第二單元邊界CB2b可界定於第二標準單元STD2中。舉例而言，第一單元邊界CB1b及第二單元邊界CB2b可在第一方向D1上界定於第二標準單元STD2的相對端處。第二標準單元STD2的第一單元邊界CB1b及第二單元邊界CB2b可在第二方向D2上延伸。第一標準單元STD1的第一單元邊界CB1a可與第二標準單元STD2的第二單元邊界CB2b實質上相同。舉例而言，第一標準單元STD1及第二標準單元STD2可共用單個單元邊界。
如本文中所使用的諸如「相同」、「相等」、「平面」或「共面」的術語涵蓋包含可例如由於製造製程而發生的變化的一致或近似一致。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。
第一下部電力圖案M1a_R1可安置於第一標準單元STD1的第一單元邊界CB1a上。第二下部電力圖案M1a_R2可安置於第一標準單元STD1的第二單元邊界CB2a上。第三下部電力圖案M1a_R3可安置於第二標準單元STD2的第一單元邊界CB1b上。第一下部電力圖案M1a_R1的平行於第二方向D2的中心線CTL可與第一標準單元STD1的第一單元邊界CB1a重疊/一致。
第一下部互連圖案M1a_I1至第五下部互連圖案M1a_I5可安置於第一標準單元STD1上。第六下部互連圖案M1a_I6至第十下部互連圖案M1a_I10可安置於第二標準單元STD2上。第一下部互連圖案M1a_I1至第十下部互連圖案M1a_I10及第一下部電力圖案M1a_R1至第三下部電力圖案M1a_R3可構成第一互連圖案M1a。第一互連圖案M1a可界定第一金屬層（例如，第一互連線M1）。
第一上部互連圖案M2a_I1可安置於第二互連跡線MPT2上。第二上部互連圖案M2a_I2可安置於第三互連跡線MPT3上。第三上部互連圖案M2a_I3可安置於第五互連跡線MPT5上。第四上部互連圖案M2a_I4可安置於第六互連跡線MPT6上。
閘極切割圖案GCPa可插入於閘極圖案GEa之間。可提供閘極切割圖案GCPa以將單一閘極圖案GEa劃分為多個閘極圖案GEa。閘極切割圖案GCPa可安置於第一標準單元STD1的第一單元邊界CB1a、第一標準單元STD1的第二單元邊界CB2a以及第二標準單元STD2的第一單元邊界CB1b上。
自第一標準單元STD1上的第一上部互連圖案M2a_I1至中心線CTL的距離可為第一距離S1。第一標準單元STD1上的第一上部互連圖案M2a_I1可稱為第一標準單元STD1的第一互連圖案M2a_I1。自第二標準單元STD2上的第一上部互連圖案M2a_I1至中心線CTL的距離可為第一距離S1。第二標準單元STD2上的第一上部互連圖案M2a_I1可稱為第二標準單元STD2的第一上部互連圖案M2a_I1。舉例而言，中心線CTL可在平面視圖中重疊第一標準單元STD1及第二標準單元STD2的第一上部互連圖案M2a_I1之間的中心點。自第一標準單元STD1上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第二距離S2。第一標準單元STD1上的第二上部互連圖案M2a_I2可稱為第一標準單元STD1的第二互連圖案M2a_I2。自第二標準單元STD2上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第二距離S2。第二標準單元STD2上的第二上部互連圖案M2a_I2可稱為第二標準單元STD2的第二上部互連圖案M2a_I2。舉例而言，中心線CTL可在平面視圖中重疊第一標準單元STD1及第二標準單元STD2的第二上部互連圖案M2a_I2之間的中心點。第一距離S1可小於第二距離S2。舉例而言，第一標準單元STD1及第二標準單元STD2的第一上部互連圖案M2a_I1之間的間隙可小於第一標準單元STD1及第二標準單元STD2的第二上部互連圖案M2a_I2之間的間隙。包含本揭露的第一標準單元STD1及第二標準單元STD2的標準單元可為邏輯單元。
第一上部互連圖案M2a_I1的端部分可與下部電力圖案M1a_R1、下部電力圖案M1a_R2以及下部電力圖案M1a_R3中的至少一者豎直地重疊。第二上部互連圖案M2a_I2的端部分可不與下部電力圖案M1a_R1、下部電力圖案M1a_R2以及下部電力圖案M1a_R3豎直地重疊。在某些實施例中，第二上部互連圖案M2a_I2的端部分可與下部電力圖案M1a_R1、下部電力圖案M1a_R2以及下部電力圖案M1a_R3中的至少一者豎直地重疊。
參考圖4及圖6，可置放切割圖案CPa（在S302中）。切割圖案CPa中的每一者可與下部電力圖案M1a_R1、下部電力圖案M1a_R2以及下部電力圖案M1a_R3中的至少一者豎直地重疊。在彼此鄰近置放於單一互連跡線上、第一標準單元STD1及第二標準單元STD2上的上部互連圖案之間的距離小於預定距離（例如，光微影解析度距離）的情況下，可置放切割圖案CPa。在實施例中，預定距離可為第一距離S1與第二距離S2的總和。
切割圖案CPa可安置於第一標準單元STD1的第一單元邊界CB1a、第一標準單元STD1的第二單元邊界CB2a以及第二標準單元STD2的第一單元邊界CB1b上。
切割圖案CPa可安置於第一標準單元STD1的第一上部互連圖案M2a_I1與第二標準單元STD2的第一上部互連圖案M2a_I1之間。切割圖案CPa可安置於第二互連跡線MPT2上。切割圖案CPa的線寬可為第一距離S1的兩倍。切割圖案CPa可鄰近於第一上部互連圖案M2a_I1的端部分。
切割圖案CPa可不置放於鄰近於第二互連跡線MPT2的第三互連跡線MPT3上。即使當標準單元縮小時，上部互連圖案的部分應延伸以用於上部互連圖案與下部互連圖案之間的電連接。在此，可能有必要將用以形成尖端至尖端結構的切割圖案置放於上部互連圖案之間。舉例而言，尖端至尖端結構可為切割圖案形成於兩個尖端鄰近導體圖案之間的結構。舉例而言，尖端至尖端結構的兩個尖端可接觸安置於兩個尖端之間的切割圖案。根據本發明概念的實施例，上部互連圖案可經設計使得切割圖案CPa置放於互連跡線上但不置放於此類互連跡線附近的另一互連跡線上，例如直接鄰近於其上置放有切割圖案CPa的互連跡線的互連跡線。
然而，根據常規技術，第一切割圖案可置放於第一標準單元STD1上的第一上部互連圖案M2a_I1與第二標準單元STD2上的第一上部互連圖案M2a_I1之間，且有必要將第二切割圖案置放於第一標準單元STD1上的第二上部互連圖案M2a_I2與第二標準單元STD2上的第二上部互連圖案M2a_I2之間，此係由於第一標準單元STD1上的第二上部互連圖案M2a_I2與第二標準單元STD2上的第二上部互連圖案M2a_I2之間的距離小於第一距離S1與第二距離S2的總和。在此，第一切割圖案與第二切割圖案之間的距離可太小而難以使用單一罩幕圖案形成第二切割圖案。因此，有必要不僅形成用於形成第一切割圖案的第一罩幕圖案，而且形成用於形成第二切割圖案的第二罩幕圖案。相比之下，根據本發明概念的實施例，用於形成第二切割圖案的第二罩幕圖案可為不必要的。因此，在製造半導體裝置的製程中，減小需要罩幕的步驟的數目可為有益的。舉例而言，藉由形成尖端至尖端結構，改良半導體裝置的可靠性可為有益的，且此外減小製造半導體裝置的製程的成本可為有益的。
參考圖4及圖7，可對標準單元執行佈線操作（在S303中）。舉例而言，第一標準單元STD1及第二標準單元STD2的佈線可包含置放佈線圖案M2a_O。佈線圖案M2a_O可將標準單元彼此電連接，如所設計。
在實施例中，佈線圖案M2a_O可置放於第四互連跡線MPT4上。佈線圖案M2a_O及第一上部互連圖案M2a_I1至第四上部互連圖案M2a_I4可構成第二互連圖案M2a。第二互連圖案M2a可界定第二金屬層（例如，第二互連線M2）。
在置放佈線圖案M2a_O之後，可檢查設計規則（在S304中）。舉例而言，為了判定是否存在違反設計規則的部分，可對佈局執行驗證步驟。在一些實施例中，驗證步驟可包含評估驗證項目，諸如設計規則檢查（DRC）、電規則檢查（ERC）以及佈局對示意性（LVS）。可執行DRC項目的評估以評估佈局是否符合給定設計規則。可執行ERC項目的評估以評估佈局中是否存在電斷開的問題。可執行LVS項目的評估以評估佈局是否製備為與閘級接線對照表一致。
若置放及佈線參考圖4至圖7所描述的標準單元的步驟完成，則可對經設計佈局執行OPC製程，且接著可製造光罩幕。可藉由使用製造光罩幕的半導體製造製程製造半導體裝置（例如，參見圖1）。
圖8至圖10為平面視圖，其中的每一者示出根據本發明概念的實施例的半導體裝置的佈局。為了簡潔描述，先前參考圖4至圖7所描述的元件可藉由相同附圖標號識別，而不重複其重疊描述。
參考圖8，自第一標準單元STD1上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第一距離S1。自第二標準單元STD2上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第二距離S2。第一標準單元STD1上的第二上部互連圖案M2a_I2與第二標準單元STD2上的第二上部互連圖案M2a_I2之間的距離可為第一距離S1與第二距離S2的總和。切割圖案CPa可不安置於第三互連跡線MPT3上。第一距離S1與第二距離S2的總和可為上部互連圖案中的鄰近者之間的最小/最短距離，切割圖案CPa在所述距離處為不必要的。
參考圖9，自第一標準單元STD1上的第三上部互連圖案M2a_I3至中心線CTL的距離可為第二距離S2。自第二標準單元STD2上的第三上部互連圖案M2a_I3至中心線CTL的距離可為第二距離S2。自第一標準單元STD1上的第四上部互連圖案M2a_I4至中心線CTL的距離可為第二距離S2。自第二標準單元STD2上的第四上部互連圖案M2a_I4至中心線CTL的距離可為第二距離S2。
切割圖案CPa可不安置於第五互連跡線MPT5及第六互連跡線MPT6上。舉例而言，切割圖案CPa可既不安置於第五互連跡線MPT5上，亦不安置於鄰近於第五互連跡線MPT5的第六互連跡線MPT6上。
參考圖10，自第一標準單元STD1上的第一上部互連圖案M2a_I1至中心線CTL的距離可為第一距離S1。自第二標準單元STD2上的第一上部互連圖案M2a_I1至中心線CTL的距離可為第二距離S2。切割圖案CPa可不安置於第二互連跡線MPT2上。
自第一標準單元STD1上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第二距離S2。自第二標準單元STD2上的第二上部互連圖案M2a_I2至中心線CTL的距離可為第一距離S1。切割圖案CPa可不安置於第三互連跡線MPT3上。
切割圖案CPa可不安置於第五互連跡線MPT5及第六互連跡線MPT6上。在本實施例中，切割圖案CPa可不安置於第一標準單元STD1及第二標準單元STD2上。此可由於在單一互連跡線上彼此鄰近的上部互連圖案之間的距離等於或大於第一距離S1與第二距離S2的總和。因此，可省略形成切割圖案CPa的製程。因此，本實施例可有益於簡單化製造半導體裝置的製程。
圖11為示出根據本發明概念的實施例的半導體裝置的平面視圖。圖12A至圖12D為分別沿著圖11的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。圖13為圖11的區M的放大平面視圖。圖11及圖12A至圖12D中所繪示的半導體裝置為使用圖7的佈局在實際基底上實現的半導體裝置的實例。
參考圖11及圖12A至圖12D，第一邏輯單元LC1及第二邏輯單元LC2可設置於基底100上。構成邏輯電路的邏輯電晶體可安置於第一邏輯單元LC1及第二邏輯單元LC2上。
基底100可包含第一主動區PR及第二主動區NR。在實施例中，第一主動區PR可為PMOSFET區，且第二主動區NR可為NMOSFET區。基底100可為由矽、鍺、矽-鍺、化合物半導體材料或類似者形成或包含矽、鍺、矽-鍺、合成半導體材料或類似者的半導體基底。在實施例中，基底100可為矽晶圓。
第一主動區PR及第二主動區NR可由形成於基底100的上部部分中的第二溝槽TR2界定。第二溝槽TR2可位於第一主動區PR與第二主動區NR之間。第一主動區PR及第二主動區NR可在第一方向D1上用第二溝槽TR2插入於其間來彼此間隔開。第一主動區PR及第二主動區NR中的每一者可在不同於（例如，垂直於）第一方向D1的第二方向D2上延伸。
第一主動圖案AP1及第二主動圖案AP2可分別設置於第一主動區PR及第二主動區NR上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上彼此平行延伸。第一主動圖案AP1及第二主動圖案AP2中的每一者可為基底100的豎直突出部分。第一溝槽TR1可界定於第一主動圖案AP1中的鄰近者之間及第二主動圖案AP2中的鄰近者之間。第一溝渠TR1可比第二溝渠TR2更淺。舉例而言，第一溝渠TR1的底部表面可位於比第二溝渠TR2的底部表面更高的豎直層級處。
裝置隔離層ST可提供以填充第一溝渠TR1及第二溝渠TR2。裝置隔離層ST可由氧化矽形成或包含氧化矽。第一主動圖案AP1及第二主動圖案AP2的上部部分可在裝置隔離層ST上方豎直地突出（例如，參見圖12D）。第一主動圖案AP1及第二主動圖案AP2的上部部分中的每一者可為鰭形圖案，例如形成FinFET。裝置隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。裝置隔離層ST可覆蓋/接觸第一主動圖案AP1及第二主動圖案AP2的下部側表面。
應理解，當元件被稱為「連接」或「耦接」至另一元件時或「在」另一元件「上」時，所述元件可直接連接或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件稱為「直接連接」或「直接耦接」至另一元件，或稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。應以類似方式解譯用以描述元件之間的關係的其他詞（例如，「在……之間」對「直接在……之間」、「鄰近」對「直接鄰近」，等）。
第一源極/汲極圖案SD1可設置於第一主動圖案AP1的上部部分中。第一源極/汲極圖案SD1可為第一導電類型（例如，p型）的雜質區。第一通道圖案CH1可插入於每對第一源極/汲極圖案SD1之間。第二源極/汲極圖案SD2可設置於第二主動圖案AP2的上部部分中。第二源極/汲極圖案SD2可為第二導電類型（例如，n型）的雜質區。第二通道圖案CH2可插入於每對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。在實施例中，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可具有與第一通道圖案CH1及第二通道圖案CH2的頂部表面共面的頂部表面。替代地，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的頂部表面可高於第一通道圖案CH1及第二通道圖案CH2的頂部表面。
第一源極/汲極圖案SD1可由具有大於基底100的晶格常數的晶格常數的半導體材料（例如，SiGe）形成或包含半導體材料。在此情況下，第一源極/汲極圖案SD1可將壓縮應力施加於第一通道圖案CH1上。第二源極/汲極圖案SD2可由與基底100相同的半導體材料（例如，Si）形成或包含與基底100相同的半導體材料。
閘極電極GE可提供以跨越第一主動圖案AP1及第二主動圖案AP2且在第一方向D1上延伸。閘極電極GE可配置為在第二方向D2上以第一間距P1彼此間隔開。閘極電極GE可與第一通道圖案CH1及第二通道圖案CH2豎直地重疊。閘極電極GE中的每一者可提供以面向第一通道圖案CH1及第二通道圖案CH2中的每一者的頂部表面及相對側表面。
返回參考圖12D，閘極電極GE可設置於第一通道圖案CH1的第一頂部表面TS1上及第一通道圖案CH1的至少一個第一側表面SW1上。閘極電極GE可設置於第二通道圖案CH2的第二頂部表面TS2上及第二通道圖案CH2的至少一個第二側表面SW2。舉例而言，根據實施例的電晶體可為三維場效電晶體（例如，FinFET），其中閘極電極GE提供為三維環繞通道圖案CH1或通道圖案CH2。
一對閘極間隔件GS可安置於閘極電極GE中的每一者的相對側表面上。閘極間隔件GS可沿著閘極電極GE且在第一方向D1上延伸。閘極間隔件GS的頂部表面可高於閘極電極GE的頂部表面。閘極間隔件GS的頂部表面可與下文將描述的第一層間絕緣層110的頂部表面共面。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或包含SiCN、SiCON或SiN中的至少一者。在實施例中，閘極間隔件GS可為多層結構，所述多層結構包含選自SiCN、SiCON以及SiN的至少兩種不同材料。
閘極頂蓋圖案GP可設置於閘極電極GE中的每一者上。閘極頂蓋圖案GP可沿著閘極電極GE且在第一方向D1上延伸。閘極頂蓋圖案GP可由相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料形成或包含相對於第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性的材料，所述材料將在下文描述。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或包含SiON、SiCN、SiCON或SiN中的至少一者。
閘極介電圖案GI可分別插入於閘極電極GE與第一主動圖案AP1之間以及閘極電極GE與第二主動圖案AP2之間。閘極介電圖案GI可沿著安置於其上的閘極電極GE的底部表面延伸。作為實例，閘極介電圖案GI可覆蓋/接觸第一通道圖案CH1的第一頂部表面TS1及第一側表面SW1。另一閘極介電圖案GI可覆蓋/接觸第二通道圖案CH2的第二頂部表面TS2及第二側表面SW2。在實施例中，閘極介電圖案GI可提供以覆蓋/接觸閘極電極GE下方的裝置隔離層ST的頂部表面（例如，參見圖12D）。
在實施例中，閘極介電圖案GI可由介電常數高於氧化矽層的介電常數的高k介電材料形成或包含介電常數高於氧化矽層的介電常數的高k介電材料。舉例而言，高k介電材料可包含以下中的至少一者或由以下中的至少一個者形成：氧化鉿、氧化鉿矽、氧化鉻鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
在另一實施例中，半導體裝置可包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，閘極介電圖案GI可包含呈現鐵電性質的鐵電層及呈現順電性質的順電層。
鐵電層可具有負電容，且順電層可具有正電容。在兩個或大於兩個電容器串聯連接且每一電容器具有正電容的情況下，總電容可減小至小於電容器中的每一者的電容的值。相比之下，在串聯連接的電容器中的至少一者具有負電容的情況下，串聯連接的電容器的總電容可具有正值且可大於每一電容的絕對值。
在具有負電容的鐵電層及具有正電容的順電層串聯連接的情況下，串聯連接的鐵電層及順電層的總電容可增加。由於總電容的此增加，包含鐵電層的電晶體在室溫下可具有小於60毫伏/十倍的亞臨限值擺動（subthreshold swing；SS）。
鐵電層可具有鐵電性質。鐵電層可由以下中的至少一者形成或包含以下中的至少一者：例如，氧化鉿、氧化鉻鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦。在此，氧化鉻鋯可為摻雜有鋯（Zr）的氧化鉿。替代地，氧化鉿鋯可為由鉿（HF）、鋯（Zr）及/或氧（O）構成的化合物。
鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包含以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）。鐵電層中的摻雜劑的種類可取決於包含於鐵電層中的鐵電材料而變化。
在鐵電層包含氧化鉿的情況下，鐵電層中的摻雜劑可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）中的至少一者。
在摻雜劑為鋁（Al）的情況下，鐵電層中的鋁的含量可在3原子%（atomic percentage；at%）至8原子%的範圍內。在此，摻雜劑（例如，鋁原子）的含量可為鋁原子的數目與鉿原子及鋁原子的數目的百分比，例如在鐵電層中。
在摻雜劑為矽（Si）的情況下，鐵電層中的矽的含量可在2原子%至10原子%的範圍內。在摻雜劑為釔（Y）的情況下，鐵電層中的釔的含量可在2原子%至10原子%的範圍內。在摻雜劑為釓（Gd）的情況下，鐵電層中的釓的含量可在1原子%至7原子%的範圍內。在摻雜劑為鋯（Zr）的情況下，鐵電層中的鋯的含量可在50原子%至80原子%的範圍內。
順電層可具有順電性質。順電層可由例如氧化矽及/或高k金屬氧化物中的至少一者形成或包含氧化矽及/或高k金屬氧化物中的至少一者。用作順電層的高k金屬氧化物可包含例如氧化鉿、氧化鋯及/或氧化鋁中的至少一者，但本發明概念不限於此等實例。
鐵電層及順電層可由相同材料形成或包含相同材料。鐵電層可具有鐵電性質，但順電層可不具有鐵電性質。舉例而言，在鐵電層及順電層含有氧化鉿的情況下，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
僅當鐵電層厚度處於特定範圍時，鐵電層可呈現鐵電性質。在實施例中，鐵電層可具有在0.5奈米至10奈米範圍內的厚度，但本發明概念不限於此實例。由於與鐵電性質的發生相關聯的臨界厚度取決於鐵電材料的種類而變化，因此鐵電層的厚度可取決於鐵電材料的種類而改變。
作為實例，閘極介電圖案GI可包含單一鐵電層。作為另一實例，閘極介電圖案GI可包含彼此間隔開的多個鐵電層。閘極介電圖案GI可具有多個鐵電層及多個順電層交替地堆疊的多層結構。
閘極電極GE可包含第一金屬圖案及第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極介電圖案GI上及第一通道圖案CH1及第二通道圖案CH2附近。第一金屬圖案可包含功函數金屬，所述功函數金屬可用以調整電晶體的臨限電壓。藉由調整第一金屬圖案的厚度及組成，實現具有所要臨限電壓的電晶體可為可能的。
第一金屬圖案可包含金屬氮化物層。舉例而言，第一金屬圖案可包含由至少一種金屬材料構成的層，所述金屬材料係選自由以下組成之群：鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）以及鉬（Mo）以及氮（N）。在實施例中，第一金屬圖案可更包含碳（C）。第一金屬圖案可包含多個堆疊的功函數金屬層。
第二金屬圖案可由金屬材料形成或包含金屬材料，所述金屬材料的電阻低於第一金屬圖案。舉例而言，第二金屬圖案可包含至少一種金屬材料，所述金屬材料係選自由以下組成之群：鎢（W）、鋁（Al）、鈦（Ti）以及（Ta）。
第一層間絕緣膜110可設置於基底100上。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110的頂部表面可與閘極頂蓋圖案GP的頂部表面及閘極間隔件GS的頂部表面實質上共面。第二層間絕緣層120可設置於第一層間絕緣層110上以覆蓋/接觸閘極頂蓋圖案GP。第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。在實施例中，第一層間絕緣層110至第四層間絕緣層140中的至少一者可包含氧化矽層或可為氧化矽層。
在第二方向D2上彼此相對的一對劃分結構DB可設置於第一邏輯單元LC1及第二邏輯單元LC2的兩側處。劃分結構DB可在第一方向D1上平行於閘極電極GE延伸。彼此鄰近的劃分結構DB與閘極電極GE之間的間距可等於第一間距P1。
劃分結構DB可提供以穿透第一層間絕緣層110及第二層間絕緣層120，且可延伸至第一主動圖案AP1及第二主動圖案AP2中。劃分結構DB可提供以穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。劃分結構DB可將第一邏輯單元LC1及第二邏輯單元LC2中的每一者的第一主動區PR及第二主動區NR與相鄰邏輯單元的主動區分離。
主動觸點AC可提供以穿透第一層間絕緣層110及第二層間絕緣層120且可分別電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。主動觸點AC中的每一者可設置於一對閘極電極GE之間。
主動觸點AC可為自對準觸點。舉例而言，主動觸點AC可藉由使用閘極頂蓋圖案GP及閘極間隔件GS的自對準製程來形成。在實施例中，主動觸點AC可覆蓋閘極間隔件GS的側表面的至少一部分。儘管未繪示，但主動觸點AC可覆蓋閘極頂蓋圖案GP的頂部表面的一部分。
矽化物圖案SC可插入於主動觸點AC與第一源極/汲極圖案SD1之間及主動觸點AC與第二源極/汲極圖案SD2之間。主動觸點AC可經由矽化物圖案SC電連接至源極/汲極圖案SD1及/或源極/汲極圖案SD2。矽化物圖案SC可由金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳以及矽化鈷）中的至少一者形成或包含金屬矽化物材料中的至少一者。
閘極觸點GC可提供以穿透第二層間絕緣層120及閘極頂蓋圖案GP且可電連接至閘極電極GE。參考圖12B，上部絕緣圖案UIP可提供以填充主動觸點AC中的每一者的鄰近於閘極觸點GC的上部區。在此情況下，防止閘極觸點GC與鄰近於其的主動觸點AC接觸且從而防止在閘極觸點GC與主動觸點AC之間發生短路問題可為有益的。
主動觸點AC及閘極觸點GC中的每一者可包含導電圖案FM及圍封導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可由金屬材料（例如，鋁、銅、鎢、鉬以及鈷）中的至少一者形成或包含金屬材料中的至少一者。障壁圖案BM可提供以覆蓋/接觸導電圖案FM的側表面及底部表面。在實施例中，障壁圖案BM可包含金屬層及金屬氮化物層。金屬層可由以下中的一者形成或包含以下中的至少一者：鈦、鉭、鎢、鎳、鈷或鉑。金屬氮化物層可由以下中的至少一者形成或包含以下中的至少一者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）。
第一金屬層M1可設置於第三層間絕緣層130中。第一金屬層M1可包含第一下部電力線M1_R1、第二下部電力線M1_R2、第三下部電力線M1_R3以及第一下部互連線M1_I1至第十下部互連線M1_I10。
第一下部電力線M1_R1至第三下部電力線M1_R3中的每一者可在第二方向D2上延伸以跨越第一邏輯單元LC1或第二邏輯單元LC2。舉例而言，在第一方向D1上彼此相對的第一單元邊界CB1a及第二單元邊界CB2a可界定於第一邏輯單元LC1中。第一單元邊界CB1a及第二單元邊界CB2a可在第二方向D2上延伸。在第一方向D1上彼此相對的第一單元邊界CB1b及第二單元邊界CB2b可界定於第二邏輯單元LC2中。第一單元邊界CB1b及第二單元邊界CB2b可在第二方向D2上延伸。第一邏輯單元LC1的第一單元邊界CB1a可與第二邏輯單元LC2的第二單元邊界CB2b實質上相同。舉例而言，第一邏輯單元LC1及第二邏輯單元LC2可共用單個單元邊界。
閘極切割圖案GCP可設置於閘極電極GE之間。閘極切割圖案GCP可將閘極電極GE劃分為多個閘極電極GE。閘極切割圖案GCP可設置於第一邏輯單元LC1的第一單元邊界CB1a、第一邏輯單元LC1的第二單元邊界CB2a以及第二邏輯單元LC2的第一單元邊界CB1b上。
第一下部電力線M1_R1可安置於第一邏輯單元LC1的第一單元邊界CB1a上。第二下部電力線M1_R2可安置於第一邏輯單元LC1的第二單元邊界CB2a上。第三下部電力線M1_R3可安置於第二邏輯單元LC2的第一單元邊界CB1b上。第一下部電力線M1_R1的平行於第二方向D2的中心線CTL可與第一邏輯單元LC1的第一單元邊界CB1a重疊。
第一下部互連線M1_I1至第五下部互連線M1_I5可安置於第一下部電力線M1_R1與第二下部電力線M1_R2之間。第一下部互連線M1_I1至第五下部互連線M1_I5中的每一者可為在第二方向D2上延伸的線形結構或條形結構。
第六下部互連線M1_I6至第十下部互連線M1_I10可安置於第一下部電力線M1_R1與第三下部電力線M1_R3之間。第六下部互連線M1_I6至第十下部互連線M1_I10中的每一者可為在第二方向D2上延伸的線形結構或條形結構。
第一下部互連線M1_I1至第五下部互連線M1_I5可在第一方向D1上配置且可在第一方向D1上以第二間距P2彼此間隔開。第六下部互連線M1_I6至第十下部互連線M1_I10可在第一方向D1上配置且可在第一方向D1上以第二間距P2彼此間隔開。第二間距P2可小於第一間距P1。第一金屬層M1可更包含下部通孔VI1。下部通孔VI1可設置於下部互連線下方。舉例而言，下部通孔VI1可將下部互連線電連接至安置於第一金屬層M1下方的導電圖案，例如閘極觸點GC及主動觸點AC。
在實施例中，下部互連線及其下的下部通孔可分別經由單獨製程形成。舉例而言，第一金屬層M1的下部互連線及下部通孔中的每一者可藉由單一金屬鑲嵌製程形成。可使用次20奈米製程製造根據本實施例的半導體裝置。
第二金屬層M2可設置於第四層間絕緣層140中。第二金屬層M2可包含第一上部互連線M2_I1至第四上部互連線M2_I4以及佈線M2_O。第二金屬層M2的上部互連線中的每一者可為在第一方向D1上延伸的線形結構或條形結構。舉例而言，上部互連線可在第一方向D1上彼此平行延伸。當以平面視圖查看時，上部互連線可平行於閘極電極GE。上部互連線可在第二方向D2上配置且可在第二方向D2上以第三間距P3彼此間隔開。第三間距P3可小於第一間距P1。第三間距P3可大於第二間距P2。
第一上部互連線M2_I1至第四上部互連線M2_I4中的每一者可自第一主動區PR上的區延伸至第二主動區NR上的區。第一上部互連線M2_I1至第四上部互連線M2_I4中的每一者可不延伸至超出第一單元邊界CB1a或第一單元邊界CB1b的區。第一上部互連線M2_I1至第四上部互連線M2_I4中的每一者可不延伸至超出第二單元邊界CB2a或第二單元邊界CB2b的區。舉例而言，第一上部互連線M2_I1至第四上部互連線M2_I4可不跨越第一單元邊界CB1a及第一單元邊界CB1b及第二單元邊界CB2a以及第二單元邊界CB2b。
第一上部互連線M2_I1的端部分可與下部電力線M1_R1、下部電力線M1_R2以及下部電力線M1_R3中的至少一者豎直地重疊。第二上部互連線M2_I2的端部分可不與下部電力線M1_R1、下部電力線M1_R2以及下部電力線M1_R3豎直地重疊。在實施例中，第二上部互連線M2_I2的端部分可與下部電力線M1_R1、下部電力線M1_R2以及下部電力線M1_R3中的至少一者豎直地重疊。
佈線M2_O可延伸至超出第一單元邊界CB1a或第一單元邊界CB1b或第二單元邊界CB2a或第二單元邊界CB2b的區。舉例而言，佈線M2_O可延伸至第二邏輯單元LC2上的區，所述區在第一方向D1上鄰近於第一邏輯單元LC1。舉例而言，佈線M2_O可將邏輯單元的邏輯電路連接至另一邏輯單元的另一邏輯電路。
第二金屬層M2可更包含上部通孔VI2。上部通孔VI2可設置於上部互連線之下。舉例而言，上部通孔VI2可將上部互連線電連接至下部互連線。
第一金屬層M1的互連線可由導電材料形成或包含導電材料，所述導電材料與第二金屬層M2的導電材料相同或不同。舉例而言，第一金屬層M1及第二金屬層M2的互連線可由金屬材料中的至少一者（例如，鋁、銅、鎢、鉬以及鈷）形成或包含金屬材料中的至少一者。儘管未繪示，但多個金屬層可進一步堆疊於第四層間絕緣層140上。堆疊金屬層中的每一者可包含佈線。
將參考圖13更詳細地描述第二金屬層M2。參考圖13，第一邏輯單元LC1上的第一上部互連線M2_I1可包含提供為其末端/尖端部分的第一端EN1。第二邏輯單元LC2上的第一上部互連線M2_I1可包含提供為其末端/尖端部分的第二端EN2。第一端EN1及第二端EN2可用中心線CTL插入於其間來彼此間隔開且可面向彼此。自中心線CTL至各別第一端EN1及第二端EN2的距離可實質上相同。舉例而言，在第一方向D1上第一邏輯單元LC1上的第一上部互連線M2_I1的第一端EN1與中心線CTL之間的最大/最長距離可為第一距離S1。舉例而言，第一端EN1可在平面視圖中具有彎曲輪廓（例如，彎曲端線），且在第一方向D1上第一端EN1與中心線CTL之間的距離可取決於第一端EN1的位置。在第一方向D1上第二邏輯單元LC2上的第一上部互連線M2_I1的第二端EN2與中心線CTL之間的最大/最長距離可為第一距離S1。舉例而言，第二端EN2可在平面視圖中具有彎曲輪廓（例如，彎曲端線），且在第一方向D1上第二端EN2與中心線CTL之間的距離可取決於第二端EN2的位置。第一端EN1及第二端EN2中的每一者可例如在平面視圖中具有凹入輪廓。舉例而言，上部互連線的鄰近於參考圖7所描述的切割圖案CPa的端部分可具有凹入輪廓。此凹入輪廓可藉由如本揭露的其他部分中所解釋藉由在第一邏輯單元LC1與第二邏輯單元LC2之間插入切割圖案CPa來形成第一邏輯單元LC1及第二邏輯單元LC2的第一上部互連線M2_I1的製程來形成。在實施例中，第一端EN1及第二端EN2可具有實質上相同曲率，例如在平面視圖中相對於中心線CTL具有鏡像對稱。替代地，第一端EN1及第二端EN2可具有彼此不同的曲率。在此，曲率可定義為最接近於上部互連線的彎曲端部分的假想圓的半徑的倒數。
第一邏輯單元LC1上的第二上部互連線M2_I2可包含提供為其末端/尖端部分的第三端EN3。第二邏輯單元LC2上的第二上部互連線M2_I2可包含提供為其末端/尖端部分的第四端EN4。第三端EN3及第四端EN4可用中心線CTL插入於其間來彼此間隔開且可面向彼此。自中心線CTL至各別第三端EN3及第四端EN4的距離可實質上相同。舉例而言，在第一方向D1上第一邏輯單元LC1上的第二上部互連線M2_I2的第三端EN3與中心線CTL之間的最小/最短距離可為第二距離S2。舉例而言，第三端EN3可在平面視圖中具有彎曲輪廓（例如，端線），且在第一方向D1上第三端EN3與中心線CTL之間的距離可取決於第三端EN3的位置。在第一方向D1上第二邏輯單元LC2上的第二上部互連線M2_I2的第四端EN4與中心線CTL之間的最小/最短距離可為第二距離S2。舉例而言，第四端EN4可在平面視圖中具有彎曲輪廓（例如，端線），且在第一方向D1上第四端EN4與中心線CTL之間的距離可取決於第四端EN4的位置。第三端EN3及第四端EN4中的每一者可例如在平面視圖中具有凸出輪廓。舉例而言，上部互連線的不鄰近於參考圖7所描述的切割圖案CPa的端部分可具有凸出輪廓。此凸出輪廓可藉由如本揭露的其他部分中所解釋形成第一邏輯單元LC1及第二邏輯單元LC2的第二上部互連線M2_I2的製程來形成。在實施例中，第三端EN3及第四端EN4可提供為具有實質上相同曲率，例如在平面視圖中相對於中心線CTL具有鏡像對稱。替代地，第三端EN3及第四端EN4可提供為具有彼此不同的曲率。第一邏輯單元LC1上的第二上部互連線M2_I2可稱為第一邏輯單元LC1的第二上部互連線M2_I2，且第二邏輯單元LC2上的第二上部互連線M2_I2可稱為第二邏輯單元LC2的第二上部互連線M2_I2。此命名法亦可應用於第三上部互連線及第四上部互連線。
在實施例中，第一端EN1及第三端EN3可提供為具有實質上相同曲率。替代地，第一端EN1及第三端EN3可提供為具有彼此不同的曲率。
圖14、圖16、圖18以及圖20為放大平面視圖，其中的每一者示出圖11的區M且示出根據本發明概念的實施例的製造半導體裝置的第二金屬層的方法。圖15、圖17、圖19以及圖21為分別沿著圖14、圖16、圖18以及圖20的線A-A'截取的截面視圖。
參考圖14及圖15，第四層間絕緣層140可形成於基底100上。切割圖案CP可形成於第四層間絕緣層140中。舉例而言，切割圖案CP的形成可包含：使用光罩幕形成第一罩幕圖案（未繪示），所述光罩幕基於圖6的切割圖案CPa的設計而製造；使用第一罩幕圖案作為蝕刻罩幕來蝕刻第四層間絕緣層140的上部部分以形成空白空間；以及用切割圖案CP填充空白空間。切割圖案CP可由材料形成或包含材料，所述材料相對於第四層間絕緣層140具有蝕刻選擇性。在第一方向D1上切割圖案CP的最大寬度可為第一距離S1的兩倍。切割圖案CP可形成於第一下部電力線M1_R1的中心線CTL上。切割圖案CP可例如在平面視圖中具有彎曲輪廓。
參考圖16及圖17，第一罩幕MK1可形成於第四層間絕緣層140上。可對第四層間絕緣層140執行使用第一罩幕MK1作為蝕刻罩幕的蝕刻製程。開口OP可界定於第一罩幕MK1中。開口OP可界定待在後續步驟中形成的上部互連線的位置。切割圖案CP可不藉由蝕刻製程蝕刻，且凹槽GRV可形成於第四層間絕緣層140中。凹槽GRV可形成於第四層間絕緣層140的上部部分中。
參考圖18及圖19，可形成導電材料以填充凹槽GRV。因此，第一上部互連線M2_I1及第二上部互連線M2_I2可形成於第四層間絕緣層140中。第一邏輯單元LC1上的第一上部互連線M2_I1可藉由切割圖案CP與第二邏輯單元LC2上的第一上部互連線M2_I1間隔開。第一端EN1及第二端EN2可具有對應於切割圖案CP的輪廓的輪廓。舉例而言，第一端EN1及第二端EN2中的每一者可具有凹入輪廓。
參考圖20及圖21，切割圖案CP可選擇性地移除。藉由移除切割圖案CP形成的空白空間可填充有絕緣材料。在製造製程的最終步驟中，第一上部互連線M2_I1及第二上部互連線M2_I2可具有圖13中所繪示的結構。
圖22及圖24為放大平面視圖，其中的每一者示出圖11的區M且示出根據本發明概念的實施例的製造半導體裝置的第二金屬層的方法。圖23及圖25為分別沿著圖22及圖24的線A-A'截取的截面視圖。
參考圖22及圖23，第一初始上部互連線M2_I1L及第二上部互連線M2_I2可形成於第四層間絕緣層140的上部部分中。第一初始上部互連線M2_I1L可在第一方向D1上延伸以跨越中心線CTL。第二上部互連線M2_I2中的每一者的端部分可具有凸出輪廓。
參考圖24及圖25，第一罩幕MK1可形成於第四層間絕緣層140上。開口OP可界定於第一罩幕MK1中。開口OP可使用光罩幕形成，所述光罩幕基於圖6中所繪示的切割圖案CPa的設計而製造。開口OP可具有凸出輪廓。在第一方向D1上開口OP的最大寬度可為第一距離S1的兩倍。
返回參考圖20及圖21，第一初始上部互連線M2_I1L可藉由使用第一罩幕MK1作為蝕刻罩幕的蝕刻製程來蝕刻。第一上部互連線M2_I1可藉由蝕刻第一初始上部互連線M2_I1L來形成。第一邏輯單元LC1上的第一上部互連線M2_I1可在第一方向D1上與第二邏輯單元LC2上的第一上部互連線M2_I1間隔開。第一端EN1及第二端EN2中的每一者可具有凹入輪廓。藉由蝕刻第一初始上部互連線M2_I1L形成的空白空間可填充有絕緣材料。舉例而言，由絕緣材料形成的絕緣圖案可插入於第一邏輯單元LC1上的第一上部互連線M2_I1與第二邏輯單元LC2上的第一上部互連線M2_I1之間。在製造製程的最終步驟中，第一上部互連線M2_I1及第二上部互連線M2_I2可具有圖13中所繪示的結構。
圖26為示出根據本發明概念的實施例的半導體裝置的平面視圖。圖27為圖26的區M的放大平面視圖。圖26及圖27的半導體裝置為使用圖8的佈局實際上實現於基底上的半導體裝置的實例。在本實施例的以下描述中，出於簡潔起見，先前參考圖13所描述的元件可不再次描述。
參考圖26及圖27，第一邏輯單元LC1上的第一上部互連線M2_I1與中心線CTL之間的最大/最長距離可為第一距離S1。第二邏輯單元LC2上的第一上部互連線M2_I1與中心線CTL之間的最大/最長距離可為第一距離S1。第一端EN1及第二端EN2中的每一者可具有凹入輪廓。舉例而言，上部互連線的鄰近於參考圖8所描述的切割圖案CPa的端部分可具有凹入輪廓。
第一邏輯單元LC1上的第二上部互連線M2_I2與中心線CTL之間的最小/最短距離可為第一距離S1。第二邏輯單元LC2上的第二上部互連線M2_I2與中心線CTL之間的最小/最短距離可為第二距離S2。第三端EN3及第四端EN4中的每一者可具有凸出輪廓。舉例而言，上部互連線的不鄰近於參考圖8所描述的切割圖案CPa的端部分可具有凸出輪廓。
圖28為示出根據本發明概念的實施例的半導體裝置的平面視圖。圖29為圖28的區M的放大平面視圖。圖28及圖29的半導體裝置為使用圖9的佈局實際上實現於基底上的半導體裝置的實例。在本實施例的以下描述中，出於簡潔起見，先前參考圖13所描述的元件可不再次描述。
參考圖28及圖29，第一邏輯單元LC1上的第三上部互連線M2_I3可包含提供為其末端/尖端部分的第一端EN1。第二邏輯單元LC2上的第三上部互連線M2_I3可包含提供為其末端/尖端部分的第二端EN2。第一端EN1及第二端EN2可用中心線CTL插入於其間來彼此間隔開且可面向彼此。第一邏輯單元LC1上的第三上部互連線M2_I3與中心線CTL之間的最小/最短距離可為第二距離S2。第二邏輯單元LC2上的第三上部互連線M2_I3與中心線CTL之間的最小/最短距離可為第二距離S2。舉例而言，自中心線CTL至各別第一端EN1及第二端EN2的距離可實質上相同。第一端EN1及第二端EN2中的每一者可具有凸出輪廓。舉例而言，上部互連線的不鄰近於（例如，不接觸）參考圖9所描述的切割圖案CPa的端部分可具有凸出輪廓。在實施例中，第一端EN1及第二端EN2可提供為具有實質上相同曲率，例如在平面視圖中相對於中心線CTL具有鏡像對稱。替代地，第一端EN1及第二端EN2可提供為具有彼此不同的曲率。
第一邏輯單元LC1上的第四上部互連線M2_I4可包含提供為其末端/尖端部分的第三端EN3。第二邏輯單元LC2上的第四上部互連線M2_I4可包含提供為其末端/尖端部分的第四端EN4。第三端EN3及第四端EN4可用中心線CTL插入於其間來彼此間隔開且可面向彼此。第一邏輯單元LC1上的第四上部互連線M2_I4與中心線CTL之間的最小/最短距離可為第二距離S2。第二邏輯單元LC2上的第四上部互連線M2_I4與中心線CTL之間的最小/最短距離可為第二距離S2。舉例而言，自中心線CTL至各別第三端EN3及第四端EN4的距離可實質上相同。第三端EN3及第四端EN4中的每一者可具有凸出輪廓。舉例而言，上部互連線的不鄰近於（例如，不接觸）參考圖9所描述的切割圖案CPa的端部分可具有凸出輪廓。在實施例中，第三端EN3及第四端EN4可提供為具有實質上相同曲率，例如在平面視圖中相對於中心線CTL具有鏡像對稱。替代地，第三端EN3及第四端EN4可提供為具有彼此不同的曲率。在實施例中，第一端EN1及第三端EN3可提供為具有實質上相同曲率。替代地，第一端EN1及第三端EN3可提供為具有彼此不同的曲率。
圖30為示出根據本發明概念的實施例的半導體裝置的平面視圖。圖31為圖30的區M的放大平面視圖。圖30及圖31的半導體裝置為使用圖10的佈局實際上實現於基底上的半導體裝置的實例。在本實施例的以下描述中，出於簡潔起見，先前參考圖13所描述的元件可不再次描述。
參考圖30及圖31，第一邏輯單元LC1上的第一上部互連線M2_I1與中心線CTL之間的最小/最短距離可為第一距離S1。第二邏輯單元LC2上的第一上部互連線M2_I1與中心線CTL之間的最小/最短距離可為第二距離S2。第一端EN1及第二端EN2中的每一者可具有凸出輪廓。舉例而言，上部互連線的不鄰近於參考圖10所描述的切割圖案CPa的端部分可具有凸出輪廓。
第一邏輯單元LC1上的第二上部互連線M2_I2與中心線CTL之間的最小/最短距離可為第二距離S2。第二邏輯單元LC2上的第二上部互連線M2_I2與中心線CTL之間的最小/最短距離可為第一距離S1。第三端EN3及第四端EN4中的每一者可具有凸出輪廓。舉例而言，上部互連線的不鄰近於參考圖10所描述的切割圖案CPa的端部分可具有凸出輪廓。
圖32A至圖32D為分別沿著圖11的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。為了簡潔描述，先前參考圖11及圖12A至圖12D所描述的元件可藉由相同附圖標號識別，而不重複其重疊描述。
參考圖11及圖32A至圖32D，可提供包含第一主動區PR及第二主動區NR的基底100。裝置隔離層ST可設置於基底100上。裝置隔離層ST可在基底100的上部部分中界定第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可分別界定於第一主動區PR及第二主動區NR上。
第一主動圖案AP1可包含豎直堆疊的第一通道圖案CH1。經堆疊第一通道圖案CH1可在第三方向D3上彼此間隔開。經堆疊第一通道圖案CH1可彼此豎直地重疊。第二主動圖案AP2可包含豎直地堆疊的第二通道圖案CH2。經堆疊第二通道圖案CH2可在第三方向D3上彼此間隔開。經堆疊第二通道圖案CH2可彼此豎直地重疊。第一通道圖案CH1及第二通道圖案CH2可由矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的至少一者形成或包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）中的至少一者。
第一主動圖案AP1可更包含第一源極/汲極圖案SD1。經堆疊第一通道圖案CH1可插入每一鄰近對第一源極/汲極圖案SD1之間。經堆疊第一通道圖案CH1可將鄰近對第一源極/汲極圖案SD1彼此電連接。
第二主動圖案AP2可更包含第二源極/汲極圖案SD2。經堆疊第二通道圖案CH2可插入每一鄰近對第二源極/汲極圖案SD2之間。經堆疊第二通道圖案CH2可將鄰近對第二源極/汲極圖案SD2彼此電連接。
閘極電極GE可提供以跨越第一通道圖案CH1及第二通道圖案CH2且在第一方向D1上延伸。閘極電極GE可與第一通道圖案CH1及第二通道圖案CH2豎直地重疊。一對閘極間隔件GS可安置於閘極電極GE的相對側表面上。閘極頂蓋圖案GP可設置於閘極電極GE上。
閘極電極GE可提供以環繞第一通道圖案CH1及第二通道圖案CH2中的每一者（例如，參見圖32D）。閘極電極GE可設置於第一通道圖案CH1的第一頂部表面TS1、至少一個第一側表面SW1以及第一底部表面BS1上。閘極電極GE可設置於第二通道圖案CH2的第二頂部表面TS2、至少一個第二側表面SW2以及第二底部表面BS2上。舉例而言，閘極電極GE可提供以面向第一通道圖案CH1及第二通道圖案CH2中的每一者的頂部表面、底部表面以及兩個側表面。舉例而言，根據本實施例的電晶體可為環繞式閘極FET（gate-all-around FET；GAAFET）（例如，MBCFET），其中閘極電極GE提供以三維環繞通道圖案CH1或通道圖案CH2。
閘極介電圖案GI可設置於閘極電極GE與第一通道圖案CH1及第二通道圖案CH2中的每一者之間。閘極介電圖案GI可提供以環繞第一通道圖案CH1及第二通道圖案CH2中的每一者。
絕緣圖案IP可插入於第二主動區NR上的閘極介電圖案GI與第二源極/汲極圖案SD2之間。閘極電極GE可藉由閘極介電圖案GI及絕緣圖案IP與第二源極/汲極圖案SD2間隔開。在實施例中，可在第一主動區PR上省略絕緣圖案IP。
第一層間絕緣層110及第二層間絕緣層120可設置於基底100上。主動觸點AC可提供以穿透第一層間絕緣層110及第二層間絕緣層120且可分別電連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極觸點GC可提供以穿透第二層間絕緣層120及閘極頂蓋圖案GP且可電連接至閘極電極GE。
第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。第一金屬層M1可設置於第三層間絕緣層130中。第二金屬層M2可設置於第四層間絕緣層140中。第一金屬層M1及第二金屬層M2可具有與先前參考圖11及圖12A至圖12D所描述的實施例中的特徵實質上相同的特徵。
即使當標準單元的大小減小時，上部互連圖案的部分可延伸以用於上部互連圖案與下部互連圖案之間的電連接。在此，將用以形成尖端至尖端結構的切割圖案置放於上部互連圖案之間可為有益的。在根據本發明概念的實施例的設計半導體裝置的方法中，可執行置放及佈線標準單元的步驟，使得切割圖案不依序形成於互連跡線中的直接鄰近者上。因此，在製造半導體裝置的製程中，減小需要罩幕的步驟的數目可為有益的。舉例而言，藉由形成尖端至尖端結構，改良半導體裝置的可靠性可為有益的，且此外減小製造半導體裝置的製程的成本可為有益的。
儘管本發明概念的實例實施例已經特定繪示及描述，但所屬技術領域中具有通常知識者將理解，在不脫離所附申請專利範圍的精神及範疇的情況下，可對本文進行形式及細節上的變化。
10:CPU 30:工作記憶體 32:佈局設計工具 34:置放及佈線工具 36:OPC工具 50:輸入輸出裝置 70:輔助儲存器 90:系統互連器 100:基底 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 A-A'、B-B'、C-C'、D-D':線 AC:主動觸點 AP1:第一主動圖案 AP2:第二主動圖案 BM:障壁圖案 BS1:第一底部表面 BS2:第二底部表面 CB1a、CB1b:第一單元邊界 CB2a、CB2b:第二單元邊界 CH1:第一通道圖案 CH2:第二通道圖案 CP、CPa:切割圖案 CTL:中心線 D1:第一方向 D2:第二方向 D3:第三方向 DB:劃分結構 DBa:劃分圖案 EN1:第一端 EN2:第二端 EN3:第三端 EN4:第四端 FM:導電圖案 GC:閘極觸點 GCP、GCPa:閘極切割圖案 GE:閘極電極 GEa:閘極圖案 GI:閘極介電圖案 GP:閘極頂蓋圖案 GRV:凹槽 GS:閘極間隔片 IP:絕緣圖案 LC1:第一邏輯單元 LC2:第二邏輯單元 M:區 M1:第一互連線/第一金屬層 M1_I1:第一下部互連線 M1_I2:第二下部互連線 M1_I3:第三下部互連線 M1_I4:第四下部互連線 M1_I5:第五下部互連線 M1_I6:第六下部互連線 M1_I7:第七下部互連線 M1_I8:第八下部互連線 M1_I9:第九下部互連線 M1_I10:第十下部互連線 M1_R1:第一下部功率線 M1_R2:第二下部功率線 M1_R3:第三下部功率線 M1a:第一互連圖案 M1a_I1:第一下部互連圖案 M1a_I2:第二下部互連圖案 M1a_I3:第三下部互連圖案 M1a_I4:第四下部互連圖案 M1a_I5:第五下部互連圖案 M1a_I6:第六下部互連圖案 M1a_I7:第七下部互連圖案 M1a_I8:第八下部互連圖案 M1a_I9:第九下部互連圖案 M1a_I10:第十下部互連圖案 M1a_R1:第一下部功率圖案 M1a_R2:第二下部功率圖案 M1a_R3:第三下部電力圖案 M2:第二互連線/第二金屬層 M2_I1:第一上部互連線 M2_I1L:第一初始上部互連線 M2_I2:第二上部互連線 M2_I3:第三上部互連線 M2_I4:第四上部互連線 M2a:第二互連圖案 M2a_I1:第一上部互連圖案 M2a_I2:第二上部互連圖案 M2a_I3:第三上部互連圖案 M2a_I4:第四上部互連圖案 M2_O:佈線圖案 MK1:第一罩幕 MPT1:第一互連跡線 MPT2:第二互連跡線 MPT3:第三互連跡線 MPT4:第四互連跡線 MPT5:第五互連跡線 MPT6:第六互連跡線 MPT7:第七互連跡線 NR:第二主動區 OP:開口 P1:第一間距 P2:第二間距 P3:第三間距 PR:第一主動區 S1:第一距離 S2:第二距離 S10、S20、S30、S40、S50、S60、S301、S302、S303、S304:步驟 SC:矽化物圖案 SD1:第一源極/汲極圖案 SD2:第二源極/汲極圖案 ST:裝置隔離層 STD:標準單元 STD1:第一標準單元 STD2:第二標準單元 SW1:第一側表面 SW2:第二側表面 TR1:第一溝槽 TR2:第二溝槽 TS1:第一頂部表面 TS2:第二頂部表面 UIP:上部絕緣圖案 VDD、VSS:電壓 VI1:下部通孔 VI2:上部通孔 V2a:通孔圖案
圖1為示出根據本發明概念的實施例的經組態以執行半導體設計製程的電腦系統的方塊圖。 圖2為示出根據本發明概念的實施例的設計及製造半導體裝置的方法的流程圖。 圖3為經由圖2的佈局設計步驟設計的標準單元的佈局。 圖4為示出置放及佈線圖2的標準單元的步驟的流程圖。 圖5至圖7為示出置放及佈線圖4中所繪示的標準單元的步驟的平面視圖。 圖8至圖10為平面視圖，其中的每一者示出根據本發明概念的實施例的半導體裝置的佈局。 圖11為示出根據本發明概念的實施例的半導體裝置的平面視圖。 圖12A至圖12D為分別沿著圖11的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。 圖13為圖11的區M的放大平面視圖。 圖14、圖16、圖18以及圖20為放大平面視圖，其中的每一者示出圖11的區M且示出根據本發明概念的實施例的製造半導體裝置的第二金屬層的方法。 圖15、圖17、圖19以及圖21為分別沿著圖14、圖16、圖18以及圖20的線A-A'截取的截面視圖。 圖22及圖24為放大平面視圖，其中的每一者示出圖11的區M且示出根據本發明概念的實施例的製造半導體裝置的第二金屬層的方法。 圖23及圖25為分別沿著圖22及圖24的線A-A'截取的截面視圖。 圖26為示出根據本發明概念的實施例的半導體裝置的平面視圖。 圖27為圖26的區M的放大平面視圖。 圖28為示出根據本發明概念的實施例的半導體裝置的平面視圖。 圖29為圖28的區M的放大平面視圖。 圖30為示出根據本發明概念的實施例的半導體裝置的平面視圖。 圖31為圖30的區M的放大平面視圖。 圖32A至圖32D為分別沿著圖11的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面視圖。
A-A'、B-B'、C-C'、D-D':線
AC:主動觸點
CB1a、CB1b:第一單元邊界
CB2a、CB2b:第二單元邊界
CTL:中心線
D1:第一方向
D2:第二方向
DB:劃分結構
GCP:閘極切割圖案
GEa:閘極圖案
LC1:第一邏輯單元
LC2:第二邏輯單元
M:區
M1:第一互連線/第一金屬層
M1_I1:第一下部互連線
M1_I2:第二下部互連線
M1_I3:第三下部互連線
M1_I4:第四下部互連線
M1_I5:第五下部互連線
M1_I6:第六下部互連線
M1_I7:第七下部互連線
M1_I8:第八下部互連線
M1_I9:第九下部互連線
M1_I10:第十下部互連線
M1_R1:第一下部功率線
M1_R2:第二下部功率線
M1_R3:第三下部功率線
M2:第二互連線/第二金屬層
M2_I1:第一上部互連線
M2_I2:第二上部互連線
M2_I3:第三上部互連線
M2_I4:第四上部互連線
M2_O:佈線圖案
MPT1:第一互連跡線
MPT2:第二互連跡線
MPT3:第三互連跡線
MPT4:第四互連跡線
MPT5:第五互連跡線
MPT6:第六互連跡線
MPT7:第七互連跡線
NR:第二主動區
P1:第一間距
P2:第二間距
P3:第三間距
PR:第一主動區
S1:第一距離
S2:第二距離
VDD、VSS:電壓
VI2:上部通孔
V2a:通孔圖案

Claims (10)

  1. 一種半導體裝置，包括： 基底，包含在第一方向上彼此鄰近且共用單元邊界的第一邏輯單元及第二邏輯單元； 第一金屬層，位於所述基底上，所述第一金屬層包括電力線，所述電力線安置於所述單元邊界上以在與所述第一方向交叉的第二方向上延伸且具有平行於所述第二方向的中心線；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括設置於所述第一邏輯單元上的所述第一邏輯單元的第一上部互連線及所述第一邏輯單元的第二上部互連線，及設置於所述第二邏輯單元上的所述第二邏輯單元的第一上部互連線及所述第二邏輯單元的第二上部互連線， 所述第一上部互連線沿著第一互連跡線且在所述第一方向上延伸，所述第一上部互連線在平面視圖中具有面向所述中心線的各別彎曲端線， 所述第二上部互連線沿著第二互連跡線且在所述第一方向上延伸，所述第二上部互連線在所述平面視圖中具有面向所述中心線的各別彎曲端線， 在所述第一方向上所述第一邏輯單元的所述第一上部互連線的所述彎曲端線與所述中心線之間的最大距離及在所述第一方向上所述第二邏輯單元的所述第一上部互連線的所述彎曲端線與所述中心線之間的最大距離為第一距離， 在所述第一方向上所述第一邏輯單元的所述第二上部互連線的所述彎曲端線與所述中心線之間的最小距離為第二距離，且 所述第一距離小於所述第二距離。
  2. 如請求項1所述的半導體裝置，其中所述第一邏輯單元的所述第一上部互連線及所述第一邏輯單元的所述第二上部互連線在所述第二方向上彼此鄰近。
  3. 如請求項1所述的半導體裝置，其中所述第一邏輯單元的所述第一上部互連線的所述彎曲端線及所述第二邏輯單元的所述第一上部互連線的所述彎曲端線在所述平面視圖中具有凹入輪廓。
  4. 如請求項1所述的半導體裝置，其中在所述第一方向上所述第二邏輯單元的所述第二上部互連線的所述彎曲端線與所述中心線之間的最小距離等於或大於所述第一距離。
  5. 如請求項4所述的半導體裝置，其中所述第一邏輯單元的所述第二上部互連線的所述彎曲端線及所述第二邏輯單元的所述第二上部互連線的所述彎曲端線在所述平面視圖中具有凸出輪廓。
  6. 如請求項1所述的半導體裝置，其中所述第二金屬層更包括設置於所述第一邏輯單元上的所述第一邏輯單元的第三上部互連線及所述第一邏輯單元的第四上部互連線，及設置於所述第二邏輯單元上的所述第二邏輯單元的第三上部互連線及所述第二邏輯單元的第四上部互連線， 所述第三上部互連線沿著第三互連跡線且在所述第一方向上延伸， 所述第四上部互連線沿著第四互連跡線且在所述第一方向上延伸，且 在所述第一方向上所述第一邏輯單元的所述第三上部互連線與所述第二邏輯單元的所述第三上部互連線之間的最小距離及所述第一邏輯單元的所述第四上部互連線與所述第二邏輯單元的所述第四上部互連線之間的最小距離大於所述第一距離與所述第二距離的總和。
  7. 如請求項6所述的半導體裝置，其中所述第三上部互連線及所述第四上部互連線在所述第二方向上彼此鄰近。
  8. 如請求項6所述的半導體裝置，其中所述第三上部互連線的端部分及所述第四上部互連線的端部分在所述平面視圖中具有凸出輪廓。
  9. 如請求項1所述的半導體裝置，其中所述第一上部互連線的端部分與所述電力線豎直地重疊。
  10. 如請求項1所述的半導體裝置，其中所述第二金屬層更包括電連接至所述第一金屬層且提供為與所述中心線交叉的佈線。
TW111109246A 2021-05-24 2022-03-14 半導體裝置及其製造方法 TW202310320A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0066049 2021-05-24
KR1020210066049A KR20220158886A (ko) 2021-05-24 2021-05-24 반도체 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
TW202310320A true TW202310320A (zh) 2023-03-01

Family

ID=84103097

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111109246A TW202310320A (zh) 2021-05-24 2022-03-14 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20220375962A1 (zh)
KR (1) KR20220158886A (zh)
CN (1) CN115394773A (zh)
TW (1) TW202310320A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220022499A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577610B1 (ko) * 2003-07-15 2006-05-10 삼성전자주식회사 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법.
US10541243B2 (en) * 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
KR102370024B1 (ko) * 2017-03-02 2022-03-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10593701B2 (en) * 2017-03-02 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US11362032B2 (en) * 2019-08-01 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
US11430779B2 (en) * 2019-11-04 2022-08-30 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11270992B2 (en) * 2019-11-05 2022-03-08 Samsung Electronics Co., Ltd. Semiconductor devices
KR20220030341A (ko) * 2020-08-27 2022-03-11 삼성전자주식회사 반도체 소자
KR20220138921A (ko) * 2021-04-06 2022-10-14 삼성전자주식회사 반도체 소자의 제조방법

Also Published As

Publication number Publication date
CN115394773A (zh) 2022-11-25
KR20220158886A (ko) 2022-12-02
US20220375962A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
US11398499B2 (en) Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US11323119B2 (en) Semiconductor device
CN112086450B (zh) 半导体器件
US11430779B2 (en) Semiconductor device and method of fabricating the same
US10332870B2 (en) Semiconductor device including a field effect transistor
US11387255B2 (en) Semiconductor device
US11302636B2 (en) Semiconductor device and manufacturing method of the same
US11557585B2 (en) Semiconductor device including a field effect transistor
US11995391B2 (en) Semiconductor device and method of fabricating the same
US20220344463A1 (en) Integrated circuit including devices with various properties and method for designing the same
TW202310320A (zh) 半導體裝置及其製造方法
KR102370024B1 (ko) 반도체 소자 및 그의 제조 방법
KR20170027241A (ko) 반도체 소자
US20230238286A1 (en) Semiconductor device and method of fabricating the same
US20230290686A1 (en) Method of designing layout of semiconductor device and method of manufacturing semiconductor device
KR20210054437A (ko) 반도체 소자 및 그의 제조 방법