DE102018130328A1 - Integrierte Schaltungen mit Überkreuz-Kopplungskonstrukten und Halbleitervorrichtungen, die integrierte Schaltungen enthalten - Google Patents

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Abstract

Eine integrierte Schaltung (20) kann eine erste aktive Region (R21) und eine zweite aktive Region (R22) aufweisen, und die erste und die zweite aktive Region (R21, R22) können sich auf einem Substrat (SUB) in einer ersten horizontalen Richtung parallel zueinander erstrecken und sich in der Art ihrer Leitfähigkeit unterscheiden. Eine erste Gate-Leitung (G21) kann sich in einer zweiten horizontalen Richtung erstrecken, welche die erste horizontale Richtung kreuzt, und kann mit der ersten aktiven Region (R21) einen ersten Transistor bilden. Der erste Transistor kann ein Gate aufweisen, an das ein erstes Eingangssignal (A) angelegt wird. Die erste Gate-Leitung (G21) kann eine erste partielle Gate-Leitung (G21_1) aufweisen, welche die erste aktive Region (R21) in einer senkrechten Richtung überschneidet und ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region (R21, R22) aufweist.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Offenbarung betrifft integrierte Schaltungen und insbesondere integrierte Schaltungen mit Überkreuz-Kopplungskonstrukten und Halbleitervorrichtungen, die integrierte Schaltungen mit Überkreuz-Kopplungskonstrukten aufweisen.
  • HINTERGRUND
  • In integrierten Schaltungen für die Verarbeitung digitaler Signale können in verschiedenen Teilschaltkreisen Überkreuz-Kopplungskonstrukte enthalten sein, wie Multiplexer, Flipflops usw. Überkreuz-Kopplungskonstrukte können eine wichtige Rolle in Bezug auf die Leistungsfähigkeit und den Leistungsverbrauch einer Standardzelle spielen. Da Halbleiterprozesse immer weiter miniaturisiert werden, werden nicht nur Transistoren, die in der integrierten Schaltung enthalten sind, immer kleiner, sondern auch Verschaltungen können verkleinert sein. Es kann daher Beschränkungen für die Verwirklichung eines Überkreuz-Kopplungskonstrukts geben, das gewünschte Eigenschaften liefert.
  • KURZFASSUNG
  • Die vorliegende Offenbarung gibt an: integrierte Schaltungen mit Überkreuz-Kopplungskonstrukten, und genauer mit verbesserten Überkreuz-Kopplungskonstrukten, integrierte Schaltungen, welche die verbesserten Überkreuz-Kopplungskonstrukte enthalten, und Halbleitervorrichtungen, welche die integrierten Schaltungen mit den verbesserten Überkreuz-Kopplungskonstrukte aufweisen.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird eine integrierte Schaltung angegeben. Die integrierte Schaltung kann aufweisen: eine erste aktive Region und eine zweite aktive Region, die sich jeweils auf einem Substrat in einer ersten horizontalen Richtungen parallel zueinander erstrecken und sich in der Art ihrer Leitfähigkeit unterscheiden; eine erste Gate-Leitung, die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, wobei die erste Gate-Leitung mit der ersten aktiven Region einen ersten Transistor bildet, wobei der erste Transistor ein Gate aufweist, an das ein erstes Eingangssignal angelegt wird; eine zweite Gate-Leitung, die sich in der zweiten horizontalen Richtung erstreckt und mit der zweiten aktiven Region einen zweiten Transistor bildet, wobei der zweite Transistor ein Gate aufweist, an welches das erste Eingangssignal angelegt wird; und eine dritte Gate-Leitung zwischen der ersten und der zweiten Gate-Leitung, die sich in der zweiten horizontalen Richtung kontinuierlich von der ersten aktiven Region zur zweiten aktiven Region erstreckt und mit der ersten und der zweiten aktiven Region einen dritten bzw. einen vierten Transistor bildet, wobei sowohl der dritte als auch der vierte Transistor jeweils ein Gate aufweisen, an das ein zweites Eingangssignal angelegt wird, wobei die erste Gate-Leitung eine erste partielle Gate-Leitung aufweist, welche die erste aktive Region in einer senkrechten Richtung überschneidet und von der ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region liegt.
  • Gemäß einem anderen Aspekt der erfinderischen Ideen wird eine integrierte Schaltung angegeben, die aufweist: eine erste aktive Region und eine zweite aktive Region, die sich auf einem Substrat in einer ersten horizontalen Richtung parallel zueinander erstrecken und sich in der Art ihrer Leitfähigkeit unterscheiden; eine erste Gate-Leitung, die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, und die mit der ersten aktiven Region einen ersten Transistor bildet, wobei der erste Transistor ein Gate aufweist, an das ein erstes Eingangssignal angelegt wird; eine zweite Gate-Leitung, die sich in der zweiten horizontalen Richtung erstreckt und mit der zweiten aktiven Region einen zweiten Transistor bildet, wobei der zweite Transistor ein Gate aufweist, an das ein zweites Eingangssignal angelegt wird; und eine dritte Gate-Leitung, die sich in der zweiten horizontalen Richtung zwischen der ersten und der zweiten Gate-Leitung erstreckt und eine erste partielle Gate-Leitung und eine zweite partielle Gate-Leitung aufweist, wobei die erste partielle Gate-Leitung mit der ersten aktiven Region einen dritten Transistor bildet und die zweite partielle Gate-Leitung mit der zweiten aktiven Region einen vierten Transistor bildet, wobei der dritte Transistor ein Gate aufweist, an welches das zweite Eingangssignal angelegt wird, und der vierte Transistor ein Gate aufweist, an welches das erste Eingangssignal angelegt wird; einen ersten Source/Drain-Kontakt, der sich in der zweiten horizontalen Richtung erstreckt und eine untere Oberfläche aufweist, die mit Drain-Regionen des ersten und des dritten Transistors verbunden ist; und einen zweiten Source/Drain-Kontakt, der sich in der zweiten horizontalen Richtung erstreckt und eine untere Oberfläche aufweist, die mit Drain-Regionen des zweiten und des vierten Transistors verbunden ist, wobei der erste und der zweite Source/Drain-Kontakt in einer Region zwischen der ersten und der zweiten aktiven Region elektrisch verbunden sind.
  • Gemäß einem anderen Aspekt der erfinderischen Ideen wird eine integrierte Schaltung angegeben, die aufweist: eine erste aktive Region und eine zweite aktive Region, die sich auf einem Substrat in einer ersten horizontalen Richtung parallel zueinander erstrecken und sich in der Art ihrer Leitfähigkeit unterscheiden; eine erste Gate-Leitung, die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, und die eine erste partielle Gate-Leitung und eine zweite partielle Gate-Leitung aufweist, wobei die erste partielle Gate-Leitung mit der ersten aktiven Region einen ersten Transistor bildet und die zweite partielle Gate-Leitung mit der zweiten aktiven Region einen zweiten Transistor bildet, wobei der erste Transistor ein Gate aufweist, an das ein erstes Eingangssignal angelegt wird, und der zweite Transistor ein Gate aufweist, an das ein zweites Eingangssignal angelegt wird; und eine zweite Gate-Leitung, die sich in der zweiten horizontalen Richtung erstreckt und die eine dritte partielle Gate-Leitung und eine vierte partielle Gate-Leitung aufweist, wobei die dritte partielle Gate-Leitung mit der ersten aktiven Region einen dritten Transistor bildet und die vierte partielle Gate-Leitung mit der zweiten aktiven Region einen vierten Transistor bildet, wobei der dritte Transistor ein Gate aufweist, an welches das zweite Eingangssignal angelegt wird, und der vierte Transistor ein Gate aufweist, an welches das erste Eingangssignal angelegt wird, wobei die erste und die zweite partielle Gate-Leitung in der zweiten horizontalen Richtung voneinander beabstandet sind und die dritte und die vierte partielle Gate-Leitung in der zweiten horizontalen Richtung voneinander beabstandet sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung und Ausführungsbeispiele für die hierin offenbarten erfinderischen Ideen werden aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den begleitenden Zeichnungen besser verständlich werden:
    • 1A und 1B sind Schaltpläne, die Beispiele für eine Schaltung zeigen, die ein Überkreuz-Kopplungskonstrukt aufweist;
    • 2A und 2B sind eine schematische Draufsicht bzw. eine schematische Querschnittsansicht eines Layouts einer integrierten Schaltung;
    • 3A bis 3E sind Querschnittsansichten, die verschiedene Beispiele für Brücken zeigen;
    • 4A bis 4C sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 5A und 5B sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 6 ist eine schematische Draufsicht eines Layouts einer integrierten Schaltung;
    • 7 ist eine schematische Draufsicht eines Layouts einer integrierten Schaltung;
    • 8A bis 8C sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 9A und 9B sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 10A und 10B sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 11A bis 11C sind schematische Draufsichten von Layouts integrierter Schaltungen;
    • 12 ist ein Ablaufschema eines Beispielsverfahrens für die Fertigung einer integrierten Schaltung, die eine Standardzelle aufweist, die dafür ausgelegt ist, ein Überkreuz-Kopplungskonstrukt zu definieren; und
    • 13 ist ein Blockschema eines System-on-Chip (SoC).
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • 1A und 1B sind Schaltpläne, die Beispiele für eine Schaltung, die ein Überkreuz-Kopplungskonstrukt aufweist, gemäß einem Ausführungsbeispiel der erfinderischen Ideen zeigen; Genauer zeigt 1A einen Latch 10 und 1B zeigt eine Ausführungsform des Latch 10 von 1A als Latch 10'.
  • Wie in 1A gezeigt ist, kann der Latch 10 einen ersten Dreizustands-Pufferspeicher 11, einen zweiten Dreizustands-Pufferspeicher 12 und einen Invertierer 13 aufweisen. Der erste und der zweite Dreizustands-Pufferspeicher 11 und 12 können Teilschaltkreise sein, von denen jeder dafür ausgelegt ist, eine Ausgabe abhängig von einer Eingabe und auf Basis von Steuersignalen zu erzeugen, und von denen jeder als Sende-Gate bezeichnet werden kann. In den Beispielen von 1A und 1B können der erste und der zweite Dreizustands-Pufferspeicher 11 und 12 eine Ausgabe durch Invertieren einer Eingabe erzeugen. Zum Beispiel kann der erste Dreizustands-Pufferspeicher 11 als Reaktion darauf, dass ein erstes Eingangssignal A eine niedrigpegelige Spannung aufweist und ein zweites Eingangssignal B eine hochpegelige Spannung aufweist, durch Invertieren eines Latch-Eingangssignals IN ein internes Signal Y ausgeben, während er einen Anschluss, der dafür ausgelegt ist, das interne Signal Y auszugeben, als Reaktion darauf, dass das erste Eingangssignal A eine hochpegelige Spannung aufweist und das zweite Eingangssignal eine niedrigpegelige Spannung aufweist, in einem Hochimpedanzzustand hält, und zwar unabhängig vom Latch-Eingangssignal IN. Ebenso kann der zweite Dreizustands-Pufferspeicher 12 als Reaktion darauf, dass das zweite Eingangssignal B eine niedrigpegelige Spannung aufweist und das erste Eingangssignal A eine hochpegelige Spannung aufweist, durch Invertieren eines Latch-Ausgangssignals OUT das interne Signal Y ausgeben, während er einen Anschluss, der dafür ausgelegt ist, das interne Signal Y auszugeben, als Reaktion darauf, dass das zweite Eingangssignal B eine hochpegelige Spannung aufweist und das erste Eingangssignal A eine niedrigpegelige Spannung aufweist, in einem Hochimpedanzzustand hält, und zwar unabhängig vom Latch-Ausgangssignal OUT. Der Invertierer 13 kann das Latch-Ausgangssignal OUT durch Invertieren des internen Signals Y ausgeben.
  • In manchen Ausführungsformen kann das erste Eingangssignal A ein Taktsignal sein, das zweite Eingangssignal B kann ein invertiertes Taktsignal sein und mindestens zwei Latches können in Reihe geschaltet sein, um einen Flipflop (zum Beispiel einen Master-Slave-Flipflop) zu bilden. Flipflops sind Teilschaltkreise in einer integrierten Schaltung, die dafür ausgelegt sein können, ein digitales Signal zu verarbeiten. Die integrierte Schaltung kann eine Mehrzahl von Standardzellen aufweisen, die den Flipflops entsprechen, und Eigenschaften der Standardzellen können sich auf Eigenschaften der integrierten Schaltung auswirken.
  • Wie in 1B gezeigt ist, kann der Latch 10 von 1A als Latch 10' von 1B implementiert werden, wobei der Latch 10' eine Mehrzahl von Transistoren aufweist. Zum Beispiel können sich im Latch 10' vier Transistoren T11, T12, T13 und T14 von 1B befinden, wobei die vier Transistoren T11 bis T14 in Reihe zwischen eine positive Speisespannung VDD und eine negative Speisespannung VSS geschaltet sind. Die vier Transistoren T11 bis T14 können gemeinsam dem ersten Dreizustands-Pufferspeicher 11 von 1A entsprechen. Vier Transistoren T21, T22, T23 und T24 von 1B können ebenfalls im Latch 10' vorhanden sein, und die vier Transistoren T21 bis T24 können in Reihe zwischen die positive Speisespannung VDD und die negative Speisespannung VSS geschaltet sein. Die vier Transistoren T21 bis T24 können gemeinsam dem zweiten Dreizustands-Pufferspeicher 12 von 1A entsprechen. Zwei Transistoren T31 und T32 von 1B können jeweils ein Gate aufweisen, an welches das interne Signal Y angelegt wird. Die Transistoren T31 und T32 können in Reihe geschaltet sein und können gemeinsam dem Invertierer 13 von 1A entsprechen. In manchen Ausführungsformen können die Transistoren T11, T12, T13, T14, T21, T22, T23, T24, T31 und T32 von 1B Metall-Oxid-Halbleiter(MOS)-Feldeffekttransistoren sein.
  • Die integrierte Schaltung, die den Latch 10' von 1B aufweist, kann über einen Halbleiterprozess verwirklicht werden, und ein Layout der integrierten Schaltung, das dem Latch 10' entspricht, kann ein Überkreuz-Kopplungskonstrukt aufweisen. Ein Überkreuz-Kopplungskonstrukt kann ein Konstrukt bezeichnen, in dem Transistoren mit Gates, die mit ein und demselben Knoten verbunden sind, von zwei einander benachbarten Gate-Leitungen oder von Gate-Leitungen, zwischen denen mindestens eine Gate-Leitung liegt, statt von einer integrierten Gate-Leitung in dem Layout der integrierten Schaltung gebildet werden. Zum Beispiel können in dem Latch 10' von 1B der Transistor T12 (der ein PMOS-Transistor sein kann) und der Transistor T23 (der ein NMOS-Transistor sein kann) jeweils ein Gate aufweisen, an welches das erste Eingangssignal A angelegt wird. Der Transistor T22 (der ein PMOS-Transistor sein kann) und der Transistor T13 (der ein NMOS-Transistor sein kann) können jeweils ein Gate aufweisen, an welches das zweite Eingangssignal B angelegt wird. Die Transistoren T12, T23, T22 und T13 können ein Überkreuz-Kopplungskonstrukt XC im Layout der integrierten Schaltung bilden, die den Latch 10' aufweist. Wie hierin beschrieben, können die Transistoren, die auf Basis des Überkreuz-Kopplungskonstrukts angeordnet und zusammenschaltet sind, als Überkreuz-Kopplungstransistoren bezeichnet werden, und das Überkreuz-Kopplungskonstrukt kann in verschiedenen logischen Schaltungen, wie etwa in Layouts, wie etwa Latches, Flipflops und Multiplexern vorkommen.
  • Überkreuz-Kopplungskonstrukte gemäß den erfinderischen Ideen der vorliegenden Offenbarung und die Ausführungsbeispiele der erfinderischen Ideen, die hierin angegeben sind, können nicht nur für eine verbesserte Geschwindigkeit, sondern durch Beseitigen einer parasitäre Kapazität auch für einen geringeren Leistungsverbrauch sorgen. Ebenso können aufgrund vereinfachter Muster für Leitwege von Überkreuz-Kopplungskonstrukten Platzprobleme in Bezug auf Leitwege verringert sein, so dass eine gestalterische Freiheit für die integrierte Schaltung erhöht sein kann. Infolgedessen kann eine Leistungsfähigkeit von integrierten Schaltungen und von Halbleitervorrichtungen, welche die integrierten Schaltungen aufweisen, verbessert sein. Um die Erläuterung einfach zu halten, werden im Folgenden Ausführungsbeispiele der erfinderischen Ideen hauptsächlich auf Basis des Überkreuz-Kopplungskonstrukts XC von 1B beschrieben, wobei das Überkreuz-Kopplungskonstrukt XC die Transistoren T12, T13, T22 und T23 einschließt, die Gates aufweisen, an welche das erste Eingangssignal A oder das zweite Eingangssignal B angelegt wird. Es sei jedoch klargestellt, dass die vorliegende Offenbarung, die erfinderischen Ideen und die Ausführungsbeispiele dafür nicht auf das Überkreuz-Kopplungskonstrukt XC von 1B beschränkt sind.
  • 2A und 2B sind eine Draufsicht bzw. eine Querschnittsansicht, die schematisch ein Layout einer integrierten Schaltung 20 gemäß einem Ausführungsbeispiel für die erfinderischen Ideen zeigen. Genauer ist 2A eine Draufsicht auf das Layout der integrierten Schaltung 20, die ein Überkreuz-Kopplungskonstrukt XC von 1B aufweist, und 2B ist die Querschnittsansicht eines Beispielsschnitts der integrierten Schaltung 20 von 2A, wobei der Schnitt entlang einer Linie X2-X2' verläuft. Hierin kann eine Ebene, die eine erste Richtung und eine zweite Richtung einschließt, als horizontale Oberfläche bezeichnet werden, und eine dritte Richtung kann senkrecht zur ersten Richtung und zur zweiten Richtung (und somit senkrecht zu der Ebene oder der horizontalen Oberfläche) sein; eine Komponente, die im Vergleich mit anderen Komponenten mehr in der dritten Richtung angeordnet ist, kann als oberhalb der anderen Komponenten liegend bezeichnet werden; und eine Komponente, die im Vergleich mit anderen Komponenten mehr in einer Richtung angeordnet ist, die der dritten Richtung entgegengesetzt ist, kann als unterhalb der anderen Komponenten liegend bezeichnet werden. Ebenso kann von den Oberflächen einer Komponente eine Oberfläche in der dritten Richtung als eine obere Oberfläche der Komponente bezeichnet werden, eine Oberfläche, die entgegengesetzt zur dritten Richtung ist, kann als untere Oberfläche der Komponente bezeichnet werden, und eine Oberfläche in der ersten Richtung oder der zweiten Richtung kann als Seitenfläche der Komponente bezeichnet werden. Ebenso wird auf die Tatsache verwiesen, dass in den Zeichnungen der vorliegenden Offenbarung, die Layouts integrierter Schaltungen zeigen, Durchkontaktierungen ungeachtet von Mustern über den Durchkontaktierungen dargestellt sein können, um die Darstellung einfach zu halten. Im Folgenden werden 2A und 2B unter Bezugnahme auf 1B beschrieben.
  • Wie in 2A gezeigt ist, kann die integrierte Schaltung 20 eine erste aktive Region R21 und eine zweite aktive Region R22 aufweisen, die sich jeweils in einer ersten Richtung (oder einer ersten horizontalen Richtung) parallel zueinander erstrecken. Die integrierte Schaltung 20 kann eine erste Gate-Leitung G21, eine zweite Gate-Leitung G22 und eine dritte Gate-Leitung G23 aufweisen, die sich jeweils in einer zweiten Richtung (oder einer zweiten horizontalen Richtung) parallel zueinander erstrecken. In manchen Ausführungsformen können die erste und die zweite aktive Region R21 und R22 einen Halbleiter, wie etwa Silicium (Si) oder Germanium (Ge), einen Verbindungshalbleiter, wie etwa Silicium-Germanium (SiGe), Siliciumcarbid (SiC), Galliumarsenid (GaAs), Indiumarsenid (InAs) oder Indiumphosphid (InP), oder eine leitfähige Region, beispielsweise eine Vertiefung oder eine Struktur, die mit Störstellen dotiert ist, aufweisen. Die erste bis dritte Gate-Leitung (G21, G22 und G23) können eine metallhaltige Austrittsarbeitsschicht und eine metallene Lückenfüllschicht aufweisen. Zum Beispiel kann die metallhaltige Austrittsarbeitsschicht mindestens eins der Metalle Titan (Ti), Wolfram (W), Ruthenium (Ru), Niob (Nb), Molybdän (Mo), Hafnium (Hf), Nickel (Ni), Cobalt (Co), Platin (Pt), Ytterbium (Yb), Terbium (Tb), Dysprosium (Dy), Erbium (Er) und Palladium (Pd) enthalten, und die metallene Lückenfüllschicht kann eine W-Schicht oder eine Aluminium(Al)-Schicht einschließen. In manchen Ausführungsformen können die erste bis dritte Gate-Leitung G21 bis G23 einen TiAlC/TiN/W-Stapel, einen TiN/TaN/TiAIC/TiN/W-Stapel oder einen TiN/TaN/TiN/TiAIC/TiN/W-Stapel aufweisen.
  • Die erste bis dritte Gate-Leitung G21 bis G23 können Transistoren an Stellen bilden, wo die erste bis dritte Gate-Leitung G21 bis G23 die erste und die zweite aktive Region R21 und R22 in einer dritten Richtung, das heißt einer Richtung, die senkrecht ist zur ersten und zweiten Richtung (oder einer vertikalen Richtung) überschneiden. Zum Beispiel kann die erste Gate-Leitung G21 mit der ersten aktiven Region R21 den PMOS-Transistor T12 von 1B bilden, die zweite Gate-Leitung G22 kann mit der zweiten aktiven Region R22 den NMOS-Transistor T23 von 1B bilden, und die dritte Gate-Leitung G23 kann mit der ersten aktiven Region R21 und der zweiten aktiven Region R22 den PMOS-Transistor T22 bzw. den NMOS-Transistor T13 von 1B bilden. In manchen Ausführungsformen können die von der ersten bis dritten Gate-Leitung G21, G22 und G23 gebildeten Transistoren Fin-Feldeffekttransitoren (FinFETs) sein.
  • Die erste Gate-Leitung G21 kann mit der ersten aktiven Region R21 den Transistor T12 bilden, während ein Abschnitt der ersten Gate-Leitung G21, der Abschnitt, der eine Region einschließt, welche die zweite aktive Region R22 vertikal überschneidet, als Dummy-Abschnitt bezeichnet werden kann. Ebenso kann die zweite Gate-Leitung G22 mit der zweiten aktiven Region R22 den Transistor T23 bilden, während ein Abschnitt der zweiten Gate-Leitung G22, der Abschnitt, der eine Region einschließt, welche die erste aktive Region R21 überschneidet, als Dummy-Abschnitt bezeichnet werden kann. Wie nachstehend beschrieben wird, können die Dummy-Abschnitte der Gate-Leitungen eine parasitäre Kapazität der Gate-Leitungen erhöhen, wodurch eine Arbeitsgeschwindigkeit und ein Leistungsverbrauch einer integrierten Schaltung insgesamt verschlechtert werden.
  • In manchen Ausführungsformen können die Gate-Leitungen in einen Dummy-Abschnitt und einen Abschnitt für die Ausbildung von Transistoren unterteilt sein, wobei der Dummy-Abschnitt und der Abschnitt für die Ausbildung der Transistoren voneinander isoliert sein können. Wie in 2A dargestellt ist, kann zum Beispiel die erste Gate-Leitung G21 eine erste partielle Gate-Leitung G21_1 und eine erste Dummy-Gate-Leitung G21_2 aufweisen, die durch eine erste Einschnittregion CT21 (Einschnittregion kann auch als Gate-Einschnitt bezeichnet werden) voneinander getrennt sind, während die zweite Gate-Leitung G22 eine zweite Dummy-Gate-Leitung G22_1 und eine zweite partielle Gate-Leitung G22_2 aufweisen kann, die durch eine zweite Einschnittregion CT22 voneinander getrennt sind. Dementsprechend können sowohl die erste als auch die zweite partielle Gate-Leitung G21_1 und G22_2 ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region R21 und R22 aufweisen, und es ist möglich, dass das erste Eingangssignal A, das an die erste und die zweite partielle Gate-Leitung G21_1 und G22 2 angelegt wird, von einer Kapazität, die auf die Dummy-Abschnitte der ersten und der zweiten Gate-Leitungen G21 und G22 zurückgeht, nicht beeinflusst wird.
  • In manchen Ausführungsformen kann das Überkreuz-Kopplungskonstrukt in der integrierten Schaltung 20 eine Brücke (oder eine Brückenstruktur, eine Brückenverschaltung) aufweisen. Wie in 2A dargestellt ist, kann die integrierte Schaltung 20 beispielsweise eine erste Brücke aufweisen, die Source/Drain-Regionen, die in der zweiten aktiven Region R22 auf beiden Seiten der ersten Gate-Leitung G21 ausgebildet sind, elektrisch verbindet. Wie nachstehend unter Bezugnahme auf 2B beschrieben wird, kann die erste Brücke in dem Beispiel von 2A aufweisen: Source/Drain-Kontakte CA21 und CA22, die jeweils eine untere Oberfläche aufweisen, die mit den Source/Drain-Regionen verbunden ist, die auf beiden Seiten der ersten Gate-Leitung G21 ausgebildet sind, und einen oberen Kontakt CM21, der sich in der ersten Richtung erstreckt und der eine untere Oberfläche aufweist, die mit den Source/Drain-Kontakten CA21 und CA22 verbunden ist. Ebenso kann die integrierte Schaltung 20 eine zweite Brücke aufweisen, die Source/Drain-Regionen, die in der ersten aktiven Region R21 auf beiden Seiten der zweiten Gate-Leitung G22 ausgebildet sind, elektrisch verbindet. Die zweite Brücke kann einen oberen Kontakt CM22 aufweisen, der sich in der ersten Richtung erstreckt. Die erste und die zweite Brücke können unnötige Transistoren durch elektrisches Verbinden der Source/Drain-Regionen, die auf beiden Seiten der Dummy-Abschnitte der Gate-Leitungen ausgebildet sind, außer Kraft setzen und können durch Verändern der Lage eines Knotens, der den Source/Drain-Regionen entspricht, an einen Rand eines Layout-Abschnitts, der dem Überkreuz-Kopplungskonstrukt entspricht, für mehr Freiheit bei der Leitungswegführung sorgen. In manchen Ausführungsformen kann das Layout, welches das Überkreuz-Kopplungskonstrukt aufweist, anders als in der Darstellung von 2A, nur eine einzige Brücke aufweisen.
  • Wie in 2B dargestellt ist, kann die zweite aktive Region R22 auf einem Substrat SUB angeordnet sein, die erste Gate-Leitung G21 kann auf der zweiten aktiven Region R22 angeordnet sein und ein Grat FIN kann auf der zweiten aktiven Region R22 angeordnet sein. Wie oben unter Bezugnahme auf 2A beschrieben wurde, kann die erste Brücke die Source/Drain-Kontakte CA21 und CA22 und den oberen Kontakt CM21 aufweisen, um die auf der zweiten aktiven Region R22 zu beiden Seiten der ersten Gate-Leitung G21 ausgebildeten Source/Drain-Regionen elektrisch zu verbinden. Wie in 2B dargestellt ist, kann somit die erste Gate-Leitung G21 eine parasitäre Kapazität durch die zweite aktive Region R22, eine parasitäre Kapazität in Bezug auf die Source/Drain-Kontakte CA21 und CA22 und eine parasitäre Kapazität mit dem oberen Kontakt CM21 aufweisen. Die parasitären Kapazitäten können einen Stromverbrauch erhöhen, der durch ein Signal, das an die erste Gate-Leitung G21 angelegt wird, das heißt das erste Eingangssignal A, und können auch ein Ansprechverhalten (zum Beispiel eine Anstiegszeit, eine Abfallzeit usw.) des ersten Eingangssignals A verschlechtern. Wie oben unter Bezugnahme auf 2A beschrieben wurde, kann die erste Dummy-Gate-Leitung G21_2, die den Dummy-Abschnitt aufweist, der die parasitäre Kapazität bewirkt, von der ersten partiellen Gate-Leitung G21_2 zum Ausbilden des Gates des Transistors, an welches das erste Eingangssignal A angelegt wird, getrennt werden, und daher ist es möglich, dass sich die parasitären Kapazitäten, die in 2B dargestellt sind, nicht auf das erste Eingangssignal A auswirken. In den folgenden Zeichnungen sind Grate in der aktiven Region nicht dargestellt, um die Darstellung einfach zu halten. Man beachte jedoch, dass die erfinderischen Ideen der vorliegenden Offenbarung und die Ausführungsbeispiele für die erfinderischen Ideen nicht nur auf eine integrierte Schaltung, die einen flachen Transistor aufweist, sondern auch auf eine integrierte Schaltung, die einen FinFET aufweist, angewendet werden können.
  • 3A bis 3E sind Querschnittsansichten von Brücken gemäß Ausführungsbeispielen. Genauer sind 3A bis 3E Querschnittsansichten, die Schnittansichten der Brücken zeigen, wobei die Schnitte in einer dritten Richtung verlaufen. Die Brücken sind dafür ausgelegt, Source/Drain-Regionen, die in aktiven Regionen R31 bis R35 zu beiden Seiten von Dummy-Abschnitten von Gate-Leitungen G31 bis G35 ausgebildet sind, elektrisch zu verbinden. Die aktive Region R31 und die Gate-Leitung §1 sind in 3A gezeigt, die aktive Region R32 und die Gate-Leitung G32 sind in 3B gezeigt, die aktive Region R33 und die Gate-Leitung G33 sind in 3C gezeigt, die aktive Region R34 und die Gate-Leitung G34 sind in 3D gezeigt und die aktive Region R35 und die Gate-Leitung G35 sind in 3E gezeigt. Wie in 3A bis 3E gezeigt ist, können die Brücken dafür ausgelegt sein, die Source/Drain-Regionen, die in den aktiven Regionen R31 bis R35 zu beiden Seiten der Gate-Leitungen G31 bis G35 ausgebildet sind, elektrisch zu verbinden, wobei die aktiven Regionen R31 bis R35 auf einem Substrat SUB angeordnet sind.
  • Wie in 3A gezeigt ist, kann die Brücke in manchen Ausführungsformen untere Kontakte TS31 und TS32 und einen Source/Drain-Kontakt CA31 aufweisen. Jeder von den unteren Kontakten TS31 und TS32 kann eine untere Oberfläche, die mit der aktiven Region R31 verbunden ist, und eine Höhe (eine Länge in der dritten Richtung), die größer ist als eine Höhe der Gate-Leitung G31, aufweisen. Der Source/Drain-Kontakt CA31 kann die Gate-Leitung G31 kreuzen und sich in einer ersten Richtung erstrecken, kann eine untere Oberfläche, die mit den unteren Kontakten TS31 und TS32 verbunden ist, und eine obere Oberfläche, die mit einer Durchkontaktierung V31 verbunden ist, welche mit einem Metallmuster M31 in Kontakt steht, aufweisen und kann von der Gate-Leitung G31 beabstandet sein, so dass er von der Gate-Leitung G31 isoliert ist.
  • Wie in 3B gezeigt ist, kann die Brücke in manchen Ausführungsformen einen Source/Drain-Kontakt CA32 aufweisen, der mit der aktiven Region R32 verbunden ist und sich in der ersten Richtung erstreckt. Wie in 3B dargestellt ist, kann der Source/Drain-Kontakt CA32 beispielsweise eine untere Oberfläche, die mit der aktiven Region R32 verbunden ist, und eine obere Oberfläche aufweisen, die mit einer Durchkontaktierung V32 verbunden ist, welche mit einem Metallmuster M32 in Kontakt steht, und kann die Gate-Leitung G32 kreuzen und sich in der ersten Richtung erstrecken. In manchen Ausführungsformen kann nach der Ausbildung der Gate-Leitung G32 ein isolierendes Material auf einer oberen Oberfläche und auf Seitenflächen der Gate-Leitung G32 aufgebracht werden und dann kann der Source/Drain-Kontakt CA32 ausgebildet werden. Ähnlich wie der Source/Drain-Kontakt CA31 von 3A kann der Source/Drain-Kontakt CA32 von 3B von der Gate-Leitung G32 beabstandet sein, so dass er von der Gate-Leitung G32 isoliert ist.
  • Wie in 3C gezeigt ist, kann die Brücke in manchen Ausführungsformen untere Kontakte TS33 und TS34 und einen Gate-Kontakt CB31 aufweisen. Jeder von den unteren Kontakten TS33 und TS34 kann eine untere Oberfläche, die mit der aktiven Region R33 verbunden ist, und eine Höhe (eine Länge in der dritten Richtung), die größer ist als eine Höhe der Gate-Leitung G33, aufweisen. Der Gate-Kontakt CB31 kann die Gate-Leitung G33 kreuzen und sich in der ersten Richtung erstrecken und kann eine untere Oberfläche, die mit den unteren Kontakten TS33 und TS34 verbunden ist, und eine obere Oberfläche aufweisen, die mit einer Durchkontaktierung V31 verbunden ist, welche mit einem Metallmuster M33 in Kontakt steht. Ebenso kann der Gate-Kontakt CB31 die untere Oberfläche aufweisen, die mit der Gate-Leitung G33 verbunden ist, so dass er elektrisch mit der Gate-Leitung G33 verbunden ist.
  • Wie in 3D gezeigt ist, kann die Brücke Source/Drain-Kontakte CA33 und CA34 und einen Gate-Kontakt CB32 aufweisen. Wie in 3D dargestellt ist, können zum Beispiel die Source/Drain-Kontakte CA33 und CA34 beide eine untere Oberfläche, die mit der aktiven Region R34 verbunden ist, und eine Seitenfläche, die zumindest einen Abschnitt aufweist, der mit dem Gate-Kontakt CB32 verbunden ist, aufweisen. Der Gate-Kontakt CB32 kann eine obere Oberfläche aufweisen, die mit einer Durchkontaktierung V34 verbunden ist, welche mit einem Metallmuster M34 in Kontakt steht, und kann eine untere Oberfläche aufweisen, die mit der Gate-Leitung G34 verbunden ist, so dass er elektrisch mit der Gate-Leitung G34 verbunden ist. Wie nachstehend unter Bezugnahme auf 9A und 9B beschrieben wird, kann die Brücke (zum Beispiel die Brücke von 3C oder 3D), die elektrisch mit der Gate-Leitung verbunden ist, implementiert werden, um die Gate-Leitung als Abschnitt einer Verschaltung zu verwenden. Die Verschaltung, die eine Struktur sein kann, die dafür ausgelegt ist, mindestens zwei Muster, die ein und demselben Knoten entsprechen, elektrisch zu verbinden, kann eine Struktur wie etwa einen Kontakt, eine Durchkontaktierung, ein Muster auf einer Verdrahtungsschicht usw. bezeichnen, die mindestens ein Leiterbild in einer integrierten Schaltung aufweist.
  • Wie in 3E gezeigt ist, kann die Brücke in manchen Ausführungsformen untere Kontakte TS35 und TS36 und einen mittleren Kontakt CC32 aufweisen. Jeder von den unteren Kontakten TS35 und TS36 kann eine untere Oberfläche, die mit der aktiven Region R35 verbunden ist, und eine Höhe, die größer ist als eine Höhe einer Gate-Leitung G35, aufweisen. Der mittlere Kontakt CC32 kann die Gate-Leitung G35 kreuzen, kann sich in der ersten Richtung erstrecken, kann eine untere Oberfläche aufweisen, die mit den unteren Kontakten TS35 und TS36 verbunden ist, und kann von der Gate-Leitung G35 beabstandet sein, so dass er von der Gate-Leitung G35 isoliert ist. Im Gegensatz zum Beispiel von 3A kann der mittlere Kontakt CC32 von einer Durchkontaktierung V35, die mit einem Metallmuster M35 in Kontakt steht, in der dritten Richtung beabstandet sein. Das heißt, es ist möglich, dass sich eine obere Oberfläche des mittleren Kontakts CC32 nicht bis zur Durchkontaktierung V35 erstreckt. In 3E ist die Durchkontaktierung V35 dargestellt, um zu beschreiben, dass die obere Oberfläche des mittleren Kontakts CC32 von einer Oberfläche, in der die Durchkontaktierung V35 ausgebildet ist, entfernt ist. Die Strukturen der oben unter Bezugnahme auf 2A, 2B und 3A bis 3E beschriebenen Brücken sind nur Beispiele. Man beachte, dass Brücken mit anderen Strukturen als die in 2A, 2B und 3A bis 3E dargestellten Brücken in Überkreuz-Kopplungskonstrukten gemäß den erfinderischen Ideen der vorliegenden Offenbarung implementiert werden können. Im Folgenden werden die Ausführungsbeispiele hauptsächlich auf Basis der Brücken von 2B und 3D beschrieben. Jedoch sind die Ausführungsbeispiele der vorliegenden Offenbarung nicht darauf beschränkt.
  • 4A bis 4C sind schematische Draufsichten von Layouts integrierter Schaltungen 40a, 40b bzw. 40c gemäß Ausführungsbeispielen. Genauer gibt im Gegensatz zur integrierten Schaltung 20 von 2A die integrierte Schaltung 40a von 4A ein Beispiel für eine verfügbare Stelle für Einschnittregionen zum Schneiden von Gate-Leitungen an, gibt die integrierte Schaltung 40b von 4B ein Beispiel für eine verfügbare Stelle für Durchkontaktierungen an und gibt die integrierte Schaltung 40c von 4C ein Beispiel für eine integrierte Schaltung an, die vier Gate-Leitungen aufweist. Wie oben unter Bezugnahme auf 2A beschrieben wurde, können eine erste Gate-Leitung G41 und eine zweite Gate-Leitung G42 von 4A und 4B durch eine erste Einschnittregion CT41 bzw. eine zweite Einschnittregion CT42 geschnitten werden, und eine vierte Gate-Leitung G44 und eine fünfte Gate-Leitung G45 von 4C können durch eine dritte Einschnittregion CT43 bzw. eine vierte Einschnittregion CT44 geschnitten werden. Im Folgenden werden Aspekte der erfinderischen Ideen unter Bezugnahme auf 4A bis 4C beschrieben. Manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden möglicherweise nicht wiederholt beschrieben.
  • Wie in 4A gezeigt ist, kann die integrierte Schaltung 40a eine erste aktive Region R41 und eine zweite aktive Region R42 aufweisen, die sich jeweils in einer ersten Richtung parallel zueinander erstrecken. Die integrierte Schaltung 40a kann eine erste Gate-Leitung G41, eine zweite Gate-Leitung G42 und eine dritte Gate-Leitung G43 aufweisen, die sich jeweils in einer zweiten Richtung parallel zueinander erstrecken. Die erste Gate-Leitung G41 kann eine erste partielle Gate-Leitung G41_1 und eine erste Dummy-Gate-Leitung G41_2 aufweisen, die durch die erste Einschnittregion CT41 voneinander getrennt sind, wobei ein erstes Eingangssignal A an die erste partielle Gate-Leitung G41_1 angelegt werden kann. Die zweite Gate-Leitung G42 kann eine zweite Dummy-Gate-Leitung G42_1 und eine zweite partielle Gate-Leitung G42 2 aufweisen, die durch die zweite Einschnittregion CT42 voneinander getrennt sind, wobei das erste Eingangssignal A an die zweite partielle Gate-Leitung G42 2 angelegt werden kann. Die dritte Gate-Leitung G43 kann mit sowohl der ersten als auch der zweiten aktiven Region R41 und R42 einen Transistor bilden, und ein zweites Eingangssignal B kann an die dritte Gate-Leitung G43 angelegt werden. Ebenso kann die integrierte Schaltung 40a eine erste Brücke mit einem oberen Kontakt CM41, der die erste Dummy-Gate-Leitung G41_2 in der ersten Richtung kreuzt, und eine zweite Brücke mit einem oberen Kontakt CM42, der die zweite Dummy-Gate-Leitung G42_1 in der ersten Richtung kreuzt, aufweisen.
  • Die erste und die zweite Einschnittregion CT41 und CT42 können so angeordnet sein, dass die erste und die zweite partielle Gate-Leitung G41_1 und G42_2, an die das erste Eingangssignal A angelegt wird, Enden in einer Region zwischen der ersten aktiven Region R41 und der zweiten aktiven Region R42 aufweisen können. In manchen Ausführungsformen kann die erste Einschnittregion CT41 die erste Gate-Leitung G41 so schneiden, dass die erste partielle Gate-Leitung G41_1 ihr Ende in der Region haben kann, die zwischen der ersten und der zweiten aktiven Region R41 und R42 liegt, und die erste Dummy-Gate-Leitung G41_2 ein Ende an einem Rand der zweiten aktiven Region R42 haben kann. Anders ausgedrückt können Seitenflächen der ersten Dummy-Gate-Leitung G41_2 und der zweiten aktiven Region R42, die der ersten aktiven Region R41 zugewandt sind, auf einer Linie liegen. In manchen Ausführungsformen kann die zweite Einschnittregion CT42 die zweite Gate-Leitung G42 so schneiden, dass die zweite partielle Gate-Leitung G42 2 ihr Ende in der Region haben kann, die zwischen der ersten und der zweiten aktiven Region R41 und R42 liegt, und die zweite Dummy-Gate-Leitung G42_2 ein Ende in der ersten aktiven Region R41 haben kann. Anders ausgedrückt ist es möglich, dass Seitenflächen der zweiten Dummy-Gate-Leitung G42 2 und der zweiten aktiven Region R42, die der zweiten aktiven Region R42 zugewandt sind, nicht auf einer Linie liegen.
  • Wie in 4B gezeigt ist, können Gate-Kontakte und Durchkontaktierungen, die mit den Gate-Leitungen verbunden sind, in der ersten Richtung angeordnet sein. Wie in 4B dargestellt ist, können beispielsweise in der integrierten Schaltung 40b eine erste Durchkontaktierung V41, die elektrisch mit der ersten partiellen Gate-Leitung G41_1 verbunden ist, eine zweite Durchkontaktierung V42, die elektrisch mit der zweiten partiellen Gate-Leitung G42 2 verbunden ist, und eine dritte Durchkontaktierung, die elektrisch mit der dritten Gate-Leitung G43 verbunden ist, in der ersten Richtung angeordnet sein. Anders ausgedrückt können die erste Durchkontaktierung V41, die zweite Durchkontaktierung V42 und die dritte Durchkontaktierung V43 gleiche Abstände von der ersten aktiven Region R41 und/oder der zweiten aktiven Region R42 aufweisen, wenn man sie in der Draufsicht betrachtet.
  • Wie in 4C gezeigt ist, kann die integrierte Schaltung 40c eine dritte aktive Region R43 und eine vierte aktive Region R44 aufweisen, die sich jeweils in der ersten Richtung parallel zueinander erstrecken. Die integrierte Schaltung 40c kann eine vierte, eine fünfte, eine sechste und eine siebte Gate-Leitung G44, G45, G46, und G47 aufweisen, die sich jeweils in der zweiten Richtung und parallel zueinander erstrecken. Die vierte Gate-Leitung G44 kann eine dritte partielle Gate-Leitung G44_1 und eine erste Dummy-Gate-Leitung G44 2 aufweisen, die durch die dritte Einschnittregion CT43 voneinander getrennt sind, wobei ein erstes Eingangssignal A an die dritte partielle Gate-Leitung G44_1 angelegt werden kann. Die fünfte Gate-Leitung G45 kann eine zweite Dummy-Gate-Leitung G45_1 und eine vierte partielle Gate-Leitung G45_2 aufweisen, die durch die vierte Einschnittregion CT44 voneinander getrennt sind, wobei das erste Eingangssignal A an die vierte partielle Gate-Leitung G45_2 angelegt werden kann. Die sechste und die siebte Gate-Leitung G46 und G47 können sich in der zweiten Richtung zwischen der vierten und der fünften Gate-Leitung G44 und G45 erstrecken und können mit sowohl der dritten als auch der vierten aktiven Region R43 und R44 Transistoren bilden, und ein zweites Eingangssignal B kann an die sechste und die siebte Gate-Leitung G46 und G47 angelegt werden. Die sechste und die siebte Gate-Leitung G46 und G47 können über einen Gate-Kontakt CB41 elektrisch miteinander verbunden sein. Ebenso kann die integrierte Schaltung 40c eine erste Brücke mit einem oberen Kontakt CM43, der die erste Dummy-Gate-Leitung G44 2 in der ersten Richtung kreuzt, und eine zweite Brücke mit einem oberen Kontakt CM44, der die zweite Dummy-Gate-Leitung G45_1 in der ersten Richtung kreuzt, aufweisen.
  • Im Gegensatz zu den integrierten Schaltungen 40a und 40b von 4A und 4B kann die integrierte Schaltung 40c von 4C zwei parallele Gate-Leitungen, das heißt die sechste und die siebte Gate-Leitung G46 und G47, aufweisen, an die das zweite Eingangssignal B angelegt wird. Demgemäß kann Platz für Leitungswege zwischen der vierten Gate-Leitung G44 und der fünften Gate-Leitung G45 erhalten werden. Darüber hinaus können Transistoren, an die das zweite Eingangssignal B angelegt wird, eine erhöhte Gate-Stärke aufweisen. Zum Beispiel können im Vergleich zu einem Transistor, der von der ersten aktiven Region R41 und der dritten Gate-Leitung G43 in der integrierten Schaltung 40a von 4A gebildet wird, Transistoren, die von der dritten aktiven Region R43 und sowohl der sechsten als auch der siebten Gate-Leitung G46 und G47 in der integrierten Schaltung 40c von 4C gebildet werden, ungefähr die doppelte Gate-Stärke bereitstellen.
  • 5A und 5B sind schematische Draufsichten von Layouts integrierter Schaltungen 50a bzw. 50b gemäß Ausführungsbeispielen. Genauer kann im Gegensatz zur integrierten Schaltung 40a von 4A im Falle der integrierten Schaltungen 50a und 50b von 5A und 5B ein Dummy-Abschnitt von der ersten und der zweiten Gate-Leitung G51 und G52 der integrierten Schaltungen 50a und 50b von 5A und 5B entfernt werden. Ähnlich wie bei der integrierten Schaltung 40a, die unter Bezugnahme auf 4A beschrieben wurde, können die erste und die zweite Gate-Leitung G51 und G52 von 5A und 5B durch eine erste und eine zweite Einschnittregion CT51 bzw. CT52 geschnitten werden. Im Folgenden werden einige Aspekte der erfinderischen Ideen unter Bezugnahme auf 5A und 5B beschrieben, und manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden möglicherweise nicht wiederholt beschrieben.
  • Wie in 5A gezeigt ist, kann die integrierte Schaltung 50a eine erste und eine zweite aktive Region R51 und R52 aufweisen, die sich jeweils in einer ersten Richtung parallel zueinander erstrecken. Die integrierte Schaltung 50a kann die erste Gate-Leitung G51, die zweite Gate-Leitung G53 und die dritte Gate-Leitung G53 aufweisen, die sich jeweils in einer zweiten Richtung und parallel zueinander erstrecken. Die erste Gate-Leitung G51 kann eine erste partielle Gate-Leitung G51_1 und eine erste Dummy-Gate-Leitung G51_2 aufweisen, die durch die erste Einschnittregion CT51 voneinander getrennt sind, wobei ein erstes Eingangssignal A an die erste partielle Gate-Leitung G51_1 angelegt werden kann. Die zweite Gate-Leitung G52 kann eine zweite Dummy-Gate-Leitung G52_1 und eine zweite partielle Gate-Leitung G52 2 aufweisen, die durch die zweite Einschnittregion CT52 voneinander getrennt sind, wobei das erste Eingangssignal A an die zweite partielle Gate-Leitung G52 2 angelegt werden kann. Die dritte Gate-Leitung G53 kann mit sowohl der ersten als auch der zweiten aktiven Region R51 und R52 einen Transistor bilden, und ein zweites Eingangssignal B kann an die dritte Gate-Leitung G53 angelegt werden.
  • In manchen Ausführungsformen kann ein Abschnitt der ersten Gate-Leitung G51, der einen Abschnitt einschließt, der die zweite aktive Region R52 in einer senkrechten Richtung überschneidet, von der ersten Gate-Leitung G51 entfernt werden. Ebenso kann ein Abschnitt der zweiten Gate-Leitung G52, der einen Abschnitt einschließt, der die erste aktive Region R51 in einer senkrechten Richtung überschneidet, von der zweiten Gate-Leitung G52 entfernt werden. Anders ausgedrückt ist es möglich, dass die erste Gate-Leitung G51 die zweite aktive Region R52 nicht überschneidet, nachdem der Abschnitt der ersten Gate-Leitung G51 entfernt worden ist, und/oder es ist möglich, dass die zweite Gate-Leitung G52 die erste aktive Region R51 nicht überschneidet, nachdem der Abschnitt der zweiten Gate-Leitung G52 entfernt worden ist. Dementsprechend können parasitäre Kapazitäten aufgrund von Dummy-Abschnitten der ersten und der zweiten Gate-Leitung G51 und G52 eliminiert werden.
  • Wie in 5B gezeigt ist, und ähnlich wie bei der integrierten Schaltung 50a von 5A, kann die integrierte Schaltung 50b die erste und die zweite Gate-Leitung G51 und G52 aufweisen, von denen Abschnitte entfernt worden sind. Die integrierte Schaltung 50b kann ferner Brücken aufweisen, welche die Stellen, wo die Abschnitte der ersten und der zweiten Gate-Leitung G51 und G52 entfernt worden sind, in einer senkrechten Richtung überschneiden. Zum Beispiel kann die integrierte Schaltung 50b eine erste Brücke, welche die erste Einschnittregion CT51 in der ersten Richtung kreuzt und einen ersten oberen Kontakt CM51 aufweist, und eine zweite Brücke, welche die zweite Einschnittregion CT52 in der ersten Richtung kreuzt und einen zweiten oberen Kontakt CM52 aufweist, aufweisen. Da die Dummy-Abschnitte der ersten und der zweiten Gate-Leitung G51 und G52 von der ersten und der zweiten Gate-Leitung G51 und G52 entfernt werden, kann sich eine parasitäre Kapazität aufgrund der ersten und der zweiten Brücke nicht auf das erste Eingangssignal A auswirken, wie oben unter Bezugnahme auf 2B beschrieben wurde.
  • 6 ist eine schematische Draufsicht eines Layouts einer integrierten Schaltung 60 gemäß einem Ausführungsbeispiel. Genauer können im Gegensatz zu den integrierten Schaltungen 50a und 50b von 5A und 5B in der integrierten Schaltung 60 von 6 erste und zweite partielle Gate-Leitungen G61 und G62 von einer ersten und einer zweiten Einschnittregion CT61 bzw. CT62 geschnitten werden, wobei die erste und die zweite Einschnittregion CT61 und CT62 mit einem Isoliermaterial gefüllt sind.
  • Wie in 6 gezeigt ist, kann die integrierte Schaltung 60 eine erste und eine zweite aktive Region R61 und R62 aufweisen, die sich jeweils in einer ersten Richtung parallel zueinander erstrecken, und die integrierte Schaltung 60 kann die erste Gate-Leitung C61, die zweite Gate-Leitung G62 und eine dritte Gate-Leitung G63 aufweisen, die sich jeweils in einer zweiten Richtung parallel zueinander erstrecken. Die erste Gate-Leitung G61 kann eine erste partielle Gate-Leitung G61_1 und eine erste Dummy-Gate-Leitung G61_2 aufweisen, die durch die erste Einschnittregion CT61 voneinander getrennt sind, wobei ein erstes Eingangssignal A an die erste partielle Gate-Leitung G61_1 angelegt werden kann. Die zweite Gate-Leitung G62 kann eine zweite Dummy-Gate-Leitung G62_1 und eine zweite partielle Gate-Leitung G62 2 aufweisen, die durch die zweite Einschnittregion CT62 voneinander getrennt sind, wobei das erste Eingangssignal A an die zweite partielle Gate-Leitung G62 2 angelegt werden kann. Die dritte Gate-Leitung G63 kann mit sowohl der ersten als auch der zweiten aktiven Region R61 und R62 einen Transistor bilden, und ein zweites Eingangssignal B kann an die dritte Gate-Leitung G63 angelegt werden.
  • In manchen Ausführungsformen können die erste und die zweite Einschnittregion CT61 und CT62 mit einem Isoliermaterial gefüllt sein. Zum Beispiel kann die erste Einschnittregion CT61 als Diffusionsunterbrechung nicht nur die erste Gate-Leitung G61, sondern auch mindestens einen Abschnitt der zweiten aktiven Region R62 entfernen, und die leeren Regionen können mit einem Isoliermaterial gefüllt werden. Demgemäß kann ein Dummy-Abschnitt der ersten Gate-Leitung G61 durch die Diffusionsunterbrechung entfernt werden, und ein Dummy-Abschnitt der zweiten Gate-Leitung G62 kann durch die Diffusionsunterbrechung entfernt werden. Auch wenn dies nicht dargestellt ist, kann die integrierte Schaltung 60 von 6 in manchen Ausführungsformen ferner Brücken aufweisen, welche die Diffusionsunterbrechung in der ersten Richtung kreuzen, ähnlich wie bei den Brücken der integrierten Schaltung 50b von 5B.
  • 7 ist eine schematische Draufsicht eines Layouts einer integrierten Schaltung 70 gemäß einem Ausführungsbeispiel. Genauer ist es möglich, dass im Gegensatz zu der integrierten Schaltung 20 von 2A im Layout von 7 eine zweite Gate-Leitung G72 nicht von einer Einschnittregion geschnitten wird.
  • Wie in 7 gezeigt ist, kann die integrierte Schaltung 70 eine erste und eine zweite aktive Region R71 und R72 aufweisen, die sich jeweils in einer ersten Richtung parallel zueinander erstrecken, und die integrierte Schaltung 70 kann die erste Gate-Leitung C71, die zweite Gate-Leitung G72 und eine dritte Gate-Leitung G73 aufweisen, die sich jeweils in einer zweiten Richtung parallel zueinander erstrecken. Ebenso kann die integrierte Schaltung 70 eine erste bis fünfte Metallleitung M71 bis M75 aufweisen, die sich auf der ersten bis dritten Gate-Leitung G71 bis G73 in der ersten Richtung parallel zueinander erstrecken. Wie in 7 dargestellt ist, kann die erste Metallleitung M71 ein erstes und ein zweites Metallmuster M71_1 und M71_2 aufweisen, die in der ersten Richtung voneinander beabstandet sind. Hierin können die Metallleitungen und die Metallmuster bestimmte Muster bezeichnen, die auf einer Verdrahtungsschicht ausgebildet sind, die über die Kontakte und die Durchkontaktierungen mit den Gate-Leitungen und/oder den Source/Drain-Regionen verbunden sind, und können ein leitendes Material aufweisen, das von einem Metall verschieden ist.
  • Die erste Gate-Leitung G71 kann eine erste partielle Gate-Leitung G71_1 und eine erste Dummy-Gate-Leitung G71_2 aufweisen, die durch die erste Einschnittregion CT71 voneinander getrennt sind, wobei ein erstes Eingangssignal A an die erste partielle Gate-Leitung G71_1 angelegt werden kann. Ebenso kann die integrierte Schaltung 70 eine erste Brücke aufweisen, die einen ersten oberen Kontakt CM71 aufweist, der die erste Dummy-Gate-Leitung G71_2 in der ersten Richtung kreuzt. Auf Basis der ersten Einschnittregion CT71 ist es möglich, dass das erste Eingangssignal A, das an die erste partielle Gate-Leitung G71_1 angelegt wird, nicht von einer parasitären Kapazität beeinflusst wird, die aufgrund des ersten oberen Kontakts CM71 erzeugt wird.
  • Die zweite Gate-Leitung G72 kann sich kontinuierlich in der zweiten Richtung von der ersten aktiven Region R71 zur zweiten aktiven Region R72 erstrecken, wie in 7 dargestellt ist. Ebenso kann eine zweite Brücke, die dafür ausgelegt ist, Source/Drain-Regionen, die in der ersten aktiven Region R71 zu beiden Seiten der zweiten Gate-Leitung G72 ausgebildet sind, zu verbinden, das zweite Metallmuster M71_2 aufweisen, das die zweite Gate-Leitung G72 in der ersten Richtung kreuzt. Wie oben unter Bezugnahme auf 2B beschrieben wurde, kann zwar ein Kontakt, der sich in der ersten Richtung erstreckt, beispielsweise ein oberer Kontakt oder ein Source/Drain-Kontakt, aufgrund eines kleineren Abstands in Bezug auf die Gate-Leitung eine relativ hohe parasitäre Kapazität bewirken, aber ein Metallmuster oberhalb des Kontakts und der Durchkontaktierung kann aufgrund eines großen Abstands in Bezug auf die Gate-Leitung eine relativ niedrige parasitäre Kapazität bewirken. Demgemäß kann es in manchen Ausführungsformen sein, dass die zweite Gate-Leitung G72, welche die zweite Brücke einschließlich des zweiten Metallmusters M71_2 kreuzt, nicht von einer Einschnittregion geschnitten wird und sich kontinuierlich in der zweiten Richtung zwischen der ersten und der zweiten aktiven Region R71 und R72 erstreckt.
  • 8A bis 8C sind schematische Draufsichten von Layouts integrierter Schaltungen 80a, 80b bzw. 80c gemäß Ausführungsbeispielen. Genauer stellen 8A bis 8C Überkreuz-Kopplungskonstrukte dar, die in den Layouts der integrierten Schaltungen 80a, 80b und 80c verfügbar sind und die verringerte Größen aufweisen. Im Gegensatz zu den oben unter Bezugnahme auf 2A usw. beschriebenen Layouts kann in den integrierten Schaltungen 80a, 80b und 80c von 8A bis 8C eine dritte Gate-Leitung G83, die von der ersten bis dritten Gate-Leitung G81, G82 und G83 die in der Mitte angeordnete ist, eine erste und eine zweite partielle Gate-Leitung G83_1 und G83_2 aufweisen, an die unterschiedliche Signale, das heißt ein erstes bzw. ein zweites Eingangssignal A und B und angelegt werden. Im Folgenden werden einige Aspekte der erfinderischen Ideen unter Bezugnahme auf 8A und 8C beschrieben, und manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden nicht wiederholt beschrieben.
  • Wie in 8A gezeigt ist, kann die integrierte Schaltung 80a eine erste und eine zweite aktive Region R81 und R82 aufweisen, die sich in einer ersten Richtung parallel zueinander erstrecken, und kann die erste bis dritte Gate-Leitung G81, G82 und G83 aufweisen, die sich in einer zweiten Richtung parallel zueinander erstrecken. Ebenso kann die integrierte Schaltung 80a eine zweite bis eine vierte Metallleitung M82, M83 und M84 aufweisen, die sich in der ersten Richtung parallel zueinander erstrecken. Da Halbleiterprozesse immer mehr verkleinert werden, kann ein Abstand zwischen der ersten und der zweiten aktiven Region R81 und R82 verringert werden, so dass die Anzahl von Metallleitungen, die sich in der ersten Richtung parallel zueinander erstrecken oder möglicherweise erstrecken, in einer Region zwischen der ersten und der zweiten aktiven Region R81 und R82 verringert sein kann. Zum Beispiel kann die integrierte Schaltung 80a von 8A zwischen der ersten und der zweiten aktiven Region R81 und R82 drei parallele Metallleitungen aufweisen, das heißt die zweite bis vierte Metallleitung M82, M83 und M84. Aufgrund einer verringerten Anzahl von Metallleitungen kann eine Leitwegführung erschwert sein, und ein Überkreuz-Kopplungskonstrukt für die Lösung von Platzproblemen in Bezug auf die Leitwege kann erforderlich sein. Eine Struktur, die eine verringerte Anzahl von Metallleitungen aufweist, kann als Konstrukt mit wenig Bahnen bezeichnet werden, und eine Standardzelle, welche die verringerte Anzahl von Metallleitungen aufweist, kann als Standardzelle mit wenig Bahnen bezeichnet werden. Auch wenn dies in 8A nicht gezeigt ist, kann die integrierte Schaltung 80a ferner eine erste Metallleitung angrenzend an die zweite Metallleitung M82 und eine fünfte Metallleitung angrenzend an die vierte Metallleitung M84 aufweisen.
  • Die erste und die zweite Metallleitung G81 und G82 können sich kontinuierlich in der zweiten Richtung in einer Region zwischen der ersten und der zweiten aktiven Region R81 und R82 erstrecken, während die dritte Gate-Leitung G83 die erste und die zweite partielle Gate-Leitung G83_1 und G83_2 aufweisen kann, die durch eine erste Einschnittregion CT81 voneinander getrennt sind. Wie in 8A gezeigt ist, kann das erste Eingangssignal A an die erste Gate-Leitung G81 und die zweite partielle Gate-Leitung G83 2 angelegt werden, und das zweite Eingangssignal B kann an die zweite Gate-Leitung G82 und die erste partielle Gate-Leitung G83_1 angelegt werden. Ebenso kann die integrierte Schaltung 80a eine erste Brücke mit einem ersten oberen Kontakt CM81, der die erste Gate-Leitung G81 in der ersten Richtung kreuzt, und eine zweite Brücke mit einem zweiten oberen Kontakt CM82, der die zweite Gate-Leitung G82 in der ersten Richtung kreuzt, aufweisen.
  • In manchen Ausführungsformen können zum Routen eines internen Signals Y Gate-Kontakte, die sich in der zweiten Richtung erstrecken, verwendet werden. Wie in 8A dargestellt ist, kann beispielsweise die integrierte Schaltung 80a einen ersten Source/Drain-Kontakt CA81 mit einer unteren Oberfläche, die mit einer Source/Drain-Region verbunden ist und sich in der zweiten Richtung erstreckt, aufweisen, wobei die Source/Drain-Region Transistoren gemeinsam ist, die von jeder von der ersten Gate-Leitung G81 und der ersten partiellen Gate-Leitung G83_1 mit der ersten aktiven Region R81 gebildet werden. Ebenso kann die integrierte Schaltung 80a einen zweiten Source/Drain-Kontakt CA82 mit einer unteren Oberfläche, die mit einer Source/Drain-Region verbunden ist und sich in der zweiten Richtung erstreckt, aufweisen, wobei die Source/Drain-Region Transistoren gemeinsam ist, die von jeder von der zweiten Gate-Leitung G82 und der zweiten partiellen Gate-Leitung G83 2 mit der zweiten aktiven Region R82 gebildet werden. Der erste und der zweite Source/Drain-Kontakt CA81 und CA82 können sich in der ersten Richtung erstrecken, so dass der erste und der zweite Source/Drain-Kontakt CA81 und CA82 einander überschneiden. Der erste und der zweite Source/Drain-Kontakt CA81 und CA82 können durch die dritte Metallleitung M83, die sich in der ersten Richtung erstreckt, elektrisch miteinander verbunden sein. Ebenso können die erste Gate-Leitung G81 und die zweite partielle Gate-Leitung G83_2, an die das erste Eingangssignal A angelegt wird, durch die vierte Metallleitung M84 elektrisch verbunden sein, und die zweite Gate-Leitung G82 und die erste partielle Gate-Leitung G83_1, an die das zweite Eingangssignal B angelegt wird, können durch die zweite Metallleitung M82 elektrisch verbunden sein.
  • Wie in 8B gezeigt ist, kann die integrierte Schaltung 80b eine Brücke aufweisen, die ein Metallmuster aufweist. Wie in 8B dargestellt ist, kann die integrierte Schaltung 80b eine erste Brücke mit der fünften Metallleitung M85, welche die erste Gate-Leitung G81 in der ersten Richtung kreuzt, und eine zweite Brücke mit der ersten Metallleitung M81, welche die zweite Gate-Leitung G82 in der ersten Richtung kreuzt, aufweisen. Wie oben unter Bezugnahme auf 7 beschrieben ist, kann aufgrund eines Abstands zwischen der Metallleitung (oder dem Metallmuster), das die Gate-Leitung kreuzt, und der Gate-Leitung die parasitäre Kapazität aufgrund einer Brücke, welche die Metallleitung aufweist, relativ geringer sein als eine parasitäre Kapazität aufgrund einer Brücke, die einen Source/Drain-Kontakt oder einen oberen Gate-Kontakt aufweist.
  • Wie in 8C gezeigt ist, kann die integrierte Schaltung 80c die erste und die zweite Gate-Leitung G81 und G82 aufweisen, von der Dummy-Abschnitte entfernt sein können. Wie in 8C dargestellt ist, kann beispielsweise ein Abschnitt der ersten Gate-Leitung G81, der einen Abschnitt aufweist, der die zweite aktive Region R82 in einer senkrechten Richtung überschneidet, durch eine zweite Einschnittregion CT82 von der ersten Gate-Leitung G81 entfernt werden, wobei die erste Gate-Leitung G81 in eine dritte partielle Gate-Leitung G81_1 und eine erste Dummy-Gate-Leitung G81_2 getrennt werden kann, an die das erste Eingangssignal A angelegt wird. Ebenso kann ein Abschnitt der zweiten Gate-Leitung G82, der einen Abschnitt aufweist, der die erste aktive Region R81 in einer senkrechten Richtung überschneidet, durch eine dritte Einschnittregion CT83 von der zweiten Gate-Leitung G82 entfernt werden, wobei die zweite Gate-Leitung G82 in eine vierte partielle Gate-Leitung G82 2 und eine erste Dummy-Gate-Leitung G82_2 getrennt werden kann, an die das zweite Eingangssignal B angelegt wird.
  • 9A und 9B sind schematische Draufsichten von Layouts integrierter Schaltungen 90a bzw. 90b gemäß Ausführungsbeispielen. Genauer stellen 9A und 9B Überkreuz-Kopplungskonstrukte dar, die in den Layouts mit verringerten Größen zur Verfügung stehen. Im Gegensatz zu den integrierten Schaltungen 80a, 80b und 80c von 8A bis 8C kann eine dritte Gate-Leitung G93 zwischen einer ersten Gate-Leitung G91 und einer zweiten Gate-Leitung G92 angeordnet sein. Die dritte Gate-Leitung G93 in den integrierten Schaltungen 90a und 90b von 9A und 9B kann als Leitweg für ein internes Signals Y verwendet werden. Im Folgenden werden einige Aspekte der erfinderischen Ideen unter Bezugnahme auf 9A und 9B beschrieben, und manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden möglicherweise nicht wiederholt beschrieben.
  • Wie in 9A gezeigt ist, kann die integrierte Schaltung 90a eine erste und eine zweite aktive Region R91 und R92 aufweisen, die sich in einer ersten Richtung parallel zueinander erstrecken, und die integrierte Schaltung 90a kann die erste bis dritte Gate-Leitung G91, G92 und G93 aufweisen, die sich in einer zweiten Richtung parallel zueinander erstrecken. Ebenso kann die integrierte Schaltung 90a eine erste, eine zweite und eine vierte Metallleitung M92, M93 und M94 aufweisen, die sich in der ersten Richtung parallel zueinander erstrecken. Wie in 9A dargestellt ist, kann die zweite Metallleitung M92 Metallmuster M92_1 und M92_2 aufweisen, an die ein erstes bzw. ein zweites Eingangssignal A und B angelegt werden, und die vierte Metallleitung M94 kann Metallmuster M94_1 und M94_2 aufweisen, an die das zweite bzw. das erste Eingangssignal B und A angelegt werden. Auch wenn dies in 9A nicht gezeigt ist, kann die integrierte Schaltung 90a ferner eine dritte Metallleitung zwischen der zweiten und der vierten Metallleitung M92 und M94 und eine fünfte Metallleitung angrenzend an die vierte Metallleitung M94 aufweisen.
  • Die erste Gate-Leitung G91 kann eine erste und eine zweite partielle Gate-Leitung G91_1 und G91_2, die durch eine erste Einschnittregion CT91 voneinander getrennt sind, aufweisen, wobei das erste und das zweite Eingangssignal A und B an die zweite partielle Gate-Leitung G91_1 bzw. G91_2 angelegt werden. Ebenso kann die zweite Gate-Leitung G92 eine dritte und eine vierte partielle Gate-Leitung G92_1 und G92_2, die durch eine zweite Einschnittregion CT92 voneinander getrennt sind, aufweisen, wobei das zweite und das erste Eingangssignal B und A an die dritte und die vierte partielle Gate-Leitung G92_1 bzw. G92_2 angelegt werden. Die dritte Gate-Leitung G93 kann sich kontinuierlich von der ersten aktiven Region R91 zur zweiten aktiven Region in der zweiten Richtung erstrecken.
  • Die integrierte Schaltung 90a kann eine erste Brücke aufweisen, die Source/Drain-Regionen, die in der ersten aktiven Region R91 zu beiden Seiten der dritten Gate-Leitung G93 ausgebildet sind, elektrisch verbindet, wobei die erste Brücke einen ersten Gate-Kontakt CB91 aufweisen kann, der die dritte Gate-Leitung G93 kreuzt und sich in der ersten Richtung erstreckt und eine untere Oberfläche aufweist, die mit der dritten Gate-Leitung G93 verbunden ist. Ebenso kann die integrierte Schaltung 90a eine zweite Brücke aufweisen, die Source/Drain-Regionen, die in der zweiten aktiven Region R92 zu beiden Seiten der dritten Gate-Leitung G93 ausgebildet sind, elektrisch verbindet, wobei die zweite Brücke einen zweiten Gate-Kontakt CB92 aufweisen kann, der die dritte Gate-Leitung G93 kreuzt und sich in der ersten Richtung erstreckt und eine untere Oberfläche aufweist, die mit der dritten Gate-Leitung G93 verbunden ist. Demgemäß können ein Knoten, der einem internen Signal Y entspricht und der in der ersten aktiven Region R91 ausgebildet ist, und ein Knoten, der dem internen Signal Y entspricht und der in der zweiten aktiven Region R92 ausgebildet ist, über die dritte Gate-Leitung G93 elektrisch miteinander verbunden werden, ohne dass eine Metallleitung verwendet wird, so dass Platzprobleme in Bezug auf die Leitwegführung des Überkreuz-Kopplungskonstrukts verringert werden können. Wie in 9A dargestellt ist, kann das interne Signal Y zusätzlich durch die erste Metallleitung M91 geleitet werden.
  • Wie in 9B gezeigt ist, können die erste und die zweite Gate-Leitung G91 und G92 durch eine einzige Einschnittregion, das heißt eine dritte Einschnittregion CT93 geschnitten werden. Wenn aufgrund eines Halbleiterprozesses die Bildung einer Einschnittregion mit einer relativ geringeren Länge, wie etwa die erste und die zweite Einschnittregion CT91 und CT92 die in 9A dargestellt sind, in der ersten Richtung erschwert ist, kann die dritte Einschnittregion CT93 ausgebildet werden, welche die erste und die zweite Gate-Leitung G91 und G92 überschneidet, wie in 9B dargestellt ist.
  • Jede von der ersten und der zweiten Gate-Leitung G91 und G92 kann von der dritten Einschnittregion CT93 geschnitten werden, und auch die dritte Gate-Leitung G93 zwischen der ersten und der zweiten Gate-Leitung G91 und G92 kann durch die dritte Einschnittregion CT93 in eine fünfte und eine sechste Gate-Leitung G93_1 und G93_2 getrennt werden. Wie in 9B dargestellt ist, kann die integrierte Schaltung 90b einen dritten Gate-Kontakt C93 aufweisen, der eine untere Oberfläche aufweist, die mit der fünften und der sechsten partiellen Gate-Leitung G93_1 und G93_2 verbunden ist und sich in der zweiten Richtung erstreckt, und somit können die fünfte und die sechste partielle Gate-Leitung G93_1 und G93_2 durch den dritten Gate-Kontakt CB93 elektrisch miteinander verbunden werden. Wie in 9B dargestellt ist, kann das interne Signal Y zusätzlich durch die dritte Metallleitung M93 geleitet werden.
  • 10A und 10B sind schematische Draufsichten von Layouts integrierter Schaltungen 100a bzw. 100b gemäß Ausführungsbeispielen. Genauer zeigen 10A und 10B die Layouts der integrierten Schaltungen 100a und 100b, die zwei einander benachbarte Gate-Leitungen, das heißt eine erste und eine zweite Gate-Leitung G101 und G102, für das erste und das zweite Eingangssignal A und B aufweisen. Im Folgenden werden einige Aspekte der erfinderischen Ideen unter Bezugnahme auf 10A und 10B beschrieben, und manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden möglicherweise nicht wiederholt beschrieben.
  • Wie in 10A gezeigt ist, kann die integrierte Schaltung 100a eine erste und eine zweite aktive Region R101 und R102 aufweisen, die sich in einer ersten Richtung parallel zueinander erstrecken, und kann die erste und die zweite Gate-Leitung G101 und G102 aufweisen, die sich in einer zweiten Richtung parallel zueinander erstrecken. Ebenso kann die integrierte Schaltung 100a eine zweite bis vierte Metallleitung M102, M103 und M104 aufweisen, die sich in der ersten Richtung parallel zueinander erstrecken, wobei die zweite Metallleitung M102 Metallmuster M102_1 und M102_2 aufweisen kann, an die das erste bzw. das zweite Eingangssignal A und B angelegt wird, und die vierte Metallleitung M104 kann Metallmuster M104_1 und M104_2 aufweisen, an die das zweite bzw. das erste Eingangssignal B und A angelegt wird. Auch wenn dies nicht gezeigt ist, kann die integrierte Schaltung 100a ferner eine erste Metallleitung angrenzend an die zweite Metallleitung M102 und eine fünfte Metallleitung angrenzend an die vierte Metallleitung M104 aufweisen.
  • Die erste und die zweite Gate-Leitung G101 und G102 können von einer ersten Einschnittregion CT101 geschnitten werden, ähnlich wie unter Bezugnahme auf 9B beschrieben. Demgemäß kann die erste Gate-Leitung G101 eine erste partielle Gate-Leitung G101_1, an die das erste Eingangssignal A angelegt werden kann, und eine zweite partielle Gate-Leitung G101_2, an die das zweite Eingangssignal B angelegt werden kann, aufweisen, und die zweite Gate-Leitung kann eine dritte partielle Gate-Leitung G102_1, an die das zweite Eingangssignal B angelegt werden kann, und eine vierte partielle Gate-Leitung G102_2, an die das erste Eingangssignal A angelegt werden kann, aufweisen.
  • In manchen Ausführungsformen kann für eine Leitwegführung für das interne Signals Y ein Source/Drain-Kontakt, der sich in der zweiten Richtung erstreckt, verwendet werden. Wie in 10A dargestellt ist, kann die integrierte Schaltung 100a beispielsweise einen ersten Source/Drain-Kontakt CA101 aufweisen, der eine untere Oberfläche aufweist, die mit einer ersten Source/Drain-Region und einer zweiten Source/Drain-Region verbunden ist, wobei die erste Source/Drain-Region Transistoren gemeinsam ist, die von sowohl der ersten partiellen Gate-Leitung G102_1 als auch der zweiten partiellen Gate-Leitung G102_1 mit der ersten aktiven Region R101 gebildet werden, und die zweite Source/Drain-Region Transistoren gemeinsam ist, die von sowohl der zweiten partiellen Gate-Leitung G101_2 als auch der vierten partiellen Gate-Leitung G102_2 mit der zweiten aktiven Region R102 gebildet werden. Wie in 10A dargestellt ist, kann sich der erste Source/Drain-Kontakt CA101 kontinuierlich von der ersten aktiven Region R101 zur zweiten aktiven Region R102 in der zweiten Richtung erstrecken. Demgemäß können ein Knoten, der dem internen Signal Y entspricht und der in der ersten aktiven Region R101 ausgebildet ist, und ein Knoten, der dem internen Signal Y entspricht und der in der zweiten aktiven Region R102 ausgebildet ist, über den ersten Source/Drain-Kontakt CA101 elektrisch miteinander verbunden werden, ohne dass eine Metallleitung verwendet wird, so dass Platzprobleme in Bezug auf die Leitwegführung des Überkreuz-Kopplungskonstrukts verringert werden können. Ebenso kann das Layout der integrierten Schaltung 100a auf Basis des Überkreuz-Kopplungskonstrukts eine verringerte Fläche aufweisen. Wie in 10A dargestellt ist, kann das interne Signal Y zusätzlich durch die dritte Metallleitung M103 geleitet werden.
  • Wie in 10B gezeigt ist, kann ein Kontakt verwendet werden, um partielle Gate-Leitungen unterschiedlicher Gate-Leitungen elektrisch zu verbinden, wobei in einem Überkreuz-Kopplungskonstrukt an die partiellen Gate-Leitungen der unterschiedlichen Gate-Leitungen dasselbe Eingangssignal angelegt wird. Wie in 10B dargestellt ist, können in der integrierten Schaltung 100b die erste partielle Gate-Leitung G101_1 und die vierte partielle Gate-Leitung G102_2, an die das erste Eingangssignal A angelegt wird, in der ersten Einschnittregion CT101 durch einen oberen Kontakt CM101 elektrisch verbunden werden. In manchen Ausführungsformen kann der obere Kontakt CM 101, wie in 10B dargestellt, einen Abschnitt aufweisen, der sich in einer Richtung erstreckt, die nicht parallel ist zur ersten und zur zweiten Richtung. In manchen Ausführungsformen kann der obere Kontakt CM101, anders als in dem Beispiel von 10B, Abschnitte aufweisen, die sich parallel zur ersten und zur zweiten Richtung erstrecken. Der obere Kontakt CM101 kann über Gate-Kontakte mit jeder von der ersten und der vierten partiellen Gate-Leitung G101_1 und G102_2 elektrisch verbunden sein. In manchen Ausführungsformen kann der obere Kontakt CM101 von 10B durch einen mittleren Kontakt (CC32 von 3E) ersetzt werden, der eine obere Oberfläche aufweist, die von einer Durchkontaktierung in einer senkrechten Richtung beabstandet ist. Wie in 10B dargestellt ist, kann ein internes Signal Y durch die erste Metallleitung M101 einer ersten Metallschicht M1 (z.B. Metal 1), eine Metallleitung M201 einer zweiten Metallschicht M2 (z.B. Metal 2) und die fünfte Metallleitung M105 der ersten Metallschicht M1 geleitet werden.
  • 11A bis 11C sind schematische Draufsichten von Layouts integrierter Schaltungen 110a, 110b bzw. 110c gemäß Ausführungsbeispielen. Genauer zeigen 11A bis 11C Beispiele für integrierte Schaltungen, die jeweils den Latch 10' von 1B aufweisen. Die integrierten Schaltungen 110a, 110b und 110c weisen jeweils Überkreuz-Kopplungskonstrukte und Metallmuster als Leitwege für Signale der Überkreuz-Kopplungskonstrukte auf, wobei zur Vereinfachung der Darstellung nur die in der untersten Schreibschicht (zum Beispiel einer Schicht M1) enthaltenen Metallmuster dargestellt sind. Ähnlich wie in der unter Bezugnahme auf 2A beschriebenen Ausführungsform kann jede der Gate-Leitungen für ein erstes Eingangssignal A durch eine Einschnittregion in den integrierten Schaltungen 110a, 110b und 110c durchtrennt werden. Im Folgenden werden die Ausführungsformen von 11A bis 11C unter Bezugnahme auf 1B beschrieben, und manche Aspekte, die hierin an anderer Stelle beschrieben sind, werden möglicherweise nicht wiederholt beschrieben.
  • Wie in 11A gezeigt ist, kann die integrierte Schaltung 110a ein erstes Metallmuster 21 für ein Latch-Eingangssignal IN, ein zweites Metallmuster 22 und ein viertes Metallmuster 24 für das erste Eingangssignal A, ein drittes Metallmuster 23 für ein zweites Eingangssignal B, ein fünftes Metallmuster 25 und ein siebtes Metallmuster 27 für ein Latch-Ausgangssignal OUT und ein sechstes Metallmuster 26 für ein internes Signal Y aufweisen. Das erste bis das fünfte Metallmuster 21 bis 25 können eine Form aufweisen, bei der sich das erste bis das fünfte Metallmuster 21 bis 25 in einer zweiten Richtung erstrecken, für eine Anordnung von Durchkontaktierungen, durch welche das erste bis das fünfte Metallmuster 21 bis 25 mit Mustern einer oberen Verdrahtungsschicht verbunden werden, wie in 11A dargestellt ist.
  • Wenn das erste bis das fünfte Metallmuster 21 bis 25 für das Latch-Eingangssignal IN, das erste und das zweite Eingangssignal A und B und das Latch-Ausgangssignal OUT angeordnet werden wie in 11A dargestellt, kann die integrierte Schaltung 110a im Vergleich zu den weiter unten beschriebenen integrierten Schaltungen 110b und 110c von 11B und 11C eine größere Zahl von Metallmustern und Durchkontaktierungen, die in der oberen Verdrahtungsschicht enthalten sind, für das erste bis fünfte Metallmuster 21 bis 25 enthalten. Wie nachstehend unter Bezugnahme auf 11B und 11C beschrieben wird, kann jedoch die Zahl der Metallmuster und Durchkontaktierungen auf Basis einer Form der Metallmuster, die in Bezug auf ein Überkreuz-Kopplungskonstrukt bereitgestellt wird, verringert werden, so dass ein Leistungsverbrauch und eine Leitwegüberlastung verringert werden können.
  • Wie in 11B gezeigt ist, kann die integrierte Schaltung 110b ein erstes Metallmuster 31 für ein Latch-Eingangssignal IN, ein zweites Metallmuster 32 für ein erstes Eingangssignal A, ein drittes Metallmuster 33 für ein zweites Eingangssignal B, ein fünftes Metallmuster 35 und ein siebtes Metallmuster 37 für ein Latch-Ausgangssignal OUT und ein sechstes Metallmuster 36 für ein internes Signal Y aufweisen. Im Gegensatz zur integrierten Schaltung 110a von 11A kann die integrierte Schaltung 110b von 11B für das erste Eingangssignal A das zweite Metallmuster 32 aufweisen, das „C“-förmig oder „U“-förmig ist. Wie in 11B dargestellt ist, kann das zweite Metallmuster 32 beispielsweise einen ersten und einen zweiten Abschnitt 32_1 und 32_2, die sich jeweils in einer zweiten Richtung erstrecken, und einen dritten Abschnitt 32_3, der mit Enden des ersten und des zweiten Abschnitts 32_1 und 32_2 verbunden ist und sich in einer ersten Richtung erstreckt, aufweisen.
  • Auf Basis des dritten Abschnitts 32_3 des zweiten Metallmusters 32 kann das dritte Metallmuster 33 für das zweite Eingangssignal B in der zweiten Richtung eine im Vergleich mit dem dritten Metallmuster 23 von 11A geringere Länge aufweisen. Zum Beispiel kann das dritte Metallmuster 33 von 11B als Inselmuster bezeichnet werden, und in manchen Ausführungsformen kann das dritte Metallmuster 33 eine Länge in einer zweiten Richtung aufweisen, die geringer ist als eine Länge gemäß einer Design-Regel. Wie in 11B dargestellt ist, kann das zweite Metallmuster 32 verwendet werden, um zwei Gate-Leitungen, an die das erste Eingangssignal A angelegt wird, in dem Überkreuz-Kopplungskonstrukt elektrisch zu verbinden, und somit können zusätzliche Muster einer oberen Verdrahtungsschicht weggelassen werden.
  • Wie in 11C gezeigt ist, kann die integrierte Schaltung 110c ein erstes Metallmuster 41 für ein Latch-Eingangssignal IN, ein zweites Metallmuster 42 für ein erstes Eingangssignal A, ein drittes Metallmuster 43 für ein zweites Eingangssignal B, ein fünftes Metallmuster 45 für ein Latch-Ausgangssignal OUT und ein sechstes Metallmuster 46 und ein achtes Metallmuster 48 für ein internes Signal Y aufweisen. Im Gegensatz zur integrierten Schaltung 110b von 11B kann die integrierte Schaltung 110c von 11C nicht nur das zweite Metallmuster 42 für das erste Eingangssignal A, sondern auch das fünfte Metallmuster 45, das eine „C“-Form oder „U“-Form aufweist, für das Latch-Ausgangssignal OUT aufweisen. Wie in 11C dargestellt ist, kann das zweite Metallmuster 42 beispielsweise einen ersten und einen zweiten Abschnitt 42_1 und 42_2, die sich jeweils in der zweiten Richtung erstrecken, und einen dritten Abschnitt 42_3, der mit Enden des ersten und des zweiten Abschnitts 42_1 und 42_2 verbunden ist und sich in der ersten Richtung erstreckt, aufweisen. Ebenso kann das fünfte Metallmuster 45 beispielsweise einen ersten und einen zweiten Abschnitt 45_1 und 45_2, die sich jeweils in der zweiten Richtung erstrecken, und einen dritten Abschnitt 45_3, der mit Enden des ersten und des zweiten Abschnitts 45_1 und 45_2 verbunden ist und sich in der ersten Richtung erstreckt, aufweisen. Wie in 11C dargestellt ist, werden nicht nur das zweite Metallmuster 42, sondern auch das fünfte Metallmuster 45, das die „C“-Form oder die „U“-Form aufweist, in dem Überkreuz-Kopplungskonstrukt verwendet, und somit können zusätzliche Muster einer oberen Verdrahtungsschicht weggelassen werden.
  • 12 ist ein Ablaufschema eines Verfahrens für die Fertigung einer integrierten Schaltung, die eine Standardzelle aufweist, die dafür ausgelegt ist, ein Überkreuz-Kopplungskonstrukt gemäß einem Ausführungsbeispiel zu definieren. Eine Standardzelle ist eine Einheit eines Layouts, die in der integrierten Schaltung enthalten ist, und die integrierte Schaltung kann eine Mehrzahl unterschiedlicher Standardzellen aufweisen. Die Standardzellen können eine Struktur aufweisen, die einer vorgegebenen Regelung entspricht. Zum Beispiel kann die Standardzelle, wie in 2A dargestellt, die erste und die zweite aktive Region R21 und R22, die sich in der ersten Richtung parallel zueinander erstrecken, aufweisen und kann in der zweiten Richtung eine vorgegebene Länge aufweisen. Eine Standardzellenbibliothek D12 von 12 kann die Standardzellen definieren, welche die Layouts der Überkreuz-Kopplungskonstrukten gemäß den Ausführungsbeispielen der erfinderischen Ideen, die oben unter Bezugnahme auf die Zeichnungen beschrieben wurden, aufweisen.
  • In einem Schritt S20 kann ein Logiksyntheseschritt durchgeführt werden, um Netzlistendaten D13 aus RTL-Daten D11 zu erzeugen. Zum Beispiel kann ein Halbleiterdesign-Tool (beispielsweise ein Logiksynthese-Tool) die Logiksyntheseoperation an den RTL-Daten D11, die in einer Hardware Description Language (HDL), wie etwa VHSIC HDL (VHDL) oder Verilog geschrieben sind, unter Bezugnahme auf die Standardzellenbibliothek D12 durchführen, um die Netzlistendaten D13 einschließlich eines Bitstroms oder einer Netzliste zu erzeugen. Die Standardzellenbibliothek D12 kann Informationen in Bezug auf eine verbesserte Leistungsfähigkeit der Standardzellen auf Basis eines Überkreuz-Kopplungskonstrukts mit verringerter parasitischer Kapazität und einer einfachen internen Leitwegstruktur einschließen. Ebenso können in Bezug auf diese Informationen die Standardzellen in der integrierten Schaltung in der Logiksyntheseoperation enthalten sein.
  • In einem Schritt S40 kann ein Place-and-Routing(P&R)-Schritt durchgeführt werden, um Layout-Daten D14 aus den Netzlisten-Daten D13 zu erzeugen. Zum Beispiel kann ein Halbleiterdesign-Werkzeug (zum Beispiel ein P&R-Werkzeug) eine Mehrzahl von Standardzellen von den Netzlistendaten D13 in Bezug auf die Standardzellenbibliothek D12 platzieren und kann Eingabepins und Ausgabepins der angeordneten Mehrzahl von Standardzellen für eine Leitwegführung nehmen. Wie oben beschrieben, kann das Layout der Standardzelle, die das Überkreuz-Kopplungskonstrukt aufweist, eine verringerte Anzahl von leitenden Mustern, wie etwa Durchkontaktierungen und Metallmuster, aufweisen, und somit kann eine Platzierung und Leitwegführung mit verbesserter Leistungsfähigkeit auf Basis verringerter Platzprobleme in Bezug auf die Leitwege erreicht werden. Die Layout-Daten D14 können ein Format wie etwa GDSII aufweisen und können geometrische Informationen von Standardzellen und Verschaltungen aufweisen.
  • In einem Schritt S60 kann ein Schritt zur Herstellung einer Maske durchgeführt werden. Zum Beispiel kann eine optische Nahbereichskorrektur (optical proximity correction, OPC) auf die Layout-Daten D14 angewendet werden, um Muster auf der Maske zu definieren, um Muster auf einer Mehrzahl von Schichten auszubilden, und mindestens eine Maske (oder eine Photomaske) zum Ausbilden von Mustern von jeder von der Mehrzahl von Schichten kann hergestellt werden.
  • In einem Schritt S80 kann ein Schritt zur Fertigung der integrierten Schaltung durchgeführt werden. Zum Beispiel kann die integrierte Schaltung durch Mustern der Mehrzahl von Schichten unter Verwendung der mindestens einen im Schritt S60 hergestellten Maske gefertigt werden. Wie in 12 dargestellt ist, kann der Schritt S80 Schritte S82 und S84 einschließen.
  • Im Schritt S82 kann ein Front-End-of-Line(FEOL)-Schritt durchgeführt werden. Der FEOL-Schritt kann einen Schritt des Ausbildens separater Vorrichtungen, wie etwa eines Transistors, eines Kondensators, eines Widerstands usw., auf einem Substrat im Prozess der Fertigung der integrierten Schaltung bezeichnen. Zum Beispiel kann der FEOL-Schritt das Planarisieren und Reinigen eines Wafers, das Ausbilden eines Grabens, das Ausbilden einer Vertiefung, das Ausbilden einer Gate-Leitung, das Ausbilden von Source/Drain-Regionen usw. einschließen.
  • Im Schritt S84 kann ein Back-End-of-Line(BEOL)-Schritt durchgeführt werden. Der BEOL-Schritt kann einen Schritt des Verschaltens separater Vorrichtungen, wie etwa Transistoren, Kondensatoren, Widerstände usw., im Prozess der Fertigung der integrierten Schaltung bezeichnen. Zum Beispiel kann der BEOL-Schritt das Silizidieren von Gate-, Source- und Drain-Regionen, das Hinzufügen eines dielektrischen Materials, das Durchführen einer Planarisierung, das Ausbilden eines Lochs, das Hinzufügen einer Metallschicht, das Ausbilden einer Durchkontaktierung, das Ausbilden einer Passivierungsschicht usw. einschließen. Danach kann die integrierte Schaltung in ein Gehäuse gepackt werden und kann als Teile verschiedener Anwendungen verwendet werden.
  • 13 ist ein Blockschema eines System-on-Chip (SoC) 130 gemäß einem Ausführungsbeispiel. Der SoC 130 kann eine Halbleitervorrichtung sein und kann ein Überkreuz-Kopplungskonstrukt oder eine integrierte Schaltung, die ein Überkreuz-Kopplungskonstrukt aufweist, gemäß einem Ausführungsbeispiel der erfinderischen Ideen aufweisen. Der SoC 130 kann ein Chip sein, in dem verschiedene exklusive funktionelle Blöcke, wie etwa geistiges Eigentum (IP), verwirklicht sind, und das Überkreuz-Kopplungskonstrukt gemäß einem Ausführungsbeispiel kann in jedem der funktionellen Blöcke des SoC 130 enthalten sein, wodurch die Leistungsfähigkeit des SoC 130 verbessert und sein Leistungsverbrauch verringert wird.
  • Wie in 13 gezeigt ist, kann der SoC 130 ein Modem 132, eine Anzeigesteuereinrichtung 133, einen Speicher 134, eine externe Speichersteuereinrichtung 135, eine zentrale Verarbeitungseinheit (CPU) 136, eine Transaktionseinheit 137, eine PMIC 138 und eine Grafikverarbeitungseinheit (GPU) 139 aufweisen, wobei jeder von den funktionellen Blöcken, das heißt das Modem 132, die Anzeigesteuereinrichtung 133, der Speicher 134, die externe Speichersteuereinrichtung 135, die CPU 136, die Transaktionseinheit 137, die PMIC 138 und die GPU 139 über einen Systembus 131 miteinander kommunizieren können.
  • Die CPU 136, die dafür ausgelegt ist, Operationen des SoC 130 allgemein zu steuern, kann Operationen der anderen funktionellen Blöcke, das heißt des Modems 132, der Anzeigesteuereinrichtung 133, des Speichers 134, der externen Speichersteuereinrichtung 135, der Transaktionseinheit 137, der PMIC 138 und der GPU 139, steuern. Das Modem 132 kann ein Signal, das von außerhalb des SoC 130 empfangen wird, demodulieren oder ein Signal, das innerhalb des SoC 130 erzeugt wird, modulieren und das modulierte Signal nach außen senden. Die externe Speichersteuereinrichtung 135 kann eine Operation des Sendens und Empfangens von Daten zu und von einer externen Speichervorrichtung, die mit dem SoC 130 verbunden ist, steuern. Zum Beispiel kann ein Programm und/oder können Daten, die in der externen Speichervorrichtung gespeichert sind, unter der Steuerung durch die externe Speichersteuereinrichtung 135 an der CPU 136 oder der GPU 139 bereitgestellt werden. Die GPU 139 kann Programmbefehle ausführen, die eine Verarbeitung von Grafik betreffen. Die GPU 139 kann Grafikdaten über die externe Speichersteuereinrichtung 135 empfangen und kann Grafikdaten, die von der GPU 139 verarbeitet wurden, über die externe Speichersteuereinrichtung 135 vom SoC 130 nach außen senden. Die Transaktionseinheit 137 kann eine Datentransaktion jedes funktionellen Blocks überwachen, und die PMIC 138 kann eine Leistung steuern, die unter der Steuerung der Transaktionseinheit 137 zu den einzelnen funktionellen Blöcken geliefert wird. Die Anzeigesteuereinrichtung 133 kann eine externe Anzeige (oder eine Anzeigevorrichtung) außerhalb des SoC 130 steuern und Daten, die innerhalb des SoC 130 erzeugt werden, an die Anzeige (oder die Anzeigevorrichtung) senden.
  • Der Speicher 134 kann nichtflüchtige Speicher, wie etwa einen elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM), einen Flash-Speicher, einen Phase Change Random Access Memory (PRAM), einen Resistance Random Access Memory (RRAM), einen Nano-Floating Gate Memory (NFGM), einen Polymer Random Access Memory (PoRAM), einen Magnetic Random Access Memory (MRAM), einen Ferroelectric Random Access Memory (FRAM) usw. und flüchtige Speicher, wie etwa einen Dynamic Random Access Memory (DRAM), einen Static Random Access Memory (SRAM), einen mobilen DRAM, einen Double Data Rate Synchronous DRAM (DDR SDRAM), einen Low Power DDR (LPDDR) SDRAM, einen grafischen DDR (GDDR) SDRAM, einen Rambus DRAM (RDRAM), usw. einschließen.
  • Auch wenn die erfinderischen Ideen konkret unter Bezugnahme auf Ausführungsformen davon gezeigt und beschrieben worden ist, sei klargestellt, dass verschiedene Änderungen an der Form und an Einzelheiten vorgenommen werden können, ohne vom Bereich der folgenden Ansprüche abzuweichen.

Claims (25)

  1. Integrierte Schaltung, aufweisend: eine erste aktive Region (R21; R41; R43; R51; R61; R71) und eine zweite aktive Region (R22; R42; R44; R52; R62; R72), die sich jeweils auf einem Substrat (SUB) in einer ersten horizontalen Richtung erstrecken, wobei sich die erste aktive Region (R21; R41; R43; R51; R61; R71) und die zweite aktive Region (R22; R42; R44; R52; R62; R72) parallel erstrecken und sich jeweils im Typ ihrer Leitfähigkeit unterscheiden; eine erste Gate-Leitung (G21; G41; G44; G51; G61; G71), die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, wobei die erste Gate-Leitung (G21; G41; G44; G51; G61; G71) mit der ersten aktiven Region (R21; R41; R43; R51; R61; R71) einen ersten Transistor (T12) bildet, und wobei der erste Transistor (T12) ein Gate aufweist, das dafür ausgelegt ist, ein erstes Eingangssignal (A) zu empfangen; eine zweite Gate-Leitung (G22; G42; G45; G52; G62; G72), die sich in der zweiten horizontalen Richtung erstreckt, wobei die zweite Gate-Leitung (G22; G42; G45; G52; G62; G72) mit der zweiten aktiven Region (R22; R42; R44; R52; R62; R72) einen zweiten Transistor (T23) bildet, und wobei der zweite Transistor (T23) ein Gate aufweist, das dafür ausgelegt ist, das erste Eingangssignal (A) zu empfangen; und eine dritte Gate-Leitung (G23; G43; G46; G53; G63; G73), die sich zwischen der ersten und der zweiten Gate-Leitung (G21, G22; G41, G42; G44, G45; G51, G52; G61, G62; G71, G72) in der zweiten horizontalen Richtung kontinuierlich von der ersten aktiven Region (R21; R41; R43; R51; R61; R71) zur zweiten aktiven Region (R22; R42; R44; R52; R62; R72) erstreckt und mit der ersten und der zweiten aktiven Region (R21, R22; R41, R42; R43, R44; R51, R52; R61, R62; R71, R72) einen dritten Transistor (T22) bzw. einen vierten Transistor (T13) bildet, wobei sowohl der dritte als auch der vierte Transistor (T22, T13) ein Gate aufweisen, das dafür ausgelegt ist, ein zweites Eingangssignal (B) zu empfangen, wobei die erste Gate-Leitung (G21; G41; G44; G51; G61; G71) eine erste partielle Gate-Leitung (G21_1; G41_1; G44_1; G51_1; G61_1; G71_1) umfasst, welche die erste aktive Region (R21; R41; R43; R51; R61; R71) in einer dritten Richtung, die senkrecht ist zur ersten horizontalen Richtung und zur zweiten horizontalen Richtung, überschneidet, und wobei die erste partielle Gate-Leitung (G21_1; G41_1; G44_1; G51_1; G61_1; G71_1) ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region (R21, R22; R41, R42; R43, R44; R51, R52; R61, R62; R71, R72) aufweist.
  2. Integrierte Schaltung nach Anspruch 1, wobei die erste Gate-Leitung (G21; G41; G44; G71) ferner eine erste Dummy-Gate-Leitung (G21_2; G41_2; G44_2; G71_2) aufweist, die zumindest einen Abschnitt aufweist, der die zweite aktive Region (R22; R42; R44; R72) in der dritten Richtung überschneidet, und von der ersten partiellen Gate-Leitung (G21_1; G41_1; G44_1; G71_1) beabstandet ist, wobei die integrierte Schaltung (20; 40a; 40b; 40c; 70) ferner umfasst: eine erste Brücke, die Source/Drain-Regionen, die in der zweiten aktiven Region (R22; R42; R44; R72) zu beiden Seiten der ersten Dummy-Gate-Leitung (G21_2; G41_2; G44_2; G71_2) angeordnet sind, elektrisch verbindet.
  3. Integrierte Schaltung nach Anspruch 2, wobei die erste Brücke aufweist: Source/Drain-Kontakte (CA21, CA22; CA33, CA34) mit unteren Oberflächen, die jeweils mit den Source/Drain-Regionen verbunden sind.
  4. Integrierte Schaltung nach Anspruch 3, wobei die erste Brücke aufweist:: einen oberen Kontakt (CM21; CM41; CM43; CM71), der sich in der ersten horizontalen Richtung erstreckt und der eine untere Oberfläche aufweist, die mit den Source/Drain-Kontakten (CA21, CA22; CA33, CA34) verbunden ist.
  5. Integrierte Schaltung nach Anspruch 4, wobei der obere Kontakt (CM21; CM41; CM43; CM71) eine obere Oberfläche aufweist, die in der dritten Richtung von einer unteren Oberfläche einer Durchkontaktierung, die mit einer ersten Metallschicht in Kontakt steht, entfernt ist.
  6. Integrierte Schaltung nach einem der Ansprüche 3 bis 5, wobei die erste Brücke ferner aufweist: einen Gate-Kontakt mit einer unteren Oberfläche, die mit der ersten Dummy-Gate-Leitung (G21_2; G41_2; G44_2; G71_2) verbunden ist und mit den Source/Drain-Kontakten (CA21, CA22; CA33, CA34) verbunden ist.
  7. Integrierte Schaltung nach Anspruch 1, wobei ein Abschnitt der zweiten aktiven Region (R52; R62) frei ist von einer Überschneidung mit der ersten Gate-Leitung (G51; G62) in der dritten Richtung.
  8. Integrierte Schaltung nach Anspruch 7, wobei die zweite aktive Region (R62), die frei ist von einer Überschneidung mit der ersten Gate-Leitung (G62), in der dritten Richtung durch einen Isolator (CT61) überschnitten wird.
  9. Integrierte Schaltung nach Anspruch 7 oder 8, ferner aufweisend: eine erste Brücke, die Regionen in der zweiten aktiven Region (R52; R62) elektrisch verbindet.
  10. Integrierte Schaltung nach einem der Ansprüche 1 bis 9, wobei die zweite Gate-Leitung (G22; G42; G45; G52; G62) eine zweite partielle Gate-Leitung (G22_2; G42_2; G45_2; G52_2; G62_2) aufweist, welche die zweite aktive Region (R22; R42; R44; R52; R62) in der dritten Richtung überschneidet und ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region (R21, R22; R41, R42; R43, R44; R51, R52; R61, R62) aufweist.
  11. Integrierte Schaltung nach Anspruch 10, wobei die zweite Gate-Leitung ferner eine zweite Dummy-Gate-Leitung (G22_1, G42_1; G45_1) aufweist, die zumindest einen Abschnitt aufweist, der die erste aktive Region (R21; R41; R44) in der dritten Richtung überschneidet, und von der zweiten partiellen Gate-Leitung (G22_2; G42_2; G45_2) beabstandet ist, wobei die integrierte Schaltung (20; 40a; 40b; 40c) ferner umfasst: eine zweite Brücke, die Source/Drain-Regionen, die in der ersten aktiven Region (R21; R41; R44) zu beiden Seiten der zweiten Dummy-Gate-Leitung (G22_1; G42_1; G45_1) angeordnet sind, elektrisch verbindet.
  12. Integrierte Schaltung nach Anspruch 10, wobei eine Region der zweiten Gate-Leitung (G22; G42; G45; G52; G62), wobei die Region eine Region aufweist, welche die erste aktive Region (R21; R41; R43; R51; R61) in der dritten Richtung überschneidet, von der zweiten Gate-Leitung (G22; G42; G45; G52; G62) entfernt worden ist.
  13. Integrierte Schaltung nach Anspruch 12, ferner aufweisend: eine zweite Brücke, die Regionen in der ersten aktiven Region (R21; R41; R43; R51; R61) zu beiden Seiten der entfernten Region der zweiten Gate-Leitung (G22; G42; G45; G52; G62) elektrisch miteinander verschaltet.
  14. Integrierte Schaltung nach einem der Ansprüche 1 bis 9, wobei sich die zweite Gate-Leitung (G72) in der zweiten horizontalen Richtung kontinuierlich von der ersten aktiven Region (R71) zur zweiten aktiven Region (R72) erstreckt, wobei die integrierte Schaltung (70) ferner aufweist: eine zweite Brücke, die Source/Drain-Regionen, die in der ersten aktiven Region (R71) zu beiden Seiten der zweiten Dummy-Gate-Leitung (G72) angeordnet sind, elektrisch miteinander verschaltet, wobei die zweite Brücke ein Metallmuster (M71_2) aufweist, das von der zweiten Gate-Leitung (G72) beabstandet ist, und sich in der ersten horizontalen Richtung erstreckt.
  15. Integrierte Schaltung nach einem der Ansprüche 1 bis 14, ferner aufweisend: eine Verschaltung, welche die Gates des ersten und des zweiten Transistors (T12, T23) elektrisch verbindet, wobei die Verschaltung ein erstes Metallmuster (32) aufweist, das einen ersten Abschnitt (32-1) und einen zweiten Abschnitt (32-2), die sich in der zweiten horizontalen Richtung auf der ersten bzw. der zweiten Gate-Leitung (G21, G22; G41, G42; G44, G45; G51, G52; G61, G62; G71, G72) erstrecken, und einen dritten Abschnitt (32-3), der mit Enden des ersten und des zweiten Abschnitts (32-1, 32-2) verbunden ist und sich in der ersten horizontalen Richtung erstreckt, aufweist.
  16. Integrierte Schaltung nach Anspruch 15, ferner aufweisend: ein zweites Metallmuster (33), das elektrisch mit der dritten Gate-Leitung (G23; G43; G46; G53; G63; G73) verbunden ist und sich in der zweiten horizontalen Richtung zwischen dem ersten und dem zweiten Abschnitt (32-1, 32-2) des ersten Metallmusters (32) erstreckt.
  17. Integrierte Schaltung nach Anspruch 16, wobei das zweite Metallmuster 833) eine Länge in der zweiten horizontalen Richtung aufweist, die geringer ist als eine Länge auf Basis einer Design-Regel.
  18. Integrierte Schaltung nach einem der Ansprüche 1 bis 17, ferner aufweisend: eine vierte Gate-Leitung (G47), die sich zwischen der dritten Gate-Leitung (G46) und der zweiten Gate-Leitung (G45) kontinuierlich in der zweiten horizontalen Richtung von der ersten aktiven Region (R43) zur zweiten aktiven Region (R44) erstreckt und mit der ersten und der zweiten aktiven Region (R43, R44) einen fünften Transistor bzw. einen sechsten Transistor bildet, wobei sowohl der fünfte als auch der sechste Transistor ein Gate aufweisen, das dafür ausgelegt ist, das zweite Eingangssignal (B) zu empfangen; und einen Kontakt (CB41), der die dritte und die vierte Gate-Leitung (G46, 47) elektrisch miteinander verbindet.
  19. Integrierte Schaltung, aufweisend: eine erste aktive Region (R81) und eine zweite aktive Region (R82), die sich jeweils auf einem Substrat (SUB) in einer ersten horizontalen Richtung erstrecken, wobei die erste aktive Region (R81) und die zweite aktive Region (R82) parallel zueinander sind und sich in der Art ihrer Leitfähigkeit voneinander unterscheiden; eine erste Gate-Leitung (G81), die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, wobei die erste Gate-Leitung (G81) mit der ersten aktiven Region einen ersten Transistor bildet, und wobei der erste Transistor ein Gate aufweist, das dafür ausgelegt ist, ein erstes Eingangssignal (A) zu empfangen; eine zweite Gate-Leitung (G82), die sich in der zweiten horizontalen Richtung erstreckt und die mit der zweiten aktiven Region (R82) einen zweiten Transistor bildet, wobei der zweite Transistor ein Gate umfasst, das dafür ausgelegt ist, ein zweites Eingangssignal (B) zu empfangen; und eine dritte Gate-Leitung (G83), die sich in der zweiten horizontalen Richtung zwischen der ersten und der zweiten Gate-Leitung (G81, G82) erstreckt und die eine erste partielle Gate-Leitung (G83_1) und eine zweite partielle Gate-Leitung (G83_2) aufweist, wobei die erste partielle Gate-Leitung (G83_1) mit der ersten aktiven Region (R81) einen dritten Transistor bildet, wobei die zweite partielle Gate-Leitung (G83_2) mit der zweiten aktiven Region (R82) einen vierten Transistor bildet, wobei der dritte Transistor ein Gate aufweist, das dafür ausgelegt ist, das zweite Eingangssignal (B) zu empfangen, und wobei der vierte Transistor ein Gate aufweist, das dafür ausgelegt ist, das erste Eingangssignal (A) zu empfangen; einen ersten Source/Drain-Kontakt (CA81), der sich in der zweiten horizontalen Richtung erstreckt und eine untere Oberfläche aufweist, die mit Drain-Regionen des ersten und des dritten Transistors verbunden ist; und einen zweiten Source/Drain-Kontakt (CA82), der sich in der zweiten horizontalen Richtung erstreckt und eine untere Oberfläche aufweist, die mit Drain-Regionen des zweiten und des vierten Transistors verbunden ist, wobei der erste und der zweite Source/Drain-Kontakt in einer Region zwischen der ersten und der zweiten aktiven Region (R81, R82) elektrisch miteinander verbunden sind.
  20. Integrierte Schaltung nach Anspruch 19, ferner aufweisend: eine erste Metallleitung (M84), eine zweite Metallleitung (M83) und eine dritte Metallleitung (M82), die sich jeweils auf der ersten bis dritten Gate-Leitung (G81, G82, G83) in der ersten horizontalen Richtung erstrecken, wobei sich die erste bis dritte Metallleitung (M84, M83, M82) jeweils parallel zueinander erstrecken, wobei die erste Metallleitung (M84) elektrisch mit der ersten Gate-Leitung (G81) und der zweiten partiellen Gate-Leitung (G83_2) verbunden ist, wobei die zweite Metallleitung (M83) elektrisch mit dem ersten und dem zweiten Source/Drain-Kontakt (CA81, CA82) verbunden ist, und wobei die dritte Metallleitung (M82) elektrisch mit der zweiten Gate-Leitung (G81) und der ersten partiellen Gate-Leitung (G83_1) verbunden ist.
  21. Integrierte Schaltung nach Anspruch 19 oder 20, ferner aufweisend: eine erste Brücke, die Source/Drain-Regionen, die in der zweiten aktiven Region (R82) zu beiden Seiten der ersten Gate-Leitung (G72) angeordnet sind, elektrisch miteinander verbindet.
  22. Integrierte Schaltung nach einem der Ansprüche 19 bis 21, wobei die erste Gate-Leitung (G81) eine dritte partielle Gate-Leitung (G81_1) aufweist, welche die erste aktive Region (R81) in einer Richtung senkrecht zur ersten horizontalen Richtung und zur zweiten horizontalen Richtung überschneidet und die ein Ende in der Region zwischen der ersten und der zweiten aktiven Region (R81, R82) aufweist.
  23. Integrierte Schaltung, aufweisend: eine erste aktive Region (R91; R101) und eine zweite aktive Region (R92; R102), die sich jeweils auf einem Substrat (SUB) in einer ersten horizontalen Richtung parallel zueinander erstrecken, wobei die erste aktive Region (R91; R101) und die zweite aktive Region (R92; R102) parallel zueinander sind und sich in der Art ihrer Leitfähigkeit voneinander unterscheiden; eine erste Gate-Leitung (G91; G101), die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, wobei die erste Gate-Leitung (G91; G101) eine erste partielle Gate-Leitung (G91_1, G101_1) und eine zweite partielle Gate-Leitung (G91_2, G101_2) aufweist, wobei die erste partielle Gate-Leitung (G91_1, G101_1) mit der ersten aktiven Region (R91; R101) einen ersten Transistor bildet und die zweite partielle Gate-Leitung (G91_2; G101_2) mit der zweiten aktiven Region (R92; R102) einen zweiten Transistor bildet, wobei der erste Transistor ein Gate aufweist, das dafür ausgelegt ist, das erste Eingangssignal (A) zu empfangen, und wobei der zweite Transistor ein Gate aufweist, das dafür ausgelegt ist, ein zweites Eingangssignal (B) zu empfangen; und eine zweite Gate-Leitung (G92; G102), die sich in der zweiten horizontalen Richtung erstreckt und die eine dritte partielle Gate-Leitung (G92_1, G102_1) und eine vierte partielle Gate-Leitung (G92_2; G102_2) aufweist, wobei die dritte partielle Gate-Leitung (G92_1, G102_1) mit der ersten aktiven Region (R91; R101) einen dritten Transistor bildet und die vierte partielle Gate-Leitung (G92 2; G102_2) mit der zweiten aktiven Region (R92; R102) einen vierten Transistor bildet, wobei der dritte Transistor ein Gate aufweist, das dafür ausgelegt ist, das zweite Eingangssignal (B) zu empfangen, und wobei der vierte Transistor ein Gate aufweist, das dafür ausgelegt ist, das erste Eingangssignal (A) zu empfangen, wobei die erste und die zweite partielle Gate-Leitung (G91_1, G91_2) in der zweiten horizontalen Richtung voneinander beabstandet sind, und wobei die dritte und die vierte partielle Gate-Leitung (G101_1, G101_2) in der zweiten horizontalen Richtung voneinander beabstandet sind.
  24. Integrierte Schaltung nach Anspruch 23, ferner aufweisend: eine erste Metallleitung (M92; M102), eine zweite Metallleitung (M94; M104) und eine dritte Metallleitung (M93; M103), die sich jeweils auf der ersten bis dritten Gate-Leitung (G91; G92; G101, 102) in der ersten horizontalen Richtung erstrecken, wobei sich die erste bis dritte Metallleitung (M84, M83, M82) jeweils parallel zueinander erstrecken, wobei die erste Metallleitung (M92; M102) ein erstes Metallmuster (M92_1; M102_1), das elektrisch mit der ersten partiellen Gate-Leitung (G91_1) verbunden ist, und ein zweites Metallmuster (M92_2; M102_2), das elektrisch mit der dritten partiellen Gate-Leitung (G91_1) verbunden ist, aufweist, wobei die zweite Metallleitung (M94; M104) ein drittes Metallmuster (M94_1, M104_1), das elektrisch mit der zweiten partiellen Gate-Leitung (G91_2) verbunden ist, und ein viertes Metallmuster (M94_2; M104_2), das elektrisch mit der vierten partiellen Gate-Leitung (G91_2) verbunden ist, aufweist, und wobei die dritte Metallleitung (M93; M103) elektrisch mit Drain-Regionen des ersten bis vierten Transistors verbunden ist.
  25. Integrierte Schaltung nach Anspruch 23 oder 24, ferner aufweisend: eine dritte Gate-Leitung (G93), die sich in der zweiten horizontalen Richtung zwischen der ersten und der zweiten Gate-Leitung (G91, G92) erstreckt; eine erste Brücke, die in der ersten aktiven Region (R91) eine Drain-Region des ersten Transistors und eine Drain-Region des dritten Transistors elektrisch mit der dritten Gate-Leitung (G93) verbindet; und eine zweite Brücke, die in der zweiten aktiven Region eine Drain-Region des zweiten Transistors und eine Drain-Region des vierten Transistors elektrisch mit der dritten Gate-Leitung (G93) verbindet.
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