DE102015112271B4 - Verfahren und Struktur für eine Strukturierung mit Dorn und Abstandshalter - Google Patents

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Abstract

Verfahren, das Folgendes umfasst: Empfangen eines IC-Design-Layouts, wobei das IC-Design-Layout einen ersten Layout-Block und einen zweiten Layout-Block umfasst, der erste Layout-Block eine erste Leitungsstruktur umfasst, die der Länge nach in einer ersten Richtung ausgerichtet ist, der zweite Layout-Block eine zweite Leitungsstruktur umfasst, die der Länge nach in der ersten Richtung ausgerichtet ist, und der erste und der zweite Layout-Block durch einen ersten Raum getrennt sind; Hinzufügen einer Dummy-Struktur zu dem ersten Raum, wobei die Dummy-Struktur die erste und die zweite Leitungsstruktur verbindet; und Ausgeben eines Dornstrukturlayouts und eines Schnittstrukturlayouts in einem computerlesbaren Format, wobei das Dornstrukturlayout die erste und die zweite Leitungsstruktur und die Dummy-Struktur umfasst, und wobei das Schnittstrukturlayout eine Struktur umfasst, die dem ersten Raum entspricht.

Description

  • HINTERGRUND
  • Da die Technologie der integrierten Schaltkreise (ICs) unaufhaltsam zu kleineren Technologieknoten voranschreitet, wie zum Beispiel dem 32 nm-Technologieknoten und kleiner, führt eine einfache Miniaturisierung ähnlicher Designs, wie sie in größeren Knoten verwendet werden, aufgrund der Auflösungsgrenze der konventionellen optischen Lithografietechnologie oft zu ungenau oder schlecht geformten Strukturen von Bauelementen. Beispiele von ungenau oder schlecht geformten Strukturen von Bauelementen sind Abrundungen, Einklemmen, Verengung, Brückenbildung, Einwölben, Erosion, Dickenschwankungen bei Metallleitungen und andere Eigenschaften, die die Leistung von Bauelementen beeinträchtigen. Ein Lösungsansatz zur Verbesserung der Bilddruckqualität auf einem Wafer ist die Anwendung restriktiver Designregeln (RDR) in IC-Layout-Designs. Ein beispielhaftes IC-Layout gemäß RDR umfasst parallele Leitungsstrukturen, die sich in derselben Richtung erstrecken und um einen Mittenabstand (pitch) voneinander beabstandet sind. Die Leitungsbreite und Strukturelementbeabstandung sind so bemessen, dass die Bilddruckqualität unter Verwendung konstruktiver Lichtinterferenz verbessert wird.
  • Jedoch sind in einem großen IC nicht alle Strukturen gemäß denselben Designregeln ausgelegt. Zum Beispiel kann ein IC sowohl logische Schaltkreise als auch eingebettete Static Random Access Memory(SRAM)-Zellen umfassen. Die SRAM-Zellen können kleinere Strukturelementabstände zur Flächenreduzierung verwenden, während die Logikschaltkreise größere Strukturelementabstände verwenden können. Als ein weiteres Beispiel kann ein IC mehrere massenproduzierte Makros umfassen, von denen jedes gemäß seinem eigenen Satz RDRs ausgelegt wurde. In solchen ICs können mehrere Layout-Blöcke verwendet werden. Jeder Layout-Block ist gemäß einem Satz RDRs ausgelegt, und verschiedene Layout-Blöcke können verschiedene RDRs verwenden. Zwischen jeweils zwei Layout-Blöcken befindet sich ein Raum, um Druckungenauigkeiten, wie zum Beispiel die Rundung von Leitungsenden, auszugleichen und bestimmte Abstandsanforderungen für die IC-Fertigung zu erfüllen. Dieser Raum wird zu einem Problem, wenn eine größere Bauelement-Integration gewünscht wird.
  • Die US 2013/0 309 838 A1 beschreibt ein Verfahren zur Herstellung einer integrierten FinFET-Struktur, bei dem Dummy-Finnen als Füllmuster zur Erzeugung einer gleichmäßigen Finnen-Dichte eingefügt und anschließend entfernt bzw. zu Finnen-Stümpfen reduziert werden.
  • Die US 2015/0 060 959 A1 beschreibt ein Verfahren zur Herstellung einer FinFET-Struktur, wobei zwischen den Finnen der FETs Finnen-Stümpfe liegen, die kürzer sind als die eigentlichen Finnen und ein Isolationsstrukturelement aufweisen. Die Finnen-Stümpfe erstrecken sich in derselben Richtung wie die Finnen zur Bildung der FinFETs.
  • Die US 2008/0 188 080 A1 beschreibt ein Verfahren zur Herstellung einer FinFET-Struktur, wobei ebenfalls zwischen den Finnen Finnen-Stümpfe erzeugt werden, die senkrecht zu den Finnen verlaufen. Die Finnen-Stümpfe werden entfernt, ein Isolationsstrukturelement ist nicht vorhanden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Darstellung zu verdeutlichen.
  • 1 ist ein vereinfachtes Blockschaubild einer Ausführungsform eines Fertigungssystems für integrierte Schaltkreise (ICs) und eines zugehörigen IC-Fertigungsablaufs.
  • 2 ist ein detaillierteres Blockschaubild des in 1 gezeigten Maskenhauses gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 3 zeigt ein allgemeines Flussdiagramm eines Verfahrens zur Fertigung eines IC gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 4 und 5 veranschaulichen einen IC mit zwei Layout-Blöcken gemäß einigen Ausführungsformen.
  • 6A, 6B, 6C, 6D und 6E veranschaulichen ein IC-Design-Layout, das gemäß dem in 3 gezeigten Verfahren modifiziert wurde, gemäß einer Ausführungsform.
  • 7 veranschaulicht ein Flussdiagramm eines Verfahrens zur Strukturierung eines Substrats gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 8, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B und 14C veranschaulichen Draufsichten und/oder Querschnittsansichten eines IC in verschiedenen Fertigungsschritten des Verfahrens in 7 gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • 1 ist ein vereinfachtes Blockschaubild einer Ausführungsform eines IC-Fertigungssystems 100 und eines zugehörigen IC-Fertigungsablaufs, die von verschiedenen Aspekten des hier besprochenen Gegenstandes profitieren können. Das IC-Fertigungssystem 100 umfasst mehrere Einheiten, wie zum Beispiel ein Designhaus 120, ein Maskenhaus 140 und einen IC-Hersteller 160 (d. h. einen Fab), die bei den Design-, Entwicklungs- und Fertigungszyklen und/oder -diensten in Bezug auf die Fertigung eines IC-Bauelements 162 miteinander interagieren. Die mehreren Einheiten sind durch ein Kommunikationsnetz verbunden, das ein einzelnes Netz oder mehrere verschiedene Netze sein kann, wie zum Beispiel ein Internet und das Internet, und können leitungsgebundene und/oder drahtlose Kommunikationskanälen umfassen. Jede Einheit kann mit anderen Einheiten interagieren und kann Dienste für andere Einheiten erbringen und/oder Dienste von anderen Einheiten empfangen. Eines oder mehrere des Designhauses 120, des Maskenhauses 140 und des IC-Herstellers 160 können einem einzelnen größeren Unternehmen gehören und sogar in einer gemeinsamen Einrichtung nebeneinander bestehen und gemeinsame Ressourcen nutzen.
  • Das Designhaus (oder Designteam) 120 erzeugt ein IC-Design-Layout 102. Das IC-Design-Layout 102 umfasst verschiedene geometrische Strukturen, die für das IC-Bauelement 162 entworfen wurden. Ein beispielhaftes IC-Design-Layout 102 ist in 4 gezeigt und umfasst zwei Layout-Blöcke 104 und 106, die durch einen Raum 108 getrennt sind. Die zwei Layout-Blöcke 104 und 106 umfassen jeweils mehrere Strukturen 110 bzw. 112, die gemäß einigen RDRs bemessen sind. Genauer gesagt, sind die Strukturen 110 und 112 Leitungsstrukturen, die der Länge nach entlang der X-Richtung ausgerichtet sind. Die Leitungsstrukturen 110 haben jeweils eine Leitungsbreite W1 und sind um eine Rand-zu-Rand-Beabstandung (pitch) P1 entlang der Y-Richtung, die orthogonal zur X-Richtung verläuft, voneinander beabstandet. Die Leitungsstrukturen 112 haben jeweils eine Leitungsbreite W2 und sind mit einer Rand-zu-Rand-Beabstandung (pitch) P2 entlang der Y-Richtung voneinander beabstandet. Die verschiedenen geometrischen Strukturen in dem IC-Design-Layout 102, wie zum Beispiel die Leitungsstrukturen 110 und 112, können Strukturen aus Metall-, Oxid- oder Halbleiterschichten entsprechen, die verschiedene Komponenten des zu fertigenden IC-Bauelements 162 bilden. Die verschiedenen Komponenten können aktive Regionen, Gate-Elektroden, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Interconnection und Öffnungen für Bond-Kontaktinseln umfassen, die in einem Halbleitersubstrat (wie zum Beispiel einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, auszubilden sind. In einer Ausführungsform sind die Leitungsstrukturen 110 und 112 Dornstrukturen, die in einem Dorn-Abstandshalter-Doppelstrukturierungsprozess zum Verbessern der Strukturdichte verwendet werden, was später noch ausführlicher beschrieben wird. Das Designhaus 120 implementiert ein zweckmäßiges Designverfahren, um das IC-Design-Layout 102 zu bilden. Das Designverfahren kann logisches Design, physisches Design und/oder Anordnen und Verlegen umfassen. Das IC-Design-Layout 102 wird in einer oder mehrerer Dateien präsentiert, die Informationen zu den geometrischen Strukturen umfassen. Zum Beispiel kann das IC-Design-Layout 102 in einem GDSII-Dateiformat, einem DFII-Dateiformat oder einem anderen geeigneten computerlesbaren Datenformat ausgedrückt werden.
  • Das Maskenhaus 140 verwendet das IC-Design-Layout 102 zum Herstellen einer oder mehrerer Masken, die zum Fertigen verschiedener Schichten des IC-Bauelements 162 zu verwenden sind. Das Maskenhaus 140 führt Maskendatenvorbereitung 132, Maskenfertigung 144 und andere geeignete Aufgaben aus. Die Maskendatenvorbereitung 132 übersetzt das IC-Design-Layout 102 in eine Form, die physisch durch einen Maskenschreiber geschrieben kann. Die Maskenfertigung 144 fertigt dann mehrere Masken, die für die Strukturierung eines Substrats (zum Beispiel eines Wafers) verwendet werden. In der vorliegenden Ausführungsform sind die Maskendatenvorbereitung 132 und die Maskenfertigung 144 als separate Elemente veranschaulicht. Jedoch können die Maskendatenvorbereitung 132 und die Maskenfertigung 144 auch zusammen als Maskendatenvorbereitung bezeichnet werden.
  • In der vorliegenden Ausführungsform umfasst die Maskendatenvorbereitung 132 eine Dummy-Dorn-Einfügeoperation, die Dummy-Leitungsstrukturen in dem Raum 108 (4) einfügt, um die Strukturdichte zu verbessern und die durch den Raum 108 eingenommene Fläche zu verringern. Dies wird später noch ausführlicher beschrieben. Des Weiteren bereitet die Maskendatenvorbereitung 132 in der vorliegenden Ausführungsform ein Dornstrukturlayout und ein Schnittstrukturlayout, die in einem Abstandshalter-Doppelstrukturierungsprozess zu verwenden sind. Das Dornstrukturlayout definiert in einer ersten Belichtung eine Dornstruktur, und das Schnittstrukturlayout definiert in einer zweiten Belichtung eine Schnittstruktur. Die Schnittstruktur entfernt unerwünschte Abschnitte der Dornstruktur, ein Derivat oder beides. Die endgültige Struktur umfasst die Dornstruktur plus das Derivat, aber nicht die Schnittstruktur.
  • Die Maskendatenvorbereitung 132 kann des Weiteren eine optische Nähenkorrektur (OPC) umfassen, die Lithografieoptimierungstechniken zum Kompensieren von Bildfehlern verwendet, wie zum Beispiel jene, die durch Diffraktion, Interferenz oder andere Prozesseffekte entstehen können. Die Maskendatenvorbereitung 132 kann des Weiteren einen Maskenregelchecker (MRC) umfassen, der das IC-Design-Layout mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und Konnektivitätseinschränkungen umfassen können, um ausreichende Margen sicherzustellen, um Schwankungen in den Halbleiterfertigungsprozessen usw. auszugleichen. Die Maskendatenvorbereitung 132 kann des Weiteren eine Lithografieprozessüberprüfung (LPC) umfassen, die eine Verarbeitung simuliert, die durch den IC-Hersteller 160 implementiert wird, um das IC-Bauelement 162 herzustellen. Die Verarbeitungsparameter können Parameter, die verschiedenen Prozessen des IC-Fertigungszyklus zugeordnet sind, Parameter, die Werkzeugen zugeordnet sind, die für die Fertigung des IC verwendet werden, und/oder andere Aspekte des Fertigungsprozesses umfassen.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 132 für den Zweck der besseren Verständlichkeit vereinfacht wurde, und die Datenvorbereitung kann weitere Merkmale umfassen, wie zum Beispiel eine Logikoperation (LOP) zum Modifizieren des IC-Design-Layouts gemäß Fertigungsregeln. Außerdem können die Prozesse, die auf das IC-Design-Layout 102 während der Datenvorbereitung 132 angewendet werden, in zahlreichen unterschiedlichen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 132 und während der Maskenfertigung 144 werden eine Maske oder eine Gruppe von Masken auf der Basis des modifizierten IC-Design-Layouts hergestellt. Zum Beispiel wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus aus mehreren e-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) auf der Basis des modifizierten IC-Design-Layouts zu bilden. Die Maske kann mit verschiedenen Technologien gebildet werden, wie zum Beispiel einer durchlässigen Maske oder einer reflektierenden Maske. In einer Ausführungsform wird die Maske unter Verwendung binärer Technologie ausgebildet, wobei eine Maskenstruktur opake Regionen und transparente Regionen umfasst. Ein Strahl, wie zum Beispiel ein ultravioletter (UV) Strahl, der zum Belichten der auf einen Wafer beschichteten bildempfindlichen Materialschicht (zum Beispiel Fotoresist) verwendet wird, wird durch die opake Region blockiert und wird durch die transparenten Regionen durchgelassen. In einem Beispiel umfasst eine binäre Maske ein transparentes Substrat (zum Beispiel Quarzglas) und ein opakes Material (zum Beispiel Chrom), das in die opaken Regionen der Maske beschichtet ist. In einem weiteren Beispiel wird die Maske unter Verwendung einer Phasenverschiebungstechnologie ausgebildet. In der Phasenverschiebungsmaske (PSM) sind verschiedene Elemente in der auf der Maske ausgebildeten Struktur so konfiguriert, dass sie die richtige Phasendifferenz haben, um die Auflösung und die Bildgabequalität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine abwechselnde PSM sein.
  • Der IC-Hersteller 160, wie zum Beispiel eine Halbleiterfertigung, verwendet die durch das Maskenhaus 140 hergestellte Maske (oder Masken) zum Fertigen des IC-Bauelements 162. Der IC-Hersteller 160 ist ein IC-Produktionsunternehmen, das eine große Anzahl von Fertigungseinrichtungen für die Fertigung einer Vielzahl verschiedener IC-Produkte umfassen kann. Zum Beispiel kann es eine Fertigungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte geben (d. h. eine Front-End-of-Line(FEOL)-Fertigung), während eine zweite Fertigungseinrichtung die Back-End-Fertigung für die Interconnect-Verbindungen und das Verkapseln der IC-Produkte übernimmt (d. h. eine Back-End-of-Line(BEOL)-Fertigung), und eine dritte Fertigungseinrichtung kann andere Dienste für das Fertigungsunternehmen erbringen. In der vorliegenden Ausführungsform wird ein Halbleiterwafer 152 unter Verwendung der Maske (oder Masken) hergestellt, um das IC-Bauelement 162 zu bilden. Der Halbleiterwafer 152 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat, auf dem Materialschichten ausgebildet sind. Zu anderen geeigneten Substratmaterialien gehören ein anderer geeigneter elementarer Halbleiter, wie zum Beispiel Diamant oder Germanium; ein geeigneter Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder ein geeigneter Legierungshalbleiter, wie zum Beispiel Silizium-Germaniumcarbid, Galliumarsenphosphid oder Gallium-Indiumphosphid. Der Halbleiterwafer kann des Weiteren verschiedene dotierte Regionen, dielektrische Strukturelemente und auf mehreren Ebenen angeordnete Interconnectverbindungen (die bei anschließenden Fertigungsschritten ausgebildet werden) umfassen. Die Maske kann in einer Vielzahl verschiedener Prozesse verwendet werden. Zum Beispiel kann die Maske in einem Ionenimplantationsprozess verwendet werden, um verschiedene dotierte Regionen in dem Halbleiterwafer zu bilden, oder in einem Ätzprozess, um verschiedene Ätzregionen in dem Halbleiterwafer zu bilden, und/oder in anderen geeigneten Prozessen.
  • 2 ist ein detaillierteres Blockschaubild des in 1 gezeigten Maskenhauses 140 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In der veranschaulichten Ausführungsform umfasst das Maskenhaus 140 ein Maskendesignsystem 180, das speziell dafür ausgelegt ist, die Funktionen auszuführen, die in Verbindung mit der Maskendatenvorbereitung 132 von 1 beschrieben wurden. Das Maskendesignsystem 180 ist ein Informationshandhabungssystem, wie zum Beispiel ein Computer, ein Server, eine Workstation oder eine andere geeignete Vorrichtung. Das System 180 umfasst einen Prozessor 182, der mit einem Systemspeicher 184 gekoppelt ist, eine Massenspeichervorrichtung 186 und ein Kommunikationsmodul 188. Der Systemspeicher 184 erlaubt dem Prozessor 182 eine nicht-transitorische, computerlesbare Speicherung, um die Ausführung von Computerinstruktionen durch den Prozessor zu unterstützen. Zu Beispielen von Systemspeicher können Direktzugriffsspeicher(RAM)-Bauelemente, wie zum Beispiel dynamischer RAM (DRAM), synchroner DRAM (SDRAM), Festkörperspeichervorrichtungen und/oder eine Vielzahl verschiedener anderer dem Fachmann bekannter Speichervorrichtungen gehören. In der Massenspeichervorrichtung 186 sind Computerprogramme, Instruktionen und Daten gespeichert. Zu Beispielen von Massenspeichervorrichtungen können Festplatten, optische Laufwerke, magnetoptische Laufwerke, Festkörperspeichervorrichtungen und/oder eine Vielzahl verschiedener anderer dem Fachmann bekannter Massenspeichervorrichtungen gehören. Das Kommunikationsmodul 188 ist in der Lage, Informationen, wie zum Beispiel IC-Design-Layout-Dateien, an die anderen Komponenten in dem IC-Fertigungssystem 100, wie zum Beispiel das Designhaus 120, zu übermitteln. Zu Beispielen von Kommunikationsmodule können Ethernet-Karten, 802.11 WiFi-Vorrichtungen, Mobilfunkdatengeräte und/oder andere geeignete Vorrichtungen gehören.
  • Das Maskendesignsystem 180 ist dafür konfiguriert, während des Betriebes das IC-Design-Layout 102 zu bearbeiten, bevor es durch die Maskenfertigung 134 an eine Maske 190 transferiert wird. In einer Ausführungsform ist die Maskendatenvorbereitung 132 als Software-Instruktionen implementiert, die in dem Maskendesignsystem 180 ausgeführt werden. Des Weiteren empfängt das Maskendesignsystem 180 in dieser Ausführungsform eine erste GDSII-Datei 192, die das IC-Design-Layout 102 von dem Designhaus 120 umfasst, und modifiziert das IC-Design-Layout 102, um beispielsweise Dummy-Strukturen einzusetzen und sonstige Optimierungen der Herstellbarkeit auszuführen. Nachdem die Maskendatenvorbereitung 132 beendet ist, überträgt das Maskendesignsystem 180 eine zweite GDSII-Datei 194, die ein modifiziertes IC-Design-Layout umfasst, an die Maskenfertigung 134. In alternativen Ausführungsformen kann das IC-Design-Layout zwischen den Komponenten im IC-Fertigungssystem 100 auch in alternativen Dateiformaten wie zum Beispiel DFII, CIF, OASIS oder sonstigen geeigneten Dateitypen übertragen werden. Des Weiteren können das Maskendesignsystem 180 und das Maskenhaus 140 in alternativen Ausführungsformen noch weitere und/oder andere Komponenten umfassen.
  • 3 ist ein allgemeines Flussdiagramm eines Verfahrens 300 der Fertigung eines IC gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Kurz gesagt, umfasst das Verfahren 300 die Operationen 302, 304, 306, 308 und 310. Die Operation 302 empfängt ein IC-Design-Layout, das mehrere Layout-Blöcke aufweist, die durch Räume getrennt sind. Die Operation 304 modifiziert das IC-Design-Layout durch Einfügen von Dummy-Strukturen in die Räume. Die Operation 306 gibt ein Dornstrukturlayout und ein Schnittstrukturlayout zur Maskenfertigung aus. Die Operation 308 fertigt eine erste Maske mit dem Dornstrukturlayout und eine zweite Maske mit dem Schnittstrukturlayout. Die Operation 310 strukturiert ein Substrat mit der ersten Maske und der zweiten Maske beispielsweise unter Verwendung einer Abstandshalterstrukturierungstechnik. Das Verfahren 300 kann in den verschiedenen Komponenten des IC-Fertigungssystems 100 implementiert werden. Zum Beispiel können die Operationen 302, 304 und 306 in der Maskendatenvorbereitung 132 des Maskenhauses 140 implementiert werden; die Operation 308 kann in der Maskenfertigung 134 des Maskenhauses 140 implementiert werden; und die Operation 310 kann beim IC-Hersteller 160 implementiert werden. Das Verfahren 300 ist lediglich ein Beispiel zum Veranschaulichen verschiedener Aspekte des hier besprochenen Gegenstandes. Weitere Operationen können vor, während und nach dem Verfahren 300 ausgeführt werden, und einige beschriebene Operationen können ersetzt, weggelassen oder in ihrer Reihenfolge geändert werden, um weitere Ausführungsformen des Verfahrens bereitzustellen. Das Verfahren 300 in 3 ist eine allgemeine Übersicht, und die Details im Zusammenhang mit jeder Operation darin werden in Verbindung mit den anschließenden Figuren in der vorliegenden Offenbarung beschrieben.
  • Bei Operation 302 empfängt das Verfahren 300 (3) das IC-Design-Layout 102, wie in 4 gezeigt. Wie in 4 dargestellt, umfasst das IC-Design-Layout 102 verschiedene geometrische Strukturen zum Herstellen der Strukturelemente eines IC. In der vorliegenden Ausführungsform umfasst das IC-Design-Layout 102 die zwei Layout-Blöcke 104 und 106. Jeder der Layout-Blöcke 104 und 106 ist eine rechteckige Region und umfasst Strukturen, die einigen eingeschränkten Designregeln entsprechen. Genauer gesagt, umfasst der Layout-Block 104 die Leitungsstrukturen 110 mit der Leitungsbreite W1 und der Strukturelementbeabstandung P1, und der Layout-Block 106 umfasst die Leitungsstrukturen 112 mit der Leitungsbreite W2 und der Strukturelementbeabstandung P2. Die Strukturelementbeabstandungen P1 und P2 sind in der vorliegenden Ausführungsform anhand der Rand-zu-Rand-Distanz definiert. In alternativen Ausführungsformen können sie auch anhand der Mittellinie-zu-Mittellinie-Distanz definiert sein. Die Leitungsstrukturen 110 und 112 sind der Länge nach entlang derselben Richtung (entlang der X-Richtung) ausgerichtet, aber die Leitungsbreiten W1 und W2 können die gleichen oder verschieden sein, und die Strukturelementbeabstandungen P1 und P2 können die gleichen oder verschieden sein. Im vorliegenden Beispiel ist P1 größer als P2, und W1 ist größer als W2. Die Layout-Blöcke 104 und 106 sind aus verschiedenen Gründen separat. Zum Beispiel können sie verschiedene Designmakros oder verschiedene Arten von Schaltkreiselementen (zum Beispiel Logikschaltkreise und SRAM-Zellen) umfassen. Als ein weiteres Beispiel können sie so ausgelegt sein, dass sie verschiedene Leitungsbreiten und Strukturelementabstände haben, um eine versehentliche Verknüpfung zwischen den zwei Blöcken zu vermeiden. Des Weiteren sind die Layout-Blöcke 104 und 106 zum Zweck der Vereinfachung in rechteckigen Regionen gezeigt, und sie können in verschiedenen Ausführungsformen auch andere Formen haben oder andere Polygone sein.
  • In Ausführungsformen können die Leitungsstrukturen 110 und 112 zum Herstellen von IC-Strukturelementen verwendet werden, wie zum Beispiel aktive Regionen, Source- und Drain-Strukturelemente, Gate-Elektroden, Metallleitungen oder Durchkontaktierungen und Öffnungen für Bond-Kontaktinseln. In der vorliegenden Ausführungsform definieren die Leitungsstrukturen 110 und 112 Dornstrukturen, an deren Seitenwänden ein Abstandshalter ausgebildet wird und der Abstandshalter zum Ätzen eines Substrats verwendet wird, um Rippen für Fin Field Effect-Transistoren (FinFETs) zu bilden. Dies wird später noch ausführlicher beschrieben.
  • Die Layout-Blöcke 104 und 106 sind durch den Raum 108 getrennt. In der vorliegenden Ausführungsform hat der Raum 108 zum Zweck der Vereinfachung ebenfalls eine rechteckige Form. Des Weiteren entspricht in der vorliegenden Ausführungsform der Raum 108 einer Schnittstruktur 116, wie in 5 gezeigt. Die Schnittstruktur 116 wird zum Entfernen von Strukturelementen von einem Substrat verwendet. In einem typischen Design wird der Raum 108 zum Erfüllen verschiedener Fertigungsregeln benötigt. Zum Beispiel kann eine Fertigungsregel eine Mindestdistanz zwischen einem Leitungsende und einem anderen Leitungsende vorgeben, wie zum Beispiel zwischen den Enden der Leitungsstrukturen 110 und den benachbarten Enden der Leitungsstrukturen 112. Wenn das IC-Design-Layout 102 die Fertigungsregel verletzt, so setzt ein Designregelchecker (DRC) eine Warn- oder Fehlermarkierung, so dass das IC-Design-Layout modifiziert oder korrigiert werden kann, bevor zur nächsten Fertigungsstufe (zum Beispiel der Maskenfertigung 134 von 1) übergegangen wird. Als ein weiteres Beispiel kann, wenn Dornleitungen auf einem Substrat gemäß den Leitungsstrukturen 110 und 112 ausgebildet werden und Abstandshalter an den Seitenwänden der Dornleitungen ausgebildet werden, eine Fertigungsregel verlangen, dass der Abstandshalter in den zwei separaten Layout-Blöcke 104 und 106 nicht miteinander in Kontakt kommen. Als ein weiteres Beispiel können aufgrund der Beschränkungen der konventionellen optischen Lithografietechnologie die Enden der Leitungsstrukturen 110 und 112 gerundet werden, nachdem sie auf einen Wafer gedruckt wurden, und die gerundeten Enden können sich in den Raum 108 hinein erstrecken. Eine Fertigungsregel kann darum ausreichend Abstand zwischen den Leitungsenden verlangen, um die Lithografieungenauigkeit auszugleichen.
  • Aufgrund der verschiedenen Probleme und anderer Faktoren können der Raum 108 und die entsprechende Schnittstruktur 116 notwendig sein, um in einigen Fällen die Herstellbarkeitsanforderungen zu erfüllen. Sie beanspruchen jedoch in der Regel viel Fläche auf einem Wafer. In einem Beispiel beträgt die Breite der Schnittstruktur 116 (entlang der X-Richtung) in einem 16 nm-Prozessknoten etwa 200 Nanometer (nm) bis etwa 300 nm. Das bedeutet zusätzliche Kosten für das fertige IC-Bauelement 162. Darum ist es wünschenswert, den Raum 108 zu reduzieren, wodurch die Designdichte verbessert wird und die Fertigungskosten gesenkt werden. Der bereitgestellte Gegenstand löst unter anderem auch dieses Problem.
  • Bei Operation 304 fügt das Verfahren 300 (3) Dummy-Dornstrukturen zu dem Raum 108 hinzu, wodurch einige der Leitungsstrukturen 110 und einige der Leitungsstrukturen 112 verbunden werden. In 6A ist das IC-Design-Layout 102 mit drei eingesetzten Dummy-Dornstrukturen 114A–C dargestellt. Es ist zu beachten, dass die Anzahl der Dummy-Dornstrukturen 114 sowie ihre Form, Breite und Ausrichtung, wie in 6A gezeigt, nur der Veranschaulichung dienen und nicht den bereitgestellten Gegenstand einschränken. In Ausführungsformen kann eine einzelne Leitungsstruktur 110 durch eine oder mehrere Dummy-Dornstrukturen 114 mit einer oder mehreren Leitungsstrukturen 112 verbunden sein, und umgekehrt. Außerdem sind nicht alle Leitungsstrukturen 110 und 112 durch eine Dummy-Dornstruktur verbunden. In dem konkreten in 6A gezeigten Beispiel ist die Leitungsstruktur 110A mit zwei Leitungsstrukturen 112A und 112B über zwei Dummy-Dornstrukturen 114A bzw. 114B verbunden; die Leitungsstruktur 110E ist mit der Leitungsstruktur 112C über die Dummy-Dornstruktur 114C verbunden; und die Leitungsstrukturen 110B und 112D sind durch keinerlei Dummy-Dornstrukturen verbunden. Des Weiteren sind in der vorliegenden Ausführungsform die Dummy-Dornstrukturen 114A–C lineare Stücke, die ungefähr die gleiche Breite haben wie die Leitungsstrukturen 112, und sind jeweils der Länge nach entlang einer Richtung ausgerichtet, die die gleiche wie die X-Richtung oder von der X-Richtung verschieden sein kann. Zum Beispiel ist die Dummy-Dornstruktur 114C der Länge nach in einer Richtung U ausgerichtet, die einen Überschneidungswinkel Θ mit der Richtung X bildet. In einer Ausführungsform ist der Winkel Θ aus Gründen der Herstellbarkeit auf 45 Grad oder weniger beschränkt, wie zum Beispiel 30 Grad oder weniger. In einer anderen Ausführungsform kann der Winkel Θ in Abhängigkeit vom Fertigungsprozess auf einen anderen Bereich von Werten beschränkt sein.
  • Die Zwecke und Vorteile des Einfügens der Dummy-Dornstrukturen 114 sind vielfältig, und das Folgende soll nicht einschränkend sein. Erstens besteht nach dem Verbinden von Leitungsstrukturen zwischen zwei benachbarten Layout-Blöcken keine Gefahr der Verletzung von Regeln bezüglich des Mindestspalts zwischen Leitungsenden für die verbundenen Leitungsstrukturen innerhalb des Raumes 108 mehr. Zweitens gibt es keinen Anlass zur Sorge wegen Problemen mit abgerundeten Leitungsenden für die verbundenen Leitungsstrukturen innerhalb des Raumes 108 mehr. Drittens besteht, wenn Abstandshalter später in den Layout-Blöcken 104 und 106 ausgebildet werden, kein Grund für das Problem mehr, der Abstandshalter in dem Raum 108 separat zu halten, weil die verbundenen Leitungsstrukturen (zum Beispiel Leitungsstrukturen 110B und 112C) zu einem kontinuierlichen Stück geworden sind. Diese drei Aspekte helfen bei der Verkleinerung des Raumes 108. Oder anders ausgedrückt: Die Layout-Blöcke 104 und 106 können näher zueinander angeordnet werden als im konventionellen Designfluss, ohne Fertigungsregeln zu verletzen. In einem Beispiel kann die Breite der Schnittstruktur 116 (5) auf etwa 100 nm oder weniger in einem 16 nm-Prozessknoten mit dem Einführen von Dummy-Dornstrukturen, wie in der vorliegenden Offenbarung vorgesehen, verkleinert werden.
  • Es gibt noch weitere Vorteile. Zum Beispiel erhöht sich mit der Hinzufügung der Dummy-Dornstrukturen die Abstandshalter-Strukturdichte im Raum 108. Dies hilft beim Verbessern der Form und der kritischen Abmessung von Rippen, die mit dem Abstandshalter geätzt werden. Zum Beispiel erhöhen die Dummy-Dornstrukturen die Strukturdichte des IC 102 und verbessern die Belastungseffekte beim chemisch-mechanischen Planarisierungen (CMP) während der IC-Fertigung.
  • In Ausführungsformen kann ein Benutzer Kriterien dafür definieren, wo die Dummy-Dornstrukturen 114 einzusetzen sind und welche Form, Größe und Ausrichtung jede Dummy-Dornstruktur 114 annehmen kann. Die 6B–6E veranschaulichen einige nicht-einschränkende Beispiele. Wie in 6B dargestellt, ist eine Leitungsstruktur 110 mit drei Leitungsstrukturen 112 durch drei Dummy-Dornstrukturen 114A, 114B und 114C verbunden. Die drei Dummy-Dornstrukturen sind lineare Stücke, die der Länge nach entlang verschiedener Richtungen ausgerichtet sind. Genauer gesagt, ist die Dummy-Dornstruktur 114B der Länge nach entlang der X-Richtung ausgerichtet, die Dummy-Dornstruktur 114A ist der Länge nach entlang einer Richtung U1 ausgerichtet, die von der X-Richtung verschieden ist, und die Dummy-Dornstruktur 114C ist der Länge nach entlang einer Richtung U2 ausgerichtet, die sowohl von der Richtung U1 als auch von der X-Richtung verschieden ist. Wie in 6C dargestellt, ist die Leitungsstruktur 110 mit zwei Leitungsstrukturen 112A und 112C verbunden, die nicht benachbart sind. In einigen Fällen kann die Leitungsenden-Rundung eines schmalen Dorns (wie zum Beispiel die Leitungsstruktur 112B) gut gesteuert werden, und darum ist es nicht notwendig, jeden schmalen Dorn unter Verwendung von Dummy-Dornstrukturen zu verbinden. Die in 6D dargestellte Dummy-Dornstruktur 114 ist kein lineares Stück. Vielmehr hat sie drei lineare Sektionen 114-1, 114-2 und 1143. Zum Beispiel kann die Sektion 114-1 hergestellt werden, indem man die Leitungsstruktur 110 in den Raum 108 hinein verlängert, die Sektion 114-3 kann hergestellt werden, indem man die Leitungsstruktur 112 in den Raum 108 hinein verlängert, und die Sektion 114-2 verbindet die Sektionen 114-1 und 114-3. Die Längen der Sektionen 114-1 und 114-3 können so justiert werden, dass die Sektion 114-2 der Länge nach in einer bestimmten Richtung ausgerichtet ist. Dies kann vorteilhaft sein, um gleichmäßigere Strukturen in dem IC-Design-Layout 102 zu erhalten. Verschiedene andere Ausführungsformen der Dummy-Dornstrukturen liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. Das IC-Design-Layout 102 in 6E ähnelt dem in 6D.
  • Bei Operation 306 gibt das Verfahren 300 (3) Layout-Daten für die Maskenfertigung aus. In einer Ausführungsform umfassen die Layout-Daten ein Dornstrukturlayout und ein Schnittstrukturlayout. In der vorliegenden Ausführungsform umfasst das Dornstrukturlayout die Leitungsstrukturen, die in Operation 302 empfangen wurden, sowie die Dummy-Dornstrukturen, die in Operation 304 eingesetzt wurden; und das Schnittstrukturlayout umfasst eine oder mehrere Strukturen, die dem Raum zwischen Layout-Blöcken entsprechen. Ein Beispiel des Dornstrukturlayouts und des Schnittstrukturlayouts ist in 6E gezeigt. Wie in 6E dargestellt, umfasst das Dornstrukturlayout für das IC-Design 102 die Leitungsstruktur(en) 110 in dem Layout-Block 104, die Leitungsstruktur(en) 112 in dem Layout-Block 106 und die Dummy-Dornstruktur(en) 114A und 114B, die in den Raum 108 eingesetzt sind. Das Schnittstrukturlayout für das IC-Design 102 umfasst eine Schnittstruktur 116, die dem Raum 108 entspricht. In der vorliegenden Ausführungsform umfasst das Schnittstrukturlayout des IC-Designs 102 des Weiteren eine oder mehrere Schnittstrukturen 118, die den Abstandshalter entfernen, die an den Enden der Leitungsstrukturen 110 und 112 ausgebildet sind. Des Weiteren kann jedes des Dornstrukturlayouts und des Schnittstrukturlayouts auch bestimmte unterstützende Strukturelemente umfassen, wie zum Beispiel jene Strukturelemente für Bildgabe-Effekt, Verarbeitungsoptimierung, und/oder Maskenidentifizierungsinformationen. In Ausführungsformen gibt Operation 306 das Dornstrukturlayout und das Schnittstrukturlayout in einem computerlesbaren Format für die folgende Fertigungsstufe aus. Zum Beispiel können die Layouts im GDSII-, DFII-, CIF-, OASIS- oder jedem sonstigen geeigneten Dateiformat ausgegeben werden.
  • Bei Operation 308 fertigt das Verfahren 300 (3) eine erste Maske mit dem Dornstrukturlayout und fertigt eine zweite Maske mit dem Schnittstrukturlayout. Operation 308 kann auch andere Masken für verschiedene Schichten und Strukturelemente des IC 162 fertigen. In Ausführungsformen können die erste Maske und die zweite Maske durchlässige Masken (zum Beispiel für DUV-Lithografie) oder reflektierende Masken (zum Beispiel für EUV-Lithografie) sein und können Bildgabeoptimierungsmerkmale wie zum Beispiel Phasenverschiebung umfassen. In Ausführungsformen, wo maskenlose Lithografie, wie zum Beispiel e-Strahl-Direktschreiben, verwendet wird, wird Operation 308 umgangen oder beinhaltet Datenvorbereitung für den speziellen Direktschreiber ohne Fertigung einer tatsächlichen Maske.
  • Bei Operation 310 strukturiert das Verfahren 300 (3) ein Substrat (wie zum Beispiel einen Wafer) mit der ersten Maske und der zweiten Maske, um das endgültige IC-Bauelement 162 zu fertigen. Die Operation 310 beinhaltet eine Vielzahl verschiedener Lithografiestrukturierungs- und Ätzschritte. Eine Ausführungsform der Operation 310 (auch als das Verfahren 310 bezeichnet) ist in 7 veranschaulicht, die eine Abstandshaltertechnik bei der Bildung von FinFETs verwendet. In verschiedenen Ausführungsformen kann Operation 310 ein Substrat mit oder ohne Verwendung einer Abstandshaltertechnik strukturieren. Das Verfahren 310 ist lediglich ein Beispiel zum Veranschaulichen verschiedener Aspekte des hier besprochenen Gegenstandes. Es können noch weitere Operationen vor, während und nach dem Verfahren 310 vorgesehen sein, und einige beschriebene Operationen können ersetzt, weggelassen oder in ihrer Reihenfolge geändert werden, um weitere Ausführungsformen des Verfahrens bereitzustellen. Die verschiedenen Operationen in 7 werden unten in Verbindung mit den 8–14C besprochen.
  • Bei Operation 352 scheidet das Verfahren 310 (7) dielektrische Schichten 804 und 806 über einem Substrat 802 (zum Beispiel einem Halbleiterwafer) ab, wie in 8 gezeigt. Das Substrat 802 umfasst in der vorliegenden Ausführungsform Silizium. In verschiedenen Ausführungsformen kann das Substrat 802 einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder einen Legierungshalbleiter, wie zum Beispiel Silizium-Germaniumcarbid, Galliumarsenphosphid oder Gallium-Indiumphosphid, umfassen. Zu Materialien, die für die dielektrischen Schichten 804 und 806 geeignet sind, gehören zum Beispiel Siliziumoxid, Siliziumnitrid, Polysilizium, Si3N4, SiON, TEOS, stickstoffhaltiges Oxid, Nitridoxid, Materialien mit hohem k-Wert oder Kombinationen davon. Die dielektrischen Schichten 804 und 806 werden jeweils durch eine oder mehrere Abscheidungstechniken ausgebildet, wie zum Beispiel thermische Oxidation, chemisches Aufdampfen (CVD) und physisches Aufdampfen (PVD).
  • Bei Operation 354 bildet das Verfahren 310 (7) Dornstrukturen in der dielektrischen Schicht 806. Wir wenden uns den 9A, 9B und 9C zusammen zu, die einen Abschnitt des IC-Bauelements 162 veranschaulichen. Genauer gesagt, zeigt 9A eine Draufsicht der Vorrichtung 162, die eine erste Region, die dem Layout-Block 104 (6E) entspricht, und eine zweite Region, die dem Layout-Block 106 (6E) entspricht, umfasst. Die Vorrichtung 162 umfasst des Weiteren eine dritte Region, die zwischen den ersten und zweiten Regionen angeordnet ist. Die dritte Region entspricht dem Raum 108 von 6E. Um die Besprechung zu vereinfachen, wird die erste Region auch als die Region 104 bezeichnet, die zweite Region wird auch als die Region 106 bezeichnet, und die dritte Region wird auch als die Region 108 bezeichnet.
  • Das Bauelement 162 wird so strukturiert, dass es eine Dornstruktur 806' (eine strukturierte dielektrische Schicht 806) hat. Die Dornstruktur 806' umfasst mehrere Sektionen 806A–E, die miteinander verbunden sind: Sektion 806A entspricht der Leitungsstruktur 110A im Layout-Block 104 (6E), Sektionen 806B und 806D entsprechen den Dummy-Dornstrukturen 114A bzw. 114B (6E), und die Sektionen 806C und 806E entsprechen den Leitungsstrukturen 112A bzw. 112B (6E). Die Sektionen 806A, 806C und 806E sind der Länge nach entlang der X-Richtung ausgerichtet, während die Sektionen 806B und 806D jeweils der Länge nach entlang einer jeweiligen Richtung ausgerichtet sind, die von der X-Richtung verschieden ist. 9B ist eine Querschnittsansicht des Bauelements 162 entlang der Linie 1-1 von 9A. Im vorliegenden Beispiel verläuft die Linie 1-1 durch die Mittellinie der Sektionen 860B und 806C. Darum ist sie keine gerade Linie. 9C zeigt Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 9A. Die Dornstruktur 806' ist in der vorliegenden Ausführungsform ein hervorstehendes Strukturelement (auch als eine Leitungsstruktur bekannt). In einer alternativen Ausführungsform kann die Dornstruktur 806' auch ein Graben-Strukturelement sein.
  • Die Dornstruktur 806' wird durch Strukturieren der dielektrischen Schicht 806 mit einem Verfahren ausgebildet wie zum Beispiel einem Lithografieprozess und einem Ätzprozess. Zum Beispiel wird eine Fotoresist(oder Resist)-Schicht auf der dielektrischen Schicht 806 unter Verwendung eines Aufschleuderprozesses und Weichbrennprozesses ausgebildet. Dann wird die Fotoresistschicht unter Verwendung der in Operation 308 (3) hergestellten ersten Maske durch eine Strahlung belichtet. Die belichtete Fotoresistschicht wird unter Verwendung nach Nach-Belichtungs-Brennen, Entwickeln und Hartbrennen entwickelt, wodurch eine strukturierte Fotoresistschicht über der dielektrischen Schicht 806 gebildet wird. Anschließend wird die dielektrische Schicht 806 durch die Öffnungen der strukturierten Fotoresistschicht geätzt, wodurch die Dornstruktur 806' entsteht. Der Ätzprozess kann ein Trocken(oder Plasma)-Ätzen, ein Nassätzen oder ein anderes geeignetes Ätzverfahren umfassen. Die strukturierte Fotoresistschicht wird danach unter Verwendung eines geeigneten Prozesses entfernt, wie zum Beispiel Nassablösen oder Plasma-Veraschung. Während des oben erwähnten Fotolithografieprozesses helfen die Dichte und Regelmäßigkeit der Dornstrukturen (110, 112 und 114) beim Verbessern der Gleichmäßigkeit der kritischen Abmessungen der Strukturen im Hinblick auf den optischen Näheeffekt.
  • Bei Operation 356 bildet das Verfahren 310 (7) einen Abstandshalter 808; siehe 10A (eine Draufsicht des Bauelements 162), 10B (eine Querschnittsansicht des Bauelements 162 entlang der Linie 1-1 von 10A) und 10C (Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 10A). Der Abstandshalter 808 wird an Seitenwänden der Dornstruktur 806' ausgebildet und umgibt vollständig die Dornstruktur 806'. In einer Ausführungsform hat der Abstandshalter 808 eine im Wesentlichen gleichförmige Dicke. Der Abstandshalter 808 ein oder mehrere Materialien, die von der Dornstruktur 806' verschieden sind. In einer Ausführungsform kann der Abstandshalter 808 ein dielektrisches Material umfassen, wie zum Beispiel Titan Nitrid, Siliziumnitrid oder Titanoxid. Der Abstandshalter 808 kann durch verschiedene Prozesse gebildet werden, wie zum Beispiel einen Abscheidungsprozess und einen Ätzprozess. Zum Beispiel kann der Abscheidungsprozess einen CVD-Prozess oder einen PVD-Prozess umfassen. Zum Beispiel kann der Ätzprozess ein anisotropes Ätzen umfassen, wie zum Beispiel Plasmaätzen. In einer Ausführungsform des Verfahrens 310 wird die Operation 356 umgangen, und die Dornstruktur 806' wird zum Ätzen des Substrats ohne Bilden des Abstandshalters 808 verwendet.
  • Bei Operation 358 entfernt das Verfahren 310 (7) die Dornstruktur 806' und lässt den Abstandshalter 808 über der dielektrischen Schicht 804 stehen. Siehe 11A (eine Draufsicht des Bauelements 162), 11B (eine Querschnittsansicht des Bauelements 162 entlang der Linie 3-3 von 11A) und 11C (Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 11A). Die Linie 3-3 ist die Linie 1-1, die von der Dornstruktur 806' zu dem Abstandshalter 808 verschoben ist. Der Abstandshalter 808 bleibt über der dielektrischen Schicht 804, nachdem die Dornstruktur 806' entfernt wurde, wie zum Beispiel durch einen Ätzprozess, der selektiv abgestimmt wurde, um das dielektrische Material 806 zu entfernen, aber nicht das Abstandshaltermaterial. Der Ätzprozess kann ein Nassätzen, ein Trockenätzen oder eine Kombination davon sein.
  • Bei Operation 360 ätzt das Verfahren 310 (7) das Substrat 802, um eine kontinuierliche Rippenlinie 810 in dem Substrat 802 zu bilden. Siehe 12A (eine Draufsicht des Bauelements 162), 12B (eine Querschnittsansicht des Bauelements 162 entlang der Linie 3-3 von 12A) und 12C (Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 12A). Die Rippenlinie 810 umfasst mehrere Sektionen, die verbunden sind, um ein kontinuierliches Stück zu bilden. Zum Beispiel umfasst die Rippenlinie 810 eine Sektion 810A in der Region 104, eine Sektion 810B in der Region 108, eine Sektion 810C in der Region 106 sowie weitere Sektionen. Um die Rippenlinie 810 zu bilden, wird das Substrat 802 mit dem Abstandshalter 808 als einer Ätzmaske geätzt. Der Abstandshalter 808 und die dielektrische Schicht 804 werden nacheinander entfernt. Der Ätzprozess kann ein Nassätzen, ein Trockenätzen oder eine Kombination davon sein.
  • Bei Operation 362 führt das Verfahren 310 (7) einen Rippenschneidprozess mit der in Operation 308 (3) hergestellten zweiten Maske aus. In der vorliegenden Ausführungsform umfasst die zweite Maske eine Struktur, die dem Raum 108 entspricht, wie zum Beispiel die Struktur 116 von 6E. Die zweite Maske kann des Weiteren eine oder mehrere Strukturen zum Schneiden von Rippenenden, wie zum Beispiel die Strukturen 118 von 6E, und eine oder mehrere Strukturen zum Entfernen von Dummy-Rippen umfassen. Siehe 13A (eine Draufsicht des Bauelements 162), 13B (eine Querschnittsansicht des Bauelements 162 entlang der Linie 3-3 von 13A) und 13C (Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 13A). Zwei Rippen, 810A und 810D, werden in der Region 104 ausgebildet. Vier Rippen, 810C, 810F, 810G und 810H, werden in der Region 106 ausgebildet. Die Abschnitte der Rippenlinie 810, die durch die Schnittstrukturen (Schnittregionen) bedeckt sind, werden im Wesentlichen entfernt. Jedoch können, wie in den 13B und 13C gezeigt, kleine Abschnitte der Rippenlinie 810 in den Schnittregionen bleiben, weil der Rippenätzprozess in der Regel nicht vollständig bis zum Boden der Rippenlinie 810 ätzt, um ein Überätzen des Substrats 802 zu vermeiden. Die kleinen Restabschnitte der Rippenlinie 810 werden in der folgenden Besprechung als Rippenstümpfe bezeichnet, weil sie viel kürzer (entlang der Z-Richtung) sind als die regulären Rippen (zum Beispiel 810A). Zum Beispiel sind die Rippensektionen 810B und 810D nach dem Rippenschneidprozess zu Rippenstümpfen 810B und 810E geworden. Mit Bezug auf 13A sind die Rippen 810A, 810C, 810D, 810F, 810G und 810H der Länge nach in der X-Richtung ausgerichtet; der Rippenstumpf 810B ist der Länge nach in einer ersten Richtung ausgerichtet, die von der X-Richtung verschieden ist; und der Rippenstumpf 810E ist der Länge nach in einer zweiten Richtung ausgerichtet, die sowohl von der ersten Richtung als auch von der X-Richtung verschieden ist. Der Rippenstumpf 810B verbindet einen unteren Abschnitt der Rippen 810A und 810C. Der Rippenstumpf 810E verbindet einen unteren Abschnitt der Rippen 810D und 810F. Es sind noch weitere Rippenstümpfe in 13A gezeigt, obgleich sie nicht mit Bezugszahlen versehen sind. In einer Ausführungsform kann die Operation 362 auch Dummy-Rippen entfernen, d. h. Rippen, die nicht zum Bilden von Transistoren verwendet werden. Zum Beispiel kann die zweite Maske eine Schnittstruktur umfassen, die die Rippe 810G entfernt.
  • In der vorliegenden Ausführungsform umfasst der Rippenschneidprozess einen Lithografieprozess und einen Ätzprozess. Zum Beispiel wird eine Fotoresistschicht auf dem Siliziumsubstrat unter Verwendung eines Aufschleuderprozesses und eines Weichbrennprozesses ausgebildet. Dann wird die Fotoresistschicht unter Verwendung der in Operation 308 hergestellten zweiten Maske mit einer Strahlung belichtet. Die belichtete Fotoresistschicht wird anschließend entwickelt und abgezogen, wodurch eine strukturierte Fotoresistschicht entsteht. Die Rippenlinie 810 wird teilweise durch die strukturierte Fotoresistschicht geschützt. Anschließend wird die Rippenlinie 810 über den Öffnungen der strukturierten Fotoresistschicht geätzt. Die strukturierte Fotoresistschicht wird danach unter Verwendung eines geeigneten Prozesses entfernt, wie zum Beispiel durch Nassablösen oder Plasma-Veraschung.
  • Bei Operation 364 bildet das Verfahren 310 (7) ein Isolierungsstrukturelement 812 über dem Substrat 802. Siehe 14A (eine Draufsicht des Bauelements 162), 14B (eine Querschnittsansicht des Bauelements 162 entlang der Linie 3-3 von 14A) und 14C (Querschnittsansichten des Bauelements 162 entlang der Linien 2A-2A, 2B-2B und 2C-2C von 14A). Das Isolierungsstrukturelement 812 isoliert elektrisch die verschiedenen Rippen, einschließlich der Rippen 810A und 810C. Des Weiteren werden die verschiedenen Rippenstümpfe, einschließlich des Rippenstumpfes 810B, unter dem Isolierungsstrukturelement 812 vergraben. In einer Ausführungsform bildet Operation 364 das Isolierungsstrukturelement 812 durch Abscheiden eines dielektrischen Materials, wie zum Beispiel Siliziumoxid, über dem Substrat 802 und ätzt dann das dielektrische Material zurück. In der vorliegenden Ausführungsform bilden Abschnitte der Rippen 810, die sich über das Isolierungsstrukturelement 812 erstrecken, Source-, Drain- und Kanalregionen für FinFETs. Zum Beispiel erstrecken sich die Rippen 810A, 810C, 810D und 810H teilweise über das Isolierungsstrukturelement 812 und bilden jeweils Source-, Drain- und Kanalregion für einen oder mehrere FinFETs.
  • Bei Operation 366 führt das Verfahren 310 (7) weitere Prozesse aus, um die Fertigung des endgültigen IC-Bauelements 162 zu vollständigen. Zum Beispiel kann die Operation 366 Source- und Drain-Regionen in den Rippen (zum Beispiel 810A und 810C) unter Verwendung von Ionenimplantation, epitaxialem Wachstum und/oder anderer geeigneter Verfahren bilden. Zum Beispiel kann die Operation 366 Gate-Stapel über den Rippen (zum Beispiel 810A und 810C) unter Verwendung eines Gate-First-Prozesses oder eines Gate-Last-Prozesses bilden. Andere Prozesse umfassen das Bilden von Source- und Drain-Kontakten, das Bilden von Gate-Kontakten, das Bilden von Durchkontakt- und Metall-Interconnectverbindungen, und so weiter.
  • Obgleich nicht als einschränkend gedacht, stellt die vorliegende Offenbarung viele Vorteile für die Fertigung eines IC bereit. Zum Beispiel reduzieren Ausführungsformen der vorliegenden Offenbarung durch Verbinden von Dornstrukturen in verschiedenen Layout-Blöcken mit Dummy-Dornstrukturen den Raum zwischen den verschiedenen Layout-Blöcken. Dies erhöht die Strukturdichte und senkt die Materialkosten je IC-Bauelement. Dies erhöht auch die Strukturdichte zum Verbessern der Rippengleichmäßigkeit, der kritischen Rippenabmessung und des CMP-Belastungseffekts während verschiedener Stufen der Rippenätzprozesse. Des Weiteren stellen Ausführungsformen der vorliegenden Offenbarung flexible Regimes für das Einfügen der Dummy-Dornstrukturen bereit, was auf spezielle Prozesserfordernisse abgestimmt werden kann.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst das Empfangen eines Integrierten-Schaltkreis-Design-Layouts, das den ersten und den zweiten Layout-Block umfasst, die durch einen ersten Raum getrennt sind. Der erste und der zweite Layout-Block umfassen jeweils die erste und die zweite Leitungsstruktur, die der Länge nach in einer ersten Richtung ausgerichtet sind. Das Verfahren umfasst des Weiteren das Hinzufügen einer Dummy-Struktur zu dem ersten Raum, die die erste und die zweitn Leitungsstruktur verbindet. Das Verfahren umfasst des Weiteren das Ausgeben eines Dornstrukturlayouts und eines Schnittstrukturlayouts in einem computerlesbaren Format. Das Dornstrukturlayout umfasst die erste und die zweite Leitungsstruktur und die Dummy-Struktur. Das Schnittstrukturlayout umfasst eine Struktur, die dem ersten Raum entspricht. In Ausführungsformen umfasst das Verfahren des Weiteren das Fertigen einer ersten Maske mit dem Dornstrukturlayout und das Fertigen einer zweiten Maske mit dem Schnittstrukturlayout.
  • In Ausführungsformen umfasst das Verfahren des Weiteren das Strukturieren eines Substrats mit der ersten Maske und der zweiten Maske. Des Weiteren umfasst das Verfahren in dieser Ausführungsform das Ausführen eines ersten Strukturierungsprozesses an einem Substrat mit der ersten Maske, wodurch ein oder mehrere Strukturelemente auf dem Substrat gebildet werden, und das Ausführen eines zweiten Strukturierungsprozesses an dem Substrat mit der zweiten Maske, wodurch ein erster Abschnitt des einen oder der mehreren Strukturelemente entfernt wird, wobei der erste Abschnitt in einer Region liegt, die dem ersten Raum in dem IC-Design-Layout entspricht.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das das Verfahren umfasst das Empfangen eines Integrierten-Schaltkreis(IC)-Design-Layouts. Das IC-Design-Layout umfasst einen ersten Layout-Block und einen zweiten Layout-Block. Der erste Layout-Block umfasst eine erste Mehrzahl von Leitungsstrukturen, die der Länge nach in einer ersten Richtung ausgerichtet sind und mit einem ersten Abstand entlang einer zweiten Richtung voneinander beabstandet sind, die orthogonal zu der ersten Richtung verläuft. Der zweite Layout-Block umfasst eine zweite Mehrzahl von Leitungsstrukturen, die der Länge nach in der ersten Richtung ausgerichtet sind und mit einem zweiten Abstand entlang der zweiten Richtung voneinander beabstandet sind, und der erste und der zweite Layout-Block sind durch einen ersten Raum getrennt. Das Verfahren umfasst des Weiteren das Hinzufügen einer Dummy-Struktur zu dem ersten Raum, wobei die Dummy-Struktur eine Leitungsstruktur der ersten Mehrzahl und eine Leitungsstruktur der zweiten Mehrzahl verbindet. Das Verfahren umfasst des Weiteren das Ausgeben eines Dornstrukturlayouts und eines Schnittstrukturlayouts in einem computerlesbaren Format. Das Dornstrukturlayout umfasst die Leitungsstruktur der ersten Mehrzahl und die Leitungsstruktur der zweiten Mehrzahl und die Dummy-Struktur. Das Schnittstrukturlayout umfasst eine Struktur, die dem ersten Raum entspricht.
  • In einer Ausführungsform umfasst das Verfahren des Weiteren das Hinzufügen einer weiteren Dummy-Struktur zu dem ersten Raum, die die eine Leitungsstruktur der ersten Mehrzahl und eine andere Leitungsstruktur der zweiten Mehrzahl verbindet. In einer weiteren Ausführungsform befindet sich die eine Leitungsstruktur der zweiten Mehrzahl neben der anderen Leitungsstruktur der zweiten Mehrzahl.
  • In einigen Ausführungsformen ist der erste Abstand von dem zweiten Abstand verschieden. In einigen Ausführungsformen hat jede Leitungsstruktur der ersten Mehrzahl eine erste Leitungsbreite, jede Leitungsstruktur der zweiten Mehrzahl hat eine zweite Leitungsbreite, und die erste und die zweite Leitungsbreite sind verschieden.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Halbleiterbauelement. Das Halbleiterbauelement umfasst eine erste Rippe auf einem Substrat, wobei die erste Rippe Source-, Drain- und Kanalregionen für einen ersten Feldeffekttransistor (FET) bereitstellt. Das Halbleiterbauelement umfasst des Weiteren eine zweite Rippe auf dem Substrat, wobei die zweite Rippe Source-, Drain- und Kanalregionen für einen zweiten FET bereitstellt. Das Halbleiterbauelement umfasst des Weiteren einen ersten Rippenstumpf auf dem Substrat, wobei der erste Rippenstumpf einen unteren Abschnitt der ersten Rippe und einen unteren Abschnitt der zweiten Rippe verbindet. Das Halbleiterbauelement umfasst des Weiteren ein Isolierungsstrukturelement über dem ersten Rippenstumpf und zwischen der ersten und der zweiten Rippe. In einer Draufsicht sind die erste und die zweite Rippe der Länge nach in einer ersten Richtung ausgerichtet, und der erste Rippenstumpf ist der Länge nach in einer zweiten Richtung ausgerichtet, die von der ersten Richtung verschieden ist. In Ausführungsformen liegt die erste Rippe vollständig in einer ersten rechteckigen Region, die zweite Rippe liegt vollständig in einer zweiten rechteckigen Region, und die erste und die zweite rechteckige Region sind nebeneinander entlang der ersten Richtung angeordnet.
  • In einer Ausführungsform umfasst das Halbleiterbauelement des Weiteren eine dritte Rippe, eine vierte Rippe und einen zweiten Rippenstumpf. Die dritte Rippe bildet Source-, Drain- und Kanalregionen für einen dritten FET. Die vierte Rippe bildet Source-, Drain- und Kanalregionen für einen vierten FET. Der zweite Rippenstumpf verbindet einen unteren Abschnitt der dritten Rippe und einen unteren Abschnitt der vierten Rippe. In einer Draufsicht sind die dritte und die vierte Rippe der Länge nach in der ersten Richtung ausgerichtet, und der zweite Rippenstumpf ist der Länge nach in einer dritten Richtung ausgerichtet, die von der ersten und der zweiten Richtung verschieden ist. In einer weiteren Ausführungsform liegt die dritte Rippe vollständig in der ersten rechteckigen Region, und die vierte Rippe liegt vollständig in der zweiten rechteckigen Region.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Empfangen eines IC-Design-Layouts, wobei das IC-Design-Layout einen ersten Layout-Block und einen zweiten Layout-Block umfasst, der erste Layout-Block eine erste Leitungsstruktur umfasst, die der Länge nach in einer ersten Richtung ausgerichtet ist, der zweite Layout-Block eine zweite Leitungsstruktur umfasst, die der Länge nach in der ersten Richtung ausgerichtet ist, und der erste und der zweite Layout-Block durch einen ersten Raum getrennt sind; Hinzufügen einer Dummy-Struktur zu dem ersten Raum, wobei die Dummy-Struktur die erste und die zweite Leitungsstruktur verbindet; und Ausgeben eines Dornstrukturlayouts und eines Schnittstrukturlayouts in einem computerlesbaren Format, wobei das Dornstrukturlayout die erste und die zweite Leitungsstruktur und die Dummy-Struktur umfasst, und wobei das Schnittstrukturlayout eine Struktur umfasst, die dem ersten Raum entspricht.
  2. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Fertigen einer ersten Maske mit dem Dornstrukturlayout; und Fertigen einer zweiten Maske mit dem Schnittstrukturlayout.
  3. Verfahren nach Anspruch 2, das des Weiteren Folgendes umfasst: Ausführen eines ersten Strukturierungsprozesses an einem Substrat mit der ersten Maske, wodurch ein oder mehrere Strukturelemente auf dem Substrat gebildet werden; und Ausführen eines zweiten Strukturierungsprozesses an dem Substrat mit der zweiten Maske, wodurch ein erster Abschnitt des einen oder der mehreren Strukturelemente entfernt wird, wobei der erste Abschnitt in einer Region liegt, die dem ersten Raum in dem IC-Design-Layout entspricht.
  4. Verfahren nach Anspruch 3, wobei der erste Strukturierungsprozess Folgendes umfasst: Ausbilden einer ersten Materialschicht über dem Substrat; Ausbilden einer Lackschicht über der ersten Materialschicht; Strukturieren der Lackschicht; Ätzen der ersten Materialschicht unter Verwendung der strukturierten Lackschicht als eine Ätzmaske, wodurch eine erste Struktur in der ersten Materialschicht gebildet wird, wobei die erste Struktur der ersten Leitungsstruktur, der zweiten Leitungsstruktur und der Dummy-Struktur entspricht; und danach Entfernen der strukturierten Lackschicht.
  5. Verfahren nach Anspruch 4, wobei der erste Strukturierungsprozess des Weiteren Folgendes umfasst: Bilden von Abstandshaltern an Seitenwänden der ersten Struktur; Entfernen der ersten Struktur; und Ätzen des Substrats mit den Abstandshaltern als eine Ätzmaske.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste und die zweite Leitungsstruktur verschiedene Leitungsbreiten haben.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Abschnitt der Dummy-Struktur der Länge nach in einer zweiten Richtung ausgerichtet ist, die die erste Richtung mit einem Winkel von maximal 45 Grad schneidet.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei: der erste Layout-Block eine erste Mehrzahl von Leitungsstrukturen umfasst, von denen eine die erste Leitungsstruktur ist; der zweite Layout-Block eine zweite Mehrzahl von Leitungsstrukturen umfasst, von denen eine die zweite Leitungsstruktur ist; die Leitungsstrukturen der ersten Mehrzahl der Länge nach in der ersten Richtung ausgerichtet sind und mit einem ersten Abstand und entlang einer zweiten Richtung, die orthogonal zu der ersten Richtung verläuft, voneinander beabstandet sind; die Leitungsstrukturen der zweiten Mehrzahl der Länge nach in der ersten Richtung ausgerichtet sind und mit einem zweiten Abstand und entlang der zweiten Richtung voneinander beabstandet sind; und der erste und der zweite Abstand verschieden sind.
  9. Verfahren nach Anspruch 8, wobei jede Leitungsstruktur der ersten Mehrzahl eine erste Leitungsbreite hat, jede Leitungsstruktur der zweiten Mehrzahl eine zweite Leitungsbreite hat, und die erste und die zweite Leitungsbreite verschieden sind.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Layout-Block des Weiteren eine dritte Leitungsstruktur umfasst, die der Länge nach in der ersten Richtung ausgerichtet ist und von der zweiten Leitungsstruktur beabstandet ist, wobei das Verfahren des Weiteren Folgendes umfasst: Hinzufügen einer zweiten Dummy-Struktur in dem ersten Raum, wobei die zweite Dummy-Struktur die erste und die dritte Leitungsstruktur verbindet.
  11. Verfahren, das Folgendes umfasst: Empfangen eines IC-Design-Layouts, wobei das IC-Design-Layout einen ersten Layout-Block und einen zweiten Layout-Block umfasst, wobei der erste Layout-Block eine erste Mehrzahl von Leitungsstrukturen umfasst, die der Länge nach in einer ersten Richtung ausgerichtet sind und mit einem ersten Abstand entlang einer zweiten Richtung, die orthogonal zu der ersten Richtung verläuft, voneinander beabstandet sind, wobei der zweite Layout-Block eine zweite Mehrzahl von Leitungsstrukturen umfasst, die der Länge nach in der ersten Richtung ausgerichtet sind und mit einem zweiten Abstand entlang der zweiten Richtung voneinander beabstandet sind, und der erste und der zweite Layout-Block durch einen ersten Raum getrennt sind; Hinzufügen einer Dummy-Struktur zu dem ersten Raum, wobei die Dummy-Struktur eine Leitungsstruktur der ersten Mehrzahl und eine Leitungsstruktur der zweiten Mehrzahl verbindet; und Ausgeben eines Dornstrukturlayouts und eines Schnittstrukturlayouts in einem computerlesbaren Format, wobei das Dornstrukturlayout die erste Mehrzahl und die zweite Mehrzahl und die Dummy-Struktur umfasst, und wobei das Schnittstrukturlayout eine Struktur umfasst, die dem ersten Raum entspricht.
  12. Verfahren nach Anspruch 11, das des Weiteren Folgendes umfasst: Hinzufügen einer weiteren Dummy-Struktur zu dem ersten Raum, die die eine Leitungsstruktur der ersten Mehrzahl und eine andere Leitungsstruktur der zweiten Mehrzahl verbindet.
  13. Verfahren nach Anspruch 12, wobei sich die eine Leitungsstruktur der zweiten Mehrzahl neben der anderen Leitungsstruktur der zweiten Mehrzahl befindet.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei jede Leitungsstruktur der ersten Mehrzahl eine erste Leitungsbreite hat, jede Leitungsstruktur der zweiten Mehrzahl eine zweite Leitungsbreite hat, und die erste und die zweite Leitungsbreite verschieden sind.
  15. Verfahren nach Anspruch 14, wobei der erste Abstand und der zweite Abstand verschieden sind.
  16. Verfahren nach einem der Ansprüche 11 bis 15, das des Weiteren Folgendes umfasst: Fertigen einer ersten Maske mit dem Dornstrukturlayout; und Fertigen einer zweiten Maske mit dem Schnittstrukturlayout.
  17. Verfahren nach Anspruch 16, das des Weiteren Folgendes umfasst: Ausführen eines ersten Strukturierungsprozesses an einem Substrat mit der ersten Maske, wodurch ein oder mehrere Strukturelemente auf dem Substrat gebildet werden; und Ausführen eines zweiten Strukturierungsprozesses an dem Substrat mit der zweiten Maske, wodurch ein erster Abschnitt des einen oder der mehreren Strukturelemente entfernt wird, wobei der erste Abschnitt in einer Region liegt, die dem ersten Raum in dem IC-Design-Layout entspricht.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei ein Abschnitt der Dummy-Struktur der Länge nach in einer dritten Richtung ausgerichtet ist, die die erste Richtung mit einem Winkel von maximal 45 Grad schneidet.
  19. Halbleitervorrichtung, die Folgendes umfasst: eine erste Rippe auf einem Substrat, wobei die erste Rippe Source-, Drain- und Kanalregionen für einen ersten FET bildet; eine zweite Rippe auf dem Substrat, wobei die zweite Rippe Source-, Drain- und Kanalregionen für einen zweiten FET bildet; einen ersten Rippenstumpf auf dem Substrat, wobei der erste Rippenstumpf einen unteren Abschnitt der ersten Rippe und einen unteren Abschnitt der zweiten Rippe verbindet; und ein Isolierungsstrukturelement über dem ersten Rippenstumpf und zwischen der ersten und der zweiten Rippe, wobei in einer Draufsicht: die erste und die zweite Rippe der Länge nach in einer ersten Richtung ausgerichtet sind, und der erste Rippenstumpf der Länge nach in einer zweiten Richtung ausgerichtet ist, die von der ersten Richtung verschieden ist.
  20. Halbleitervorrichtung nach Anspruch 19, die des Weiteren Folgendes umfasst: eine dritte Rippe auf dem Substrat, wobei die dritte Rippe Source-, Drain- und Kanalregionen für einen dritten FET bildet; eine vierte Rippe auf dem Substrat, wobei die vierte Rippe Source-, Drain- und Kanalregionen für einen vierten FET bildet; und einen zweiten Rippenstumpf auf dem Substrat, wobei der zweite Rippenstumpf einen unteren Abschnitt der dritten Rippe und einen unteren Abschnitt der vierten Rippe verbindet, wobei das Isolierungsstrukturelement über dem zweiten Rippenstumpf und zwischen der dritten und der vierten Rippe angeordnet ist; und wobei in einer Draufsicht: die dritte und die vierte Rippe der Länge nach in der ersten Richtung ausgerichtet sind, und der zweite Rippenstumpf der Länge nach in einer dritten Richtung ausgerichtet ist, die von der ersten und der zweiten Richtung verschieden ist.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9946827B2 (en) 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning
US10431457B2 (en) * 2016-11-25 2019-10-01 United Microelectronics Corp. Method for forming patterned structure
US10923425B2 (en) * 2017-01-20 2021-02-16 Arm Limited Power distribution
US10192021B1 (en) * 2017-02-21 2019-01-29 Cadence Design Systems, Inc. Generating and inserting metal and metal etch shapes in a layout to correct design rule errors
US10496783B2 (en) * 2017-04-19 2019-12-03 Mentor Graphics Corporation Context-aware pattern matching for layout processing
US10014297B1 (en) * 2017-05-08 2018-07-03 Globalfoundries Inc. Methods of forming integrated circuit structure using extreme ultraviolet photolithography technique and related integrated circuit structure
US10489548B2 (en) * 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
US11545495B2 (en) 2017-06-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM
US11334703B2 (en) * 2017-06-29 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with fill feature shapes
US10324369B2 (en) 2017-08-25 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for generating a mandrel mask
US10803227B2 (en) * 2017-08-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with line-end extensions
US10515178B2 (en) * 2017-08-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Merged pillar structures and method of generating layout diagram of same
KR102310077B1 (ko) * 2017-10-26 2021-10-08 삼성전자주식회사 레이아웃 형성 방법 및 반도체 소자의 제조 방법
US10340180B1 (en) * 2018-01-16 2019-07-02 Globalfoundries Inc. Merge mandrel features
US10878165B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating layout diagram including protruding pin cell regions and semiconductor device based on same
US10685161B2 (en) * 2018-08-20 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Region based shrinking methodology for integrated circuit layout migration
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US10665455B2 (en) * 2018-10-22 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method (and related apparatus) that reduces cycle time for forming large field integrated circuits
US11264268B2 (en) 2018-11-29 2022-03-01 Taiwan Semiconductor Mtaiwananufacturing Co., Ltd. FinFET circuit devices with well isolation
KR20200086147A (ko) 2019-01-08 2020-07-16 삼성전자주식회사 집적 회로 및 그것의 레이아웃 설계 방법
KR20210071135A (ko) * 2019-12-05 2021-06-16 삼성전자주식회사 반도체 소자
US20220223590A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11989496B2 (en) * 2021-08-19 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel patterning

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080188080A1 (en) * 2005-09-14 2008-08-07 International Business Machines Corporation Mandrel/trim alignment in sit processing
US20130309838A1 (en) * 2012-05-17 2013-11-21 Globalfoundries Inc. Methods for fabricating finfet integrated circuits on bulk semiconductor substrates
US20150060959A1 (en) * 2013-09-04 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating Fin Mismatch Using Isolation Last

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960023656A (ko) 1994-12-27 1996-07-20 한승준 다기통 엔지의 냉각수 통로구조
KR960023656U (ko) 1994-12-30 1996-07-22 내연기관의 플라이휠
JP2000112114A (ja) 1998-10-08 2000-04-21 Hitachi Ltd 半導体装置及び半導体装置の製造方法
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
KR100930378B1 (ko) 2006-12-14 2009-12-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2009065024A (ja) 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
JP2012212697A (ja) * 2009-08-21 2012-11-01 Panasonic Corp 半導体装置
US8312394B2 (en) * 2010-11-29 2012-11-13 Synopsys, Inc. Method and apparatus for determining mask layouts for a spacer-is-dielectric self-aligned double-patterning process
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8732626B2 (en) 2012-01-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of circuit layout for multiple cells
US8589828B2 (en) 2012-02-17 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce mask overlay error by removing film deposited on blank of mask
US8572520B2 (en) 2012-03-01 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Optical proximity correction for mask repair
US8589830B2 (en) 2012-03-07 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for enhanced optical proximity correction
US8527916B1 (en) 2012-03-14 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dissection splitting with optical proximity correction to reduce corner rounding
US9367655B2 (en) 2012-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Topography-aware lithography pattern check
US8627241B2 (en) 2012-04-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern correction with location effect
US8631360B2 (en) 2012-04-17 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methodology of optical proximity correction optimization
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US8631361B2 (en) 2012-05-29 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design method with dynamic target point
US8762900B2 (en) 2012-06-27 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for proximity correction
US8751976B2 (en) 2012-06-27 2014-06-10 Cheng-Lung Tsai Pattern recognition for integrated circuit design
US8745550B2 (en) 2012-07-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fracture aware OPC
CN102969533A (zh) 2012-07-10 2013-03-13 东莞新能源科技有限公司 一种软包锂离子电池的折边结构及其制作方法
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8739080B1 (en) 2012-10-04 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mask error enhancement factor (MEEF) aware mask rule check (MRC)
US8954899B2 (en) 2012-10-04 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contour alignment system
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8812999B2 (en) 2013-01-02 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system of mask data preparation for curvilinear mask patterns for a device
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
TWI487004B (zh) * 2013-03-01 2015-06-01 Winbond Electronics Corp 圖案化的方法及記憶體元件的形成方法
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US8984450B2 (en) 2013-03-14 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for extracting systematic defects
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9182867B2 (en) 2013-04-25 2015-11-10 Anapass Inc. Apparatus and method for detecting adjacent object and method of driving electronic device
US8954913B1 (en) * 2013-10-01 2015-02-10 Globalfoundries Inc. Methods of generating circuit layouts that are to be manufactured using SADP routing techniques and virtual non-mandrel mask rules
US9946827B2 (en) 2015-07-16 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for mandrel and spacer patterning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080188080A1 (en) * 2005-09-14 2008-08-07 International Business Machines Corporation Mandrel/trim alignment in sit processing
US20130309838A1 (en) * 2012-05-17 2013-11-21 Globalfoundries Inc. Methods for fabricating finfet integrated circuits on bulk semiconductor substrates
US20150060959A1 (en) * 2013-09-04 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating Fin Mismatch Using Isolation Last

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