KR100335858B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

상부에 집적 회로(20)가 형성되는 반도체 기판(1), 이 반도체 기판(1) 상에 형성된 접지 전극 및 이 접지 전극이 접지되도록 하고 제1 인덕턴스(Lb)를 갖는 본딩 와이어(19)를 포함하는 반도체 장치에서, 제1 인덕턴스(Lb)와 직렬로 배치된 캐패시터(C1)을 포함하며, 캐패시터(C1)와 제1 인덕턴스(Lb)를 서로 결합시켜서 집적 회로(20)의 동작 주파수(F)에서 공진 회로를 형성한다. 이렇게 제공된 반도체 장치는 잡음을 감소시키고 전력을 절약한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 상부에 고주파 전자 회로가 집적화된 반도체 기판, 이 반도체 기판 상에 형성된 접지 전극, 및 접지 전극을 통해 접지되는 버디 배선을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
고주파 장치에서, 상부에 집적 회로가 형성되는 기판의 저항으로 인한 잡음을 감소시킴으로써 장치의 잡음 특성을 향상시키는 것이 더욱 중요하다. 결국, 고주파 장치는 패드 전극 하부에 층간 절연막이 개재된 저저항층을 포함하도록 종종 설계된다. 예를 들면, 그러한 저저항층은 실리사이드로 이루어진다.
그러한 고주파 장치 중 하나는 IEEE MTT-S Digest, 1994, 페이지 1179-1182dp "Bonding pad models for silicon VLSI technologies and their effects on the Noise Figure of RF NPNs"로 개시되어 있다.
도 1a는 전술된 다이제스트에 개시된 고주파 장치의 단면도이다.
도시된 장치는 그라운드(120) 상에 놓여진 실리콘 기판(101), 이 실리콘 기판(101) 상에 형성된 폴리실리콘 실리사이드층(108), 이 실리콘 기판(101)과 폴리실리콘 실리사이드층(108) 양측 상에 형성된 층간 절연막(113), 층간 절연막(113) 상에 형성된 패드 전극(115a), 및 그라운드(120)에 폴리실리콘 실리사이드층(108)을 전기적으로 접속한 본딩 와이어(119)로 이루어진다.
전술된 장치에서, 폴리실리콘 실리사이드층(108)이 본딩 와이어(119)를 통하여 직접적으로 접지되기 때문에, 장치가 실리콘 기판(101)의 저항에 의한 잡음에 의해 영향받는 것을 방지할 수 있었다.
그러나, 도 1a에 도시된 장치는 다음과 같은 문제가 수반된다.
도 1b는 도 1a에 도시된 장치와 등가인 등가 회로도이다. 즉, 장치는 패드 전극(115a)의 기생 캐패시터 Cp, 일측 끝단이 접지되고 타단이 캐패시터 Cp와 직렬로 전기적으로 접속된, 실리콘 기판(110)의 저항 Rp, 일측 끝단이 접지되고 타단이 캐패시터 Cp와 직렬로 전기적으로 접속되지만, 저항 Rp와는 병렬이 되는, 본딩 와이어(119)의 인덕턴스 Lb를 포함하는 회로와 등가이다.
회로의 작동 주파수가 더 커지게 됨에 따라, 본딩 와이어(119)의 인덕턴스 Lb의 임피던스 ωLb는 무시할 수 없게 된다. 그 결과, 패드 전극(115a)의 기생 캐패시터 Cp를 통해 흐르는 전류 Ip는 실리콘 기판(101)의 저항 Rp를 통하여 흐른다. 여기서, 전류 Ip는 다음 수학식 K = 100 ×ωLb/(Rp2+ (ωLb)2)1/2으로 정의된 비율 K로 저항 Rp를 통해 흐른다.
예를 들면, 저항 Rp가 150Ω이고, 주파수 f는 5GHz가 되며, 인덕턴스 Lb는 10nH가 되는 경우, 비율 K는 90％가 된다. 이는 거의 모든 전류 Ip가 저항 Rp를통하여 흐른다는 것을 의미한다. 그 결과, 장치의 잡음 특성은 실리콘 기판(101)의 저항 Rp에 의한 잡음으로 인해 저하된다.
도 1a에 도시된 장치는 다음과 같은 다른 문제가 수반된다.
저항 Rp에 의해 소모된 전력 W은 다음과 수학식 W = Rp × (K｜Ip｜/100)2으로 정의된다.
그러므로, 비율 K가 증가함에 따라, 저항 Rp에 의해 소모된 전력 W도 증가된다. 따라서, 장치의 전력 소모는 증가된다.
종래의 반도체 장치의 전술된 문제점의 관점에서, 본 발명의 목적은 잡음 특성을 향상시키고 전력 소모를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 목적은 전술된 바와 같은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 특징에서, 반도체 장치는 (a) 상부에 집적 회로(20)가 형성되는 반도체 기판; (b) 상기 반도체 기판 상에 형성된 접지 전극; 및 (c) 상기 접지 전극이 접지되도록 하며, 제1 인덕턴스를 갖는 본딩 와이어를 포함하되, (d) 상기 제1 인덕턴스와 캐패시터를 직렬로 배치하고, 상기 집적 회로의 동작 주파수에서 상기 캐패시터와 상기 인덕턴스를 서로 결합하여 공진 회로를 형성한다.
본 발명의 다른 특징에서, 반도체 장치의 제조 방법은 (a) 제1 영역 내의 반도체 기판 상에 집적 회로를 형성하는 단계; (b) 제2 영역 내의 상기 반도체 기판상에 저저항층을 형성하는 단계; (c) 상기 저저항층과 상기 반도체 기판 상에 절연층을 형성하는 단계; (d) 상기 저저항층 상의 절연층 상에 상부 전극을 형성하는 단계; (e) 상기 단계(f)로부터의 결과물을 제2 층간 절연막으로 도포하는 단계; (f) 상기 제2 층간 절연막을 관통하는 콘택 홀을 형성하는 단계; (g) 상기 콘택 홀을 금속으로 채우는 단계; (h) 상기 제2 층간 절연막 상에서 금속으로 채워진 상기 콘택 홀과 전기적으로 접속되는 패드 전극을 형성하는 단계; 및 (i) 상기 패드 전극을 접지시키기 위한 본딩 와이어를 형성하는 단계를 포함한다.
전술된 본 발명에 의해 구해진 이점들은 이하에 기술될 것이다.
본 발명에 따르면, 반도체 기판의 저항과 병렬로 배치된 본딩 와이어의 인덕턴스와, 이 인덕턴스와 직렬로 전기 접속된 캐패시터를 포함하는 공진 회로가 정의된다. 대용으로서, 반도체 기판의 저항과 병렬로 배치된 상기 본딩 와이어의 제1 인덕턴스, 제1 인덕턴스와 직렬로 전기 접속된 캐패시터, 및 캐패시터와 병렬로 전기 접속된 제2 인덕턴스를 포함하는 공진 회로가 정의된다. 고주파 전류는 공진 회로를 통하여 흐른다. 따라서, 고주파 전류는 반도체 기판의 저항을 통하여 더이상 흐르지 않는다. 장치의 잡음 특성의 향상과 장치의 전원 소모를 감소시킬 수 있다.
도 1a는 종래의 반도체 장치를 나타낸 단면도.
도 1b는 도 1a에 도시된 반도체 장치와 등가인 회로도.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도로서, 그 제조 방법의 각 단계를 도시한 도면.
도 3은 도 2a 내지 도 2e에 도시된 방법에 의해 제조된 반도체 장치의 평면도.
도 4는 제1 실시예에 따른 반도체 장치와 등가인 회로도.
도 5는 본딩 와이어의 인덕턴스와 최소 잡음율간의 관계를 나타낸 그래프.
도 6a 내지 도 6e는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도로서, 그 제조 방법의 각 단계를 도시한 도면.
도 7은 도 6a 내지 도 6e에 도시된 방법으로부터 제조된 반도체 장치의 평면도.
도 8은 제2 실시예에 따른 반도체 장치의 등가 회로도로서, 등가 회로와 반도체 장치간의 위치적인 관계를 도시한 도면.
도 9a 내지 도 9e는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도로서, 그 제조 방법의 각 단계를 도시한 도면.
도 10은 도 9a 내지 도 9e에 도시된 방법으로부터 제조된 반도체 장치의 평면도.
도 11은 제3 실시예에 따른 반도체 장치의 실리사이드층의 평면도.
도 12a는 본 발명의 제3 실시예에 따른 반도체 장치의 등가 회로도.
도 12b는 본 발명의 제3 실시예에 따른 반도체 장치와 등가 회로간의 위치적인 관계를 도시한 도면.
도 13은 본딩 와이어의 인덕턴스와 최소 잡음율간의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 실리콘 기판
2 : 산화막
3 : p형 웰
4 : 게이트 산화막
5 : 게이트 전극
6 : 측벽
7 : 소스 영역 또는 드레인 영역
8 : 실리사이드층
9 : 제1 층간 절연막
10 : 하부 전극
11 : 절연막
12 : 상부 전극
13 : 제2 층간 절연막
14 : 콘택 홀
[제1 실시예]
전술된 제1 실시예에서, 본 발명은 n-채널 MOSFET로 이루어진 증폭기에 적용된다.
도 2a 내지 도 2e는 제1 실시예에 따른 증폭기를 제조하는 방법의 각 단계를 도시한 도면이다.
우선, 도 2a에 도시된 바와 같이, 산화막(2)은 p형 실리콘 기판(1)의 표면의 선정된 영역에 형성된다. 각각의 산화막(2)은 200 내지 500nm의 범위의 두께를 갖는다. 반도체 장치는 인접한 산화막들(2) 사이에 개재된 영역에 있는 p형 실리콘 기판(1) 상에 형성된다. 산화막(2)은 후술된 패드 전극이 형성되는 영역에는 형성되지 않는다.
다음으로, p형 웰(3)은 이온 주입에 의해 p형 실리콘 기판(1) 내에 형성된다. 다음으로, 게이트 산화막(4)은 산화막들(2)간의 p형 웰(3) 상에 형성된다. 게이트 산화막(4)은 2 내지 10nm의 범위의 두께를 갖는다. 다음으로, 100 내지 400nm의 범위의 두께를 갖는 폴리실리콘막이 게이트 산화막(4) 상에 형성되고, 포토리소그라피와 건식 에칭에 의해 게이트 전극(5)으로 패터닝된다.
다음으로, 측벽(6)이 게이트 전극(5) 주위에 형성된다. 다음으로, 소스 및 드레인 영역(7)이 이온 주입에 의해 실리콘 기판(1) 내의 측벽(6) 주위에 형성되고, 10 내지 60초 동안 섭씨 1000 내지 1100도에서 RTA(rapid thermal annealing)를 행함으로써, 도 2b에 도시된 바와 같이, 소스 및 드레인 영역(7)을 활성화시킨다. 따라서, p형 웰(3), 게이트 산화막(4), 게이트 전극(5), 측벽(6) 및 소스 및 드레인 영역(7)으로 이루어진 집적 회로(20)가 완성된다.
다음으로, 도 2c에 도시된 바와 같이, 저저항층으로서의 실리사이드층(8)은 실리콘 기판(1)의 노출된 영역 상에 형성된다.
다음으로, 도 2d에 도시된 바와 같이, 제1 층간 절연막(9)은 전술된 단계로부터 형성된 최종물 상에 전체적으로 형성된다.
다음으로, 100 내지 300nm의 범위의 두께를 갖는 폴리실리콘막은 제1 층간 절연막(9) 상에 피착된다. 다음으로, 폴리실리콘막은 포토리소그라피와 건식 에칭에 의해 하부 전극(10)으로 패터닝된다. 이렇게 형성된 하부 전극(10)은 부분적으로 패시티를 구성한다.
다음으로, 절연막(11)은 제1 층간 절연막(9)과 하부 전극(10) 상에 전체적으로 형성된다. 절연막(11)은 5 내지 50nm의 범위의 두께를 갖는다.
다음으로, 폴리실리콘 또는 금속막은 100 내지 300nm의 두께만큼 절연막(11) 상에 형성된다. 다음으로, 폴리실리콘 또는 금속막은 포토리소그라피와 건식 에칭에 의해 상부 전극(12)으로 패터닝되어 상부 전극(12)이 도 2d에 도시된 바와 같이, 하부 전극(10) 상에 놓여지도록 한다.
다음으로, 제2 층간 절연막(13)은 도 2e에 도시된 바와 같이, 전단계로부터의 최종 결과물 상에 전체적으로 800 내지 1200nm의 범위의 두께만큼, 피착된다. 다음으로, 제2 층간 절연막(13)을 통하여 복수개의 콘택 홀(14)이 포토리소그라피와 건식 에칭에 의해 형성된다. 이렇게 형성된 콘택 홀(14)은 텅스텐과 같은 금속으로 채워진다.
다음으로, 알루미늄막과 같은 금속막은 400 내지 800nm의 두께만큼 제2 층간 절연막(13) 상에 피착된다. 다음으로, 금속막이 도 2e에 도시된 바와 같이, 제1 패드 전극(15a), 제2 패드 전극(15d), 인덕터 배선층(15b) 및 배선층(15c)로 패터닝된다.
다음으로, 제2 패드 전극(15d)은 본딩 와이어(도시되지 않음)를 통하여 접지된다.
다음으로, 제1 실시예에 따른 반도체 장치가 완성된다.
제1 실시예에서, 하부 전극(10), 절연막(11) 및 상부 전극(12)은 커패시티를 정의한다.
도 3은 도 2e에 도시된 단계로부터 생성된 결과물의 평면도이다. 도 2e는 도 3의 라인 2e-2e를 따라 절단한 단면도이다.
도 4는 전술된 바와 같이 제조된 반도체 장치의 등가회로도이다. 도 4에 도시된 바와 같이, 제1 실시예에 따른 반도체 장치는 신호가 입력되는 게이트, 소스 전압 Vcc에 전기적으로 접속된 소스 및 접지된 드레인을 포함하는 트랜지스터(20), 트랜지스터(20)의 게이트에 전기적으로 접속된, 제1 패드 전극(15a)의 기생 캐패시터 Cp, 일측 끝단은 캐패시터 Cp에 전기적으로 접속되고 타단은 접지된 저항 Rp, 하부 전극(10), 절연막(11) 및 상부 전극(12)으로 정의된 캐패시티를 가지며, 캐패시터 Cp와는 직렬로 전기 접속되고 저항 Rp와는 병렬로 접속되는 캐패시터 C1, 및 일측 끝단이 캐패시터 C1에 직렬로 전기 접속되고 타단이 접지된 본딩 와이어의 인덕턴스 Lb로 이루어진 회로와 등가이다.
도 4에 도시된 회로에서, 캐패시터 C1과 인덕턴스 Lb가 서로 결합되어 공진 회로를 정의한다. 캐패시터 C1의 캐패시티는 캐패시티가 집적 회로(20)의 동작 주파수 F에서 본딩 와이어의 인덕턴스 Lb와 공진하도록 결정된다. 즉, 캐패시터 C1의 캐패시티는 다음 수학식 1이 성립되도록 결정된다.
제1 실시예에 따라, 인덕턴스 Lb와 캐패시티 C1는 도 4에 나타난 바와 같이, 집적 회로(20)의 동작 주파수 F에서의 공진에 의해 서로 단락된다. 따라서, 고주파 전류는 실리콘 기판(1)의 저항 Rp를 통하여 흐르지 않는다. 따라서, 저항 Rp는 잡음을 생성하지 않는다.
발명자는 저항 Rp가 잡음을 생성하지 않는다는 것을 증명하는 실험을 행하였다. 실험에서, 동작 주파수 F는 5GHz로 설정되고, 저항 Rp는 150Ω으로 설정되고, 제1 패드 전극(15a)의 기생 캐패시티 Cp는 0.5pF로 설정되고, 캐패시티 C1은 0.1pF로 설정되며, 본딩 와이어의 인덕턴스 Lb는 0.5nH 내지 15nH의 범위내에서 변화하도록 설정된다. 이들 조건하에서, 최소 잡음율 NFmin이 측정되었다. 그 결과는 도 5에 라인 A로 나타나 있다. 종래의 반도체 장치의 최소 잡음율 NFmin을 측정한 결과는 도 5에 라인 B로 나타나 있다.
도 5의 관점으로부터 알 수 있는 바와 같이, 최소 잡음율 NFmin은 종래의 반도체 장치, 즉 캐패시티 C1을 갖지 않는 반도체 장치에서 인덕턴스 Lb가 증가하는 것과 같이 증가한다. 이에 비해, 제1 실시예에 따른 반도체 장치, 즉 캐패시티 C1을 갖는 반도체 장치에서, 인덕턴스 Lb가 10nH와 동일하게 됨으로써 전술된 수학식 1이 성립할 때, 최소 잡음율 NFmin은 로칼(local) 최소값과 동일하게 된다.
또한, 최소 잡음율 NFmin의 로칼 최소값은 라인 C로 표시된, 저항 Rp을 갖지 않는 반도체 장치에서 최소 잡음율 NFmin과 일치한다.
또한, 본딩 와이어의 인덕턴스 Lb는 약 10％이내에서 확산한다고 할지라도, 최소 잡음율 NFmin을 1dB과 동일하거나 이보다 작게 할 수 있었다.
전술된 바와 같이, 제1 실시예는 잡음을 감소시킬 수 있게 한다. 또한, 저항 Rp에 의해 어떠한 전력도 소모되지 않기 때문에, 제1 실시예는 전력 소모를 감소시킬 수 있다.
[제2 실시예]
이하에서 설명된 제2 실시예에서, 본 발명은 n채널 MOSFET로 구성된 증폭기에 적용된다.
도 6a 내지 도 6e는 제2 실시예에 따른 증폭기를 제조하는 방법의 각 단계들을 나타낸다. 도 2a 내지 도 2e에 도시된 것에 대응하는 부분 또는 소자들에는 동일 참조 번호가 제공되었다.
도 2a 내지 도 2c를 참조하여 설명된 단계들은 도 6a 내지 도 6c에 도시된 바와 같이, 제2 실시예로 실행된다.
제2 실시예에서, 실리사이드층(8)은 후술된 캐패시터를 부분적으로 구성하는 하부 전극(8a)로서 작용한다.
다음으로, 도 6d에 도시된 바와 같이, 절연막(9)은 전단계로부터의 결과물 상에 전체적으로 5nm 내지 50nm의 범위의 두께만큼 형성된다.
다음으로, 100 내지 300nm의 범위의 두께를 갖는 폴리실리콘막은 절연막(9)상에 피착된다. 다음으로, 폴리실리콘막은 도 6d에 도시된 바와 같이, 포토리소그라피와 건식 에칭에 의해 상부 전극(12)으로 패터닝된다.
다음으로, 제1 실시예와 유사하게 층간 절연막(13)의 피착, 복수개의 콘택 홀(14)의 형성, 및 제1 패드 전극(15a), 제2 패드 전극(15d) 및 배선층(15c)의 형성이 수행된다.
따라서, 제2 실시예에 따른 반도체 장치가 완성된다.
제2 실시예에서, 실리사이드층(8), 절연막(9) 및 상부 전극(12)이 캐패시터를 형성한다.
도 7은 도 6e에 도시된 단계로부터의 결과물의 평면도이다. 도 6e는 도 7의 라인 6E-6E를 따라 절단한 단면도이다.
이렇게 제조된 반도체 장치의 등가 회로도는 도 4에 도시된 회로와 동일하다.
도 8은 제2 실시예에 따른 반도체 장치와 등가 회로간의 위치적인 관계를 도시한 도면이다.
도 8을 참조하면, 실리사이드층(8), 절연막(9) 및 상부 전극(12)으로 정의된 캐패시티를 갖는 캐패시터 C1와, 배선층(19)의 인덕턴스 Lb가 서로 결합되어 공진 회로를 정의한다. 캐패시터 C1의 캐패시티는 캐패시티가 집적 회로(20)의 동작 주파수 F에서 인덕턴스 Lb와 공진되도록 결정된다. 즉, 캐패시터 C1의 캐패시티는 전술된 수학식 1이 성립하도록 결정된다.
제2 실시예에 따라, 인덕턴스 Lb와 캐패시티 C1는 집적 회로(20)의 동작 주파수 F에서의 공진에 의해 서로 단락된다. 따라서, 고주파 전류는 실리콘 기판(1)의 저항 Rp를 통하여 흐르지 않는다. 따라서, 저항 Rp는 잡음을 생성하지 않는다.
제2 실시예는 제1 실시예에서 구해진 것과 같은 이점은 물론 제조 단계들의 개수가 제1 실시예에 비해 감소될 수 있다는 이점을 제공하는데, 이는 캐패시터 C1의 하부 전극(8a)으로서 실리사이드층(8)이 사용되기 때문이다.
[제3 실시예]
후술된 제3 실시예에서, 본 발명은 n채널 MOSFET로 구성된 증폭기에 적용된다.
도 9a 내지 도 9e는 제3 실시예에 따른 증폭기를 제조하는 방법의 각 단계들을 나타낸다. 도 2a 내지 도 2e에 도시된 것에 대응하는 부분 또는 소자들에는 동일 참조 번호가 제공되었다.
제3 실시예에서, 인덕터 배선(15b)은 제1 패드 전극(15a), 제2 패드 전극(15d) 및 배선층(15c)와 함께 층간 절연막(13)상에 형성된다. 제3 실시예에서 수행된 단계들은 인덕터 배선(15b)의 형성을 제외하고 제2 실시예에서 수행된 단계들과 동일하다.
인덕터 배선(15b)은 실리사이드 층(8) 상부에 놓여지지만 실리콘 기판(1)으로부터 이격되도록 상부 전극(12)의 상부에는 형성되지 않음으로써 실리콘 기판(1)에 대한 캐패시티가 감소된다.
도 11에 도시된 바와 같이, 인덕터 배선(15b) 하부에 놓여진 실리사이드층(8b)은 4개의 컷 아웃(cut-out)(16)으로 형성된다. 컷-아웃(16)은 산화물로 채워진다. 따라서, 컷 아웃(16)은 산화막(2)과 같이 작용한다. 산화물로 채워진 컷 아웃(16)은 전술된 컷 아웃(16) 상에 놓여진 인덕터 배선(15b)이 에디 전류(eddy current)를 발생하는 것을 방지한다.
도 10은 도 9e에 도시된 단계로부터의 결과물의 평면도이다. 도 9e는 도 10의 라인 9e-9e를 따라 절단한 단면도이다.
도 12a는 전술된 바와 같이 제조된 반도체 장치의 등가 회로도이고, 도 12b는 제3 실시예에 따른 반도체 장치와 등가 회로간의 위치적인 관계를 도시한 도면이다.
도 12a에 도시된 바와 같이, 제3 실시예에 따른 반도체 장치는 신호가 입력되는 게이트, 소스 전압 Vcc에 전기적으로 접속된 소스 및 후술된 공진 회로에 전기 접속된 드레인을 포함하는 트랜지스터(20), 트랜지스터(20)의 게이트에 전기적으로 접속된, 제1 패드 전극(15a)의 기생 캐패시터 Cp, 일측 끝단은 캐패시터 Cp에 전기적으로 직렬 접속되고 타단은 접지된 저항 Rp, 실리사이드층(8), 절연막(9) 및 상부 전극(12)으로 정의된 캐패시티를 가지며, 캐패시터 Cp와는 직렬로 전기 접속되고 저항 Rp와는 병렬로 접속되는 캐패시터 C1, 일측 끝단이 캐패시터 C1에 직렬로 전기 접속되고 타단이 접지된 본딩 와이어의 인덕턴스 Lb, 및 캐패시터 C1와 병렬로 전기 접속된 인덕터 배선(15b)로 이루어진 회로와 등가이다.
도 12에 도시된 회로에서, 캐패시터 C1과 인덕턴스 Lb과 L1은 서로 결합되어 공진 회로를 정의한다. 인덕턴스 L1과 캐패시터 C1의 캐패시티는 이들이 집적 회로(20)의 동작 주파수 F에서 본딩 와이어의 인덕턴스 Lb와 공진하도록 결정된다.즉, 인덕턴스 L1과 캐패시터 C1의 캐패시티는 다음 수학식 2가 성립하도록 결정된다.
제3 실시예에 따라, 인덕턴스 Lb와 L1 및 캐패시티 C1은 도 12a에 도시된 바와 같이 집적 회로(20)의 동작 주파수 F에서의 공진에 의해 서로 단락된다. 따라서, 고주파 전류는 실리콘 기판(1)의 저항 Rp를 통하여 흐르지 않는다. 그러므로, 저항 Rp는 잡음을 발생시키지 않는다.
발명자는 저항 Rp가 잡음을 발생시키지 않는다는 것을 증명하는 실험을 하였다. 이 실험에서, 동작 주파수 F는 5GHz로 설정되고, 저항 Rp는 150Ω으로 설정되고, 제1 패드 전극(15a)의 기생 캐패시티 Cp는 0.5pF로 설정되고, 인덕턴스 L1은 1nH로 설정되고, 캐패시티 C1은 1.1pF로 설정되며, 본딩 와이어의 인덕턴스 Lb는 5nH 내지 15nH의 범위내에서 변화하도록 설정된다. 이들 조건하에서, 최소 잡음율 NFmin이 측정되었다. 그 결과는 도 13에 라인 A로 나타나 있다. 종래의 반도체 장치의 최소 잡음율 NFmin을 측정한 결과는 도 13에 라인 B로 나타나 있다.
도 13의 관점으로부터 알 수 있는 바와 같이, 최소 잡음율 NFmin은 종래의 반도체 장치, 즉 인덕턴스 L1과 캐패시티 C1을 갖지 않는 반도체 장치에서 인덕턴스 Lb가 증가하는 것과 같이 증가한다. 이에 비해, 제3 실시예에 따른 반도체 장치, 즉 인덕턴스 L1과 캐패시티 C1을 갖는 반도체 장치에서, 인덕턴스 Lb가 10nH와동일하게 됨으로써 전술된 수학식 2가 성립할 때, 최소 잡음율 NFmin은 로칼(local) 최소값과 동일하게 된다.
또한, 최소 잡음율 NFmin의 로칼 최소값은 라인 C로 표시된, 저항 Rp을 갖지 않는 반도체 장치에서 최소 잡음율 NFmin과 일치한다.
또한, 본딩 와이어의 인덕턴스 Lb는 약 5％이내에서 확산한다고 할지라도, 최소 잡음율 NFmin을 1dB과 동일하거나 이보다 작게 할 수 있었다.
전술된 바와 같이, 제3 실시예는 잡음을 감소시킬 수 있게 한다. 또한, 저항 Rp에 의해 어떠한 전력도 소모되지 않기 때문에, 제1 실시예는 전력 소모를 감소시킬 수 있다.
또한, 인덕턴스 Lb와 캐패시터 C1으로 구성된 공진 회로는 DC 전류가 흐를 때 단락되며, 이 공진 회로는 도 12a의 관점에서 알 수 있는 바와 같이, MOSFET와 같은 장치의 접지 단자와 함께 사용될 수 있다.

Claims (33)

  1. (a) 상부에 집적 회로(20)가 형성되는 반도체 기판(1); (b) 상기 반도체 기판(1) 상에 형성된 접지 전극(15d); 및 (c) 상기 접지 전극(15d)이 접지되도록 하며, 제1 인덕턴스(Lb)를 갖는 본딩 와이어(19)를 포함하는 반도체 장치에 있어서,
    (d) 상기 인덕턴스(Lb)와 직렬로 배치된 캐패시터(C1)를 포함하고, 상기 집적 회로(20)의 동작 주파수(F)에서 상기 캐패시터(C1)와 제1 인덕턴스(Lb)를 서로 결합하여 공진 회로를 형성하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, (e) 제2 인덕턴스(L1)를 갖는 인덕터(15b)를 더 포함하며, 상기 인덕터(15b)는 상기 캐패시터(C1)와 병렬로 배치되고,
    상기 캐패시터(C1)와 제1 및 제2 인덕턴스(Lb, L1)가 서로 결합되어 집적 회로(20)의 동작 주파수(F)에서 공진 회로를 형성하는
    것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 캐패시터(C1)는
    (d1) 상기 반도체 기판(1) 상에 또는 그 위에 형성된 하부 전극(8, 10);
    (d2) 상기 하부 전극(8, 10)을 도포한 절연막(9); 및
    (d3) 상기 하부 전극(8, 10) 위의 상기 절연막(9)상에 형성된 상부 전극(12)
    으로 구성된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 하부 전극(8)은 상기 반도체 기판(1) 상에 형성된 저저항층(8)으로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 저저항층(8)은 실리사이드로 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 동작 주파수 F는 다음 수학식
    F = (π/2)×(1/(Lb×C1))1/2로 정의되며,
    여기서, Lb는 상기 본딩 와이어(19)의 인덕턴스를 가리키고, C1은 상기 캐패시터(C1)의 캐패시티를 가리키는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 인덕터(15b)는 상기 반도체 기판(1) 상에 형성된 배선층(15b)으로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 배선층(15b)은 상기 하부 전극(8, 10) 바로 위에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제4항에 있어서, 상기 인덕터(15b)는 상기 저저항층(8) 바로 위에 형성된 배선층(15b)으로 이루어진 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서, 상기 하부 전극(8)내에 형성된 전류 스톱퍼(16)를 더 포함하고, 상기 전류 스톱퍼(16)는 상기 제2 인덕턴스(L1)에 의해 유발되는 와류(eddy current)가 발생되는 것을 방지하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 저저항층(8) 내에 형성된 전류 스톱퍼(16)를 더 포함하고, 상기 전류 스톱퍼(16)는 상기 제2 인덕턴스(L1)에 의해 유발되는 와류가 발생되는 것을 방지하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 전류 스톱퍼(16)는 상기 하부 전극(8)내에 형성된 적어도 하나의 컷 아웃(16)으로 이루어진 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 전류 스톱퍼(16)는 상기 하부 전극(8)내에 형성된 적어도 하나의 컷 아웃(16)으로 이루어진 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 전류 스톱퍼(16)는 4개의 컷 아웃(16)으로 이루어지며, 이들 중 2개는 제1 방향으로 연장되고 나머지 2개는 상기 제1 방향과 수직한 제2 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 4개의 컷 아웃(16) 각각은 상기 저저항층(8)의 4개의 에지 각각으로부터 안쪽으로 연장되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 동작 주파수(F)는 다음 수학식
    F = (π/2)×((Lb + L1)/(C1×Lb×L1))1/2로 정의되며,
    여기서, Lb는 상기 본딩 와이어(19)의 인덕턴스를 가리키고, L1은 상기 인덕터(15b)의 인덕턴스를 가리키며, C1은 상기 캐패시터(C1)의 캐패시티를 가리키는 것을 특징으로 하는 반도체 장치.
  17. 제10항에 있어서, 상기 컷 아웃(16)은 절연체로 채워진 것을 특징으로 하는 반도체 장치.
  18. 제11항에 있어서, 상기 컷 아웃(16)은 절연체로 채워진 것을 특징으로 하는 반도체 장치.
  19. 반도체 장치를 제조하는 방법에 있어서,
    (a) 제1 영역 내의 반도체 기판(1) 상에 집적 회로(20)를 형성하는 단계;
    (b) 제2 영역 내의 상기 반도체 기판(1) 상에 저저항층(8)을 형성하는 단계;
    (c) 상기 저저항층(8)과 상기 반도체 기판(1) 상에 절연층(9)을 형성하는 단계;
    (d) 상기 저저항층(8) 상의 절연층(9) 상에 상부 전극(12)을 형성하는 단계;
    (e) 전단계로부터 생긴 산물을 제2 층간 절연막(13)으로 도포하는 단계;
    (f) 상기 제2 층간 절연막(13)을 관통하는 콘택 홀(14)을 형성하는 단계;
    (g) 상기 콘택 홀(14)을 금속으로 채우는 단계;
    (h) 금속으로 채워진 상기 콘택 홀(14)과 전기적으로 접촉하여 상기 제2 층간 절연막(13) 상에 패드 전극(15d)을 형성하는 단계; 및
    (i) 상기 패드 전극(15d)을 접지시키기 위한 본딩 와이어(19)를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 단계(h)에서, 인덕터 배선층(15b)은 상기 저저항층(8) 상의 제2 층간 절연막(13)상에는 형성되지만, 상기 상부 전극(12) 상에는 형성되지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    (j) 상기 반도체 기판(1) 상에 제1 층간 절연막(9)을 형성하는 단계; 및
    (k) 상기 제1 층간 절연막(9) 상에 하부 전극(10)을 형성하는 단계를 더 포함하고, 상기 단계들 (j)와 (k)는 단계(b)와 단계(c) 사이에 수행되고;
    상기 절연층(11)은 단계(c)에서 상기 하부 전극(10)과 반도체 기판(1) 상에형성되고, 상기 상부 전극(12)은 상기 단계(d)에서 상기 하부 전극(10) 상의 상기 절연층(11) 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 하부 전극(10)은 상기 제1 및 제2 영역이외의 제3 영역내의 상기 반도체 기판(1)상에 단계(k)에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제19항 또는 제21항에 있어서, 상기 저저항층(8)은 실리사이드로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제19항 또는 제21항에 있어서, 상기 하부 전극(10), 상기 절연막(11) 및 상기 상부 전극(12)은 집적 회로(20)의 동작 주파수 F에서, 본딩 와이어(19)의 인덕턴스 Lb와 공진하는 캐패시티 C1를 정의하도록 설계되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 동작 주파수 F는 다음 수학식
    F = (π/2)×(1/(Lb×C1))1/2로 정의되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제20항에 있어서, 적어도 하나의 컷 아웃(16)을 갖는 상기 저저항층(8)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제20항에 있어서, 4개의 컷 아웃(16)을 갖는 저저항층(8)을 형성하는 단게를 더 포함하되, 상기 4개의 컷 아웃들 중 2개는 제1 방향으로 연장되고 이들 중 2개는 상기 제1 방향과 수직한 제2 방향으로 연장되도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 4개의 컷 아웃(16) 각각은 상기 저저항층(8)의 4개의 에지 각각으로부터 안쪽으로 연장되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제20항에 있어서, 상기 저저항층(8)은 실리사이드로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제20항에 있어서, 상기 저저항층(8), 상기 절연막(9) 및 상기 상부 전극(12)은 캐패시티 C1을 정의하도록 설계되고,
    상기 인덕터의 인덕턴스 L1과 캐패시티 C1은 집적 회로(20)의 동작 주파수 F에서 본딩 와이어(19)의 인덕턴스 Lb와 공진되도록 하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서, 상기 동작 주파수 F는 다음 수학식
    F = (π/2)×((Lb + L1)/(C1×Lb×L1))1/2로 정의되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제26항에 있어서, 상기 컷 아웃(16)을 절연체로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제27항에 있어서, 상기 컷 아웃(16)을 절연체로 채우는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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