JP3594874B2 - 容量素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MIMキャパシタ等の容量素子とその製造方法および容量素子を備えたマイクロ波半導体集積回路装置に関するものである。
【0002】
【従来の技術】
例えば移動体通信用パワーアンプMMIC(Monolithic Microwave Integrated Circuit )のような、モノリシックマイクロ波半導体集積回路装置は、携帯電話等の移動体通信機器に組み込まれて広く用いられているが、近年におけるこの種の機器の急速な普及に伴い、その高性能化・小型化が強く要望されている。MIM(Metal Insulator Metal 、金属−絶縁膜−金属)キャパシタは、従来より、これらマイクロ波半導体集積回路装置の内部整合回路用として用いられている。
【0003】
図5に、一般的なMIMキャパシタの一例を示す。同図(a)は平面概略図、同図(b)は同図(a)のP−P’線矢視断面図である。図中、101は基板、102は第1導体層、103は絶縁膜、104は第2導体層である。102aは下部容量電極、104aは上部容量電極である。102bは下層配線、104bは上層配線である。下部容量電極102aと上部容量電極104aとで誘電体103aを挟むことによって、平行平板型コンデンサすなわちMIMキャパシタ105が構成され、それを基板101上に形成することによりマイクロ波半導体集積回路装置が構成されている。なお、同図(a)では、誘電体103aの図示は省略している。
【0004】
図5(a)において、矢印aまたはbが高周波信号の伝播方向であり、都合により左から右へ(矢印a)あるいは図中右から左へ(矢印b)のいずれかの形態がとられる。
【0005】
Wは、高周波信号の伝播方向に対して垂直な、MIMキャパシタ105の一辺の実効的な長さ(幅)であり、Lは、高周波信号の伝播方向に対して平行な、MIMキャパシタ105の一辺の実効的な長さ(長さ)を表している。そして、MIMキャパシタ105は、上記下層配線102bおよび上層配線104bにより、集積回路装置内の他の回路素子へと接続されている。
【0006】
モノリシックマイクロ波半導体集積回路装置で用いられるMIMキャパシタのさらなる高性能化のために、以下の点が要求されている。すなわち、(1) 高周波の抵抗成分(損失)がより小さいこと(低損失化)、(2) 必要な容量がより小さな面積で得られること(小型化)、(3) 十分な信頼性を有すること(高信頼性化)等が要求されている。
【0007】
まず、(1) の要求を満たすため、下部電極102aおよび上部電極104aの膜厚は、数μm程度と十分に厚くなっている。また、(2) の要求を満たすために、誘電体膜103aは、コンマ数μm(10分の数μm)以下の薄膜となっている。そのため、この誘電体膜103aは、その下の下部容量電極102aの凹凸やケバに対して非常に敏感であり、特にこの誘電体膜103aの側端部分において膜ストレスやピンホール等を生じやすく、(3) の要求に反してカバレッジ不良等により、MIMキャパシタの信頼性が著しく損なわれることとなる。
【0008】
そこで、従来のMIMキャパシタの製造方法では、上記のような誘電体膜103aのカバレッジ不良によるMIMキャパシタの信頼性の劣化を避けるために、特開平5−211287号、特開平5−235263号、特開平7−221266号、特開平8−46140号、特開平10−22457号、特開平10−74899号等の各公報に見られるように、様々な立体構造および製造方法が検討されてきた。
【0009】
例えば、特開平7−221266号公報では、図6に示すように、下部容量電極202aの両側にサイドウォール208を形成することにより、誘電体膜203aを薄膜化することによるカバレッジ不良によるMIMキャパシタの信頼性の劣化を避けている。図中、201は基板、203は絶縁膜、204は第2導体層である。202aは下部容量電極、204aは上部容量電極である。204bは上層配線である。下部容量電極202aと上部容量電極204aとで誘電体203aを挟むことによって、MIMキャパシタ205が構成されている。
【0010】
また、特開平8−46140号公報では、図7に示すように、MIMキャパシタ305は、基板301上に導電性半導体層であるn型層309を形成し、下部容量電極302aと下層配線302bとの接続をn型層309で行う。そして、上部容量電極304aとn型層309とを、絶縁膜303のうちの誘電体膜303aと、誘電体膜303aの下層の絶縁膜310との2層で隔てることにより、耐電圧特性向上を図っている。図7(a)は平面概略図、図7(b)は同図(a)のQ−Q’線矢視断面図である。なお、同図(a)では、誘電体303aおよび絶縁膜310の図示は省略している。
【0011】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法では、低損失化・小型化と高信頼性化とを両立させるために、サイドウォール208やn型層309等のように新たな層を設ける等、層構成を工夫する必要があり、そのため、製造工程が複雑になるという問題点がある。
【0013】
【課題を解決するための手段】
本発明の容量素子の製造方法は、導電性膜により形成された第1電極と、導電性膜により形成された第2電極と、上記第1および第2電極に挟まれた誘電体膜とを備えたマイクロ波半導体装置用の容量素子の製造方法において、第1電極の厚さを第2電極の厚さの10分の1以下とし、この容量素子の比抵抗係数をρrfとし、上記第1電極の厚さをtとし、この容量素子の、負荷を直列に接続したときの電気伝達度が90%以上となる条件における、高周波信号での抵抗成分の範囲の最大値をRrfdとするとき、この容量素子の、信号伝播方向に対して垂直な方向の実効的な幅Wと、信号の伝播方向に対して平行な方向の実効的な長さLとの比を、上記Rrfdに応じた所定の値P(Rrfd)=ρrf/(Rrfd・t)以上とするように、WとLとを設定することを特徴としている。
【0014】
上記の構成により、容量素子の高周波信号での抵抗成分(損失)Rrfを、ある所望の最大の高周波信号での抵抗成分(損失)Rrfd 以下としたい場合に、容量素子の、信号の伝播方向に対して垂直な方向の実効的な幅Wと、信号の伝播方向に対して平行な方向の実効的な長さLとの比を、そのRrfd に応じた所定の値P(Rrfd )以上とすることによって、WとLとを設定する。すなわち、
W/L≧P(Rrfd )=ρrf/(Rrfd ・t)
である。
【0015】
また、その際、負荷Ra を容量素子に直列に接続したときの電力伝達度を、ある所望の最小値としての電力伝達度k以上としたい場合には、容量素子の高周波信号での抵抗成分(損失)Rrfを
Rrf≦Rrfd =(1−k)/k・Ra
で求め、このRrfから、上記WとLとを、
W/L=ρrf/(Rrf・t)(≧P(Rrfd ))
にて設定する。
【0016】
すなわち、負荷Ra を容量素子に直列に接続したときの電力伝達度を、ある所望の最小電力伝達度k以上としたい場合に、容量素子の、信号の伝播方向に対して垂直な方向の実効的な幅Wと、信号の伝播方向に対して平行な方向の実効的な長さLとの比を、そのkに応じた所定の値Q(k)以上とすることによって、WとLとを設定する。すなわち、
W/L≧Q(k)=k/(1−k)・ρrf/t・1/Ra
である。
【0017】
したがって、第1電極を薄くすることにより、誘電体膜を薄くしても膜ストレスやピンホールなどが生じにくく、信頼性が向上する。
【0018】
また、誘電体膜を薄くできるので、容量の式に従い、面積を小さくしても十分な容量が得られるため、小型化することができる。
【0019】
また、この式に従って設定することにより、高周波信号での抵抗成分(損失)Rrfとして十分小さな値を設定することができるので、低損失化することができる。
【0020】
それゆえ、低損失化・小型化と高信頼性化とを両立させるとともに、サイドウォールやn型層等のように新たな層を設ける等のように層構成を工夫する必要がなく、製造工程を簡略化することができる。
【0021】
また、上記の構成に加えて、第1電極の厚さが、第2電極の厚さの10分の1以下になっているようにすることができる。
【0023】
【発明の実施の形態】
本発明の実施の一形態について図1ないし図4に基づいて説明すれば、以下の通りである。
【0024】
図1に、本実施の形態に係るMIMキャパシタ(容量素子)の構造を示す。層構成は、すでに述べた図5と同一である。2は第1導体層、4は第2導体層である。2aは下部容量電極(第1電極)、4aは上部容量電極(第2電極)である。2bは下層配線、4bは上層配線である。下部容量電極2aと上部容量電極4aとで図5(b)同様の図示しない誘電体を挟むことによって、平行平板型コンデンサとしてのMIMキャパシタ5が構成されている。なお、図5(a)同様、上記誘電体の図示は省略している。このMIMキャパシタ5を、図5同様に、図示しない基板上に上記第1導体層2が載置されるように形成することにより、マイクロ波半導体集積回路装置が構成されている。図中、矢印aまたはbが高周波信号の伝播方向であり、都合により図中下から上へ(矢印a)あるいは図中下から上へ(矢印b)のいずれかの形態がとられる。
【0025】
Wは、高周波信号の伝播方向に対して垂直な、MIMキャパシタ5の一辺の実効的な長さ(幅)であり、Lは、高周波信号の伝播方向に対して平行な、MIMキャパシタ5の一辺の実効的な長さ(長さ)を表している。そして、MIMキャパシタ5は、上記下層配線2bおよび上層配線4bにより、集積回路装置内の他の回路素子へと接続されている。
【0026】
本実施の形態においては、MIMキャパシタは、下部容量電極を従来の約10分の1の厚さ(0.1μm程度)まで薄くしている。
【0027】
また、本実施の形態においては、下部容量電極2aの厚さが、上部容量電極4aの厚さの10分の1以下になっている。特に、ここでは、上部容量電極4aの厚さは数μm程度であり、下部容量電極2aの厚さは0.1μm程度またはそれ以下となっている。
【0028】
したがって、下部容量電極表面のケバや凹凸を極力抑えることができ、そのため、誘電体膜を薄くしても膜ストレスやピンホールなどが生じにくく、信頼性が向上する。一般に、下部容量電極の膜厚減少に対してMIMキャパシタの不良発生率は指数関数的に減少する。そのため、本実施の形態においては、MIMキャパシタの不良発生率を低く抑え、信頼性を著しく向上させることができる。
【0029】
その一方で、電極が薄くなるためそのままではMIMキャパシタの配線抵抗すなわち抵抗成分(損失)が大きくなってしまい、そのようなMIMキャパシタに接続される負荷によっては、MIMキャパシタを有するマイクロ波半導体集積回路装置の性能を著しく劣化させてしまうことになる。
【0030】
これに対し、本実施の形態においては、後述するように、MIMキャパシタの形状に着目し、それを最適化することで、低損失化を図っている。
【0031】
つまり、本実施の形態においては、下部容量電極を極力薄くすることでMIMキャパシタの信頼性向上を図り、形状を最適化することでMIMキャパシタの損失を低減しており、このような良好なMIMキャパシタの作成を容易に実現することが可能である。このように、本実施の形態においては、従来とは全く異なる発想で、高信頼性・低損失のMIMキャパシタを容易に作成することができ、MIMキャパシタを有するマイクロ波半導体集積回路装置の高性能化と高信頼性との両立が可能となる。
【0032】
また、上述のように、下部容量電極を薄くすることにより、誘電体膜を薄くしても膜ストレスやピンホールなどが生じにくく、信頼性が向上するとともに、誘電体膜を薄くできるので、後述の式(3)に示す容量の式に従い、面積を小さくしても十分な容量が得られ、MIMキャパシタ、ひいてはマイクロ波半導体集積回路装置を小型化することができる。
【0033】
次に、上述したように、本実施の形態においては、MIMキャパシタの形状に着目し、それを最適化することで、低損失化を図っている。それについて図2ないし図4を用いて説明する。
【0034】
よく知られているように、幅W、長さL、厚さt、比抵抗ρの導体の直流抵抗Rは、
R=ρ・L/(W・t)
であるが、高周波信号での抵抗成分(損失)Rrfについても、Sパラメータ(高周波回路におけるS−マトリクスの反射係数および透過係数)等の測定実験結果より同様に算出され、実験式として、
Rrf=ρrf・L/(W・t) (1)
と近似できる。ここで、Sパラメータを公知の所定の方法により測定し、そこから公知の変換式によりyパラメータ(y11、y12、y21、y22)を求める。容量をC、周波数をf、虚数単位をjとすると、
1/y11=Rrf+1/(j・2πf・C)
となり、Rrfは(1/y11)の実数部として求められる。そして、この式(1)において、ρrfはMIMキャパシタの高周波信号での比抵抗に相当する係数(比抵抗係数)であり、W、Lはそれぞれ、高周波信号の伝播方向に対して垂直、および平行な方向の、MIMキャパシタ5の2辺の実効的な長さである。また、tは、MIMキャパシタ5の容量電極の実効的な厚さである。本実施の形態においては、上部容量電極4aは数μmと十分厚いので抵抗は低く、一方、下部容量電極2aは薄いため、こちらの抵抗成分が主となる。そのため、実質的には、tは、下部容量電極2aの厚さで近似してもよい。t=0.1〜1μmにおいて、実験によりρrf=0.01125Ω・μmの値が得られている。
【0035】
このMIMキャパシタ5に、抵抗成分がRa なる負荷が直列に接続されたとき、このMIMキャパシタ5における電力伝達度(電力伝達率)kは、
k=Ra /(Ra +Rrf)=1/(1+Rrf/Ra ) (2)
となる。すなわち、電力伝達度kは、MIMキャパシタ5の高周波信号での抵抗成分(損失)Rrfに依存している。
【0036】
さらに、この式(2)を変形すると、
Rrf=(1−k)/k・Ra
となる。
【0037】
図2に、本実施の形態にかかるMIMキャパシタ5における、下部容量電極2aの厚さtが0.1μm、上部容量電極4aと下部容量電極2aとの間の誘電体膜の膜厚(dとする)が0.1μm、MIMキャパシタ5の容量値Cが7.5pFの場合において、MIMキャパシタ5の実効的な面積(Sとする)を一定としたときの、上記式(1)より導かれる、MIMキャパシタ5の高周波信号での抵抗成分Rrfの、W/Lへの依存性を示す。また、その拡大図を図3に示す。
【0038】
また、図4に、上記式(2)より導かれる、このMIMキャパシタ5における電力伝達度kの、MIMキャパシタ5の高周波信号での抵抗成分(損失)Rrfと負荷の抵抗成分Ra との比(Rrf/Ra )の依存性を示す。
【0039】
電力伝達度kは高い値をとることが望ましいが、通常は90%以上が望ましい。図4において、k≧0.9を得るためには、上記比Rrf/Ra が1/9(≒0.11)以下にならなければならない。
【0040】
例えば、このMIMキャパシタ5に直列に接続されている負荷が抵抗成分Ra =2Ωを持つ場合、比Rrf/Ra が0.11より小さくなるためには、このMIMキャパシタ5の高周波信号での抵抗成分Rrfは、0.22Ωより小さくならなければならない。そのためには、図2および図3より、このMIMキャパシタ5の形状すなわちW/Lは、0.52より大きくならなければならない。
【0041】
上記の条件を満たす限り、自由にこのMIMキャパシタ5を設計可能である。例えば、所望する容量値が7.5pFのとき、図1に示したMIMキャパシタ5において、Lは146μm、Wは90μmと設定すれば、W/Lは0.62となり、上述の条件を満足している。このときの高周波信号での抵抗成分(損失)は、図3より0.18Ωである。このMIMキャパシタ5に、例えば抵抗成分Ra =2Ωなる負荷が直列に接続されたとき、電力伝達度kは、式(2)により約92%となり、所望の値を得ることができることが分かる。
【0042】
なお、ここでは一例のみを示したが、本発明は、高周波信号での抵抗成分(損失)を考慮したMIMキャパシタの形状のパターン化を特徴としており、求められる具体的な性能やチップサイズ、レイアウト上の制約によって最適解は異なるのであり、最適解は、このような具体的な制約をその都度考慮して、図2ないし図4を用いて上述したようなシミュレーション等を用いた検討に基づいて決定すればよい。
【0043】
以上説明したように、本発明の手法を用いれば、下部容量電極の厚さを極力薄くできるため、下部容量電極によるケバや凹凸の影響がなくなり、また、端部での段差も低減されるため、誘電体膜の信頼性が向上し、したがって、MIMキャパシタを有するマイクロ波半導体集積回路装置の信頼性が高まることになる。
【0044】
さらに、本発明は、基板上に形成した下部容量電極−誘電体膜−上部容量電極という最も簡単な平板形の容量素子(キャパシタ)で説明したが、特にこの形状には限定されない。すなわち、まず、ここでは矩形の容量素子を用いて説明したが、これは説明しやすいためであり、矩形に限定されるものではない。また、例えば、下部容量電極の厚さは薄いもの(抵抗が高いもの)でよいため、今後高密度化、高集積化が進み、微細プロセスになり膜厚が薄くなった場合も、この手法は有効である。また、本発明の手法は、拡散層形成やイオン打ち込みにより、下部容量電極やその他の膜を含んで基板内に埋め込んだ構造にも適用できる。また、基板上もしくは基板内に縦型に容量素子を形成した構造でもよい。また、上記各層は単層ではなく多層により形成されていてもよい。また、図2に示されているように、W/Lが大きいほど低損失となるため、特にLの値はプロセスルールやレイアウトが許す限り、狭くするのが望ましい。
【0045】
さらに、下部容量電極(下層電極)の薄膜化による効果について述べる。
【0046】
下部容量電極は、従来では、電極の抵抗を下げるため、数μm程度の膜厚がある。この電極膜は、真空蒸着等により金属膜を積層して形成するが、膜厚が薄いほど、形成に要する時間が短くなり、その分、ダスト等によるケバの発生や凹凸の発生を少なくすることができる。
【0047】
また、下部容量電極の膜厚が大きいほど、下部容量電極金属膜の端部に形成される金属の盛り上がりが発生しやすい傾向がある。このため、下部容量電極の薄膜化により、ケバの発生や凹凸の発生が抑制され、上記ケバや凹凸部を起点として発生する誘電体膜厚異常によるキャパシタショート等が低減でき、容量素子の信頼性を向上させることができる。
【0048】
さらに、下部容量電極を薄膜化することにより、このような下部容量電極の直上に形成する誘電体膜を、従来よりも安定して薄く形成することができる。そのため、実効キャパシタ容量を大きくすることができる。よって、下記の容量の式(3)
C=ε・S/d (3)
において、Cを一定としたとき、dを小さくすることができるので、Sを小さくでき、その分、容量素子を小型化できる。ここで、Cはキャパシタ容量、dは誘電体膜厚、Sは実効キャパシタ面積、εは誘電体膜の誘電率である。
【0049】
なお、本発明に係る容量素子は、基板に接した導電性膜により形成された第1の電極とこれに接続された第1の配線層と、導電性膜により形成された第2の電極とこれに接続された第2の配線層と、これらの電極に挟まれた誘電体膜とにより構成され、かつ、上記第1の配線層と第2の配線層との配線方向が略同一である容量素子において、上記容量素子の所望の容量値は上記第1の電極と第2の電極とが重なっている面積で設定し、上記容量素子による所望の損失Rrfは、信号伝播方向に対する垂直方向の実効的な幅Wと、信号伝播方向に対する平行または水平方向の実効的な長さLとの比により、上記容量素子の形状を設定するように構成してもよい。
【0050】
また、本発明に係る容量素子の製造方法は、基板に接した導電性膜により形成された第1の電極とこれに接続された第1の配線層と、導電性膜により形成された第2の電極とこれに接続された第2の配線層と、これらの電極に挟まれた誘電体膜とにより構成され、かつ、上記第1の配線層と第2の配線層との配線方向が略同一である容量素子の形成方法において、上記容量素子の所望の容量値は上記第1の電極と第2の電極とが重なっている面積で設定し、上記容量素子による所望の損失Rrfは、信号伝播方向に対する垂直方向の実効的な幅Wと、信号伝播方向に対する平行または水平方向の実効的な長さLとの比により、上記容量素子の形状を設定するように構成してもよい。
【0051】
また、本発明に係る容量素子は、上記構成において、上記容量素子の比抵抗係数がρrfであり、上記第1の電極の厚さがtであるとし、この容量素子に、実効的な抵抗値Ra を持つ負荷が直列に接続され、所望の電力伝達度をkとしたとき、上記損失Rrfを、
Rrf≦(1−k)/k・Ra
で設定し、このRrf値から、上記WとLとの比を、
W/L=ρrf/(Rrf・t)
により設定するように構成してもよい。
【0052】
また、本発明に係る容量素子は、上記構成において、上記第1の電極の厚さが、上記第2の電極の厚さの10分の1以下であるように構成してもよい。
【0053】
また、本発明に係るマイクロ波半導体集積回路装置は、上記構成の容量素子を内蔵するように構成してもよい。
【0055】
【発明の効果】
本発明の容量素子の製造方法は、第1電極の厚さを第2電極の厚さの10分の1以下とし、この容量素子の比抵抗係数をρrfとし、上記第1電極の厚さをtとし、この容量素子の、負荷を直列に接続したときの電気伝達度が90%以上となる条件における、高周波信号での抵抗成分の範囲の最大値をRrfdとするとき、この容量素子の、信号伝播方向に対して垂直な方向の実効的な幅Wと、信号の伝播方向に対して平行な方向の実効的な長さLとの比を、上記Rrfdに応じた所定の値P(Rrfd)=ρrf/(Rrfd・t)以上とするように、WとLとを設定する方法である。
【0057】
これにより、第1電極を薄くすることにより、誘電体膜を薄くしても膜ストレスやピンホールなどが生じにくく、また、面積を小さくしても十分な容量が得られ、さらに、高周波信号での抵抗成分として十分小さな値を設定することができるので、低損失化することができる。それゆえ、低損失化・小型化と高信頼性化とを両立させるとともに、製造工程を簡略化することができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明に係るMIMキャパシタの一構成例を示す平面図である。
【図2】MIMキャパシタの高周波の抵抗成分の形状依存性を示すグラフである。
【図3】MIMキャパシタの高周波の抵抗成分の形状依存性を示すグラフである。
【図4】MIMキャパシタの電力伝達度の、MIMキャパシタの高周波の抵抗成分と負荷の抵抗成分との比への依存性を示すグラフである。
【図5】従来のMIMキャパシタの一構成例を示すものであり、(a)は平面図、(b)はP−P’線矢視断面図である。
【図6】従来のMIMキャパシタの一構成例を示す断面図である。
【図7】従来のMIMキャパシタの一構成例を示すものであり、(a)は平面図、(b)はQ−Q’線矢視断面図である。
【符号の説明】
2 第1導体層
2a 下部容量電極(第1電極)
2b 下層配線
4 第2導体層
4a 上部容量電極(第2電極)
4b 上層配線
5 MIMキャパシタ(容量素子)
Claims (1)
- 導電性膜により形成された第1電極と、導電性膜により形成された第2電極と、上記第1および第2電極に挟まれた誘電体膜とを備えたマイクロ波半導体装置用の容量素子の製造方法において、
第1電極の厚さを第2電極の厚さの10分の1以下とし、
この容量素子の比抵抗係数をρrfとし、上記第1電極の厚さをtとし、この容量素子の、負荷を直列に接続したときの電気伝達度が90%以上となる条件における、高周波信号での抵抗成分の範囲の最大値をRrfdとするとき、
この容量素子の、信号伝播方向に対して垂直な方向の実効的な幅Wと、信号の伝播方向に対して平行な方向の実効的な長さLとの比を、上記Rrfdに応じた所定の値P(Rrfd)=ρrf/(Rrfd・t)以上とするように、WとLとを設定することを特徴とする容量素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000151650A JP3594874B2 (ja) | 2000-05-23 | 2000-05-23 | 容量素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000151650A JP3594874B2 (ja) | 2000-05-23 | 2000-05-23 | 容量素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001332690A JP2001332690A (ja) | 2001-11-30 |
JP3594874B2 true JP3594874B2 (ja) | 2004-12-02 |
Family
ID=18657173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000151650A Expired - Fee Related JP3594874B2 (ja) | 2000-05-23 | 2000-05-23 | 容量素子の製造方法 |
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---|---|
JP (1) | JP3594874B2 (ja) |
-
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---|---|
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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