JP4355128B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、携帯電話、携帯用情報端末器などの数百ＭＨｚから数十ＧＨｚの周波数帯に用いられる半導体装置およびその製造方法に関し、特にバイポーラデバイス、ＭＯＳデバイス等の能動素子にインダクタ素子等の受動素子を搭載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、インダクタやコンデンサ等の受動素子は、能動素子と電子回路基板に実装されて電子回路装置を形成していた。しかし、電子回路装置、特に携帯電話や携帯用情報端末器に対する小型化、薄型化、軽量化の要求は強くなる一方であり、これに応えるために、電子回路装置の高度の小型化・集積化の研究・開発が進められている。上記実装密度向上のための手法の１つとして、ＭＭＩＣ（モノリシックマイクロ波集積化回路）の開発が進められている。ＭＭＩＣは、半導体基板にトランジスタなどの能動素子に加えて抵抗やインダクタ素子などの受動素子を半導体プロセスで一体的に形成した高周波帯集積回路である。
【０００３】
図１は、従来のインダクタ素子を形成したＣＭＯＳデバイスの斜視図である。図１を参照するに、ＣＭＯＳデバイス１００は、半導体基板１０１上に形成されたＭＯＳトランジスタ１０２および素子分離領域１０３と、基板上に形成されＭＯＳトランジスタ１０２に接続された配線構造１０４と、配線構造上にスパイラル状に形成されたインダクタ素子１０５などから構成されている。
【０００４】
このようにＣＭＯＳデバイス上にインダクタ素子を形成すると、インダクタ素子を外付けするより極めて小型化可能となり携帯電話等に好適である。
【０００５】
【発明が解決しようとする課題】
ところで、インダクタ素子はＱ値（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）が高いほど性能が良いことが知られている。例えばＣＭＯＳデバイス１００にインダクタ素子１０５を設けると、インダクタ素子１０５と半導体基板１０１との電磁的および容量性結合などによりインダクタ素子のＱ値が低下する。例えば、図２に模式的に示すように、半導体基板１０１の抵抗が低い場合は、インダクタ素子１０５により発生した磁界変化により、半導体基板１０１には渦電流が誘起される。この渦電流はインダクタ素子の磁界変化を妨げる方向に流れるのでＱ値を低下させてしまう。
【０００６】
これに対して、基板抵抗を増大させることによりインダクタ素子のQ値を向上する手法がある。図３は、Ｑ値と基板抵抗との関係を示した図である。
【０００７】
図３を参照するに、基板抵抗を大きくするほどＱ値が向上していることが分かる。
【０００８】
しかしながら、例えばＣＭＯＳの製造工程においては、半導体基板に不純物元素を注入拡散させてウェル領域などの不純物拡散領域を形成しているため、この領域では電気抵抗は減少し渦電流が誘起され易くなる。以下、ＣＭＯＳデバイスの製造工程を例に説明する。
【０００９】
図４（Ａ）〜（Ｃ）は、ＣＭＯＳデバイスの製造工程を示した図である。
【００１０】
図４（Ａ）の工程では、例えば基板抵抗１ｋΩ・ｃｍのシリコン基板１１１にＳＴＩ工程により、シリコン酸化膜を埋め込み、深さ３００ｎｍの素子分離領域１１２を形成し、素子領域１１３Ａ，１１３Ｂが画成される。
【００１１】
図４（Ａ）の工程において、さらにレジストプロセスにより一方の素子領域１１３Ｂをレジストで覆い、他方の素子領域１１３Ａにイオン注入法によりＢ＋のｐ型ドーパントイオンを３００ｋｅＶに加速して１×１０１３ｃｍ−２の密度で打ち込んでｐウェル領域を形成する。次に、レジストを剥離し、上記のレジストプロセスで使用したマスクの反転したものを使用して、ｐウェル領域１１４の素子領域１１３Ａ等をレジストでマスクして、同様にして、Ｐ＋のｎ型ドーパントイオンを打ち込んでｎウェル領域１１５を形成する。ここでマスクされていなかった素子分離領域１１２Ｃの下側にも不純物拡散領域１１６が形成される。
【００１２】
次に図４（Ｂ）の工程において、素子領域に厚さ２ｎｍのゲート酸化膜１１７を形成し、その上に厚さ１８０ｎｍのポリシリコン膜を堆積し、レジストプロセスによりゲート電極１１８を形成する。
【００１３】
図４（Ｂ）の工程において、さらに厚さ１００ｎｍのシリコン酸化膜を形成し、ＲＩＥ（反応性イオンエッチング）によりエッチバックしてサイドウォール膜１１９を形成する。次にウェル領域と同様にドーパントイオンを注入してソースおよびドレイン領域１２０を形成する。
【００１４】
次に図４（Ｃ）の工程において、層間絶縁膜１２１およびプラグ１２２、配線層１２３等を形成する。ＣＭＰ（化学的機械研磨）法により研磨して平坦化し、多層配線構造を形成する。
【００１５】
図４（Ｃ）の工程において、さらに、多層配線構造上にスパッタ法により厚さ１５０ｎｍのＡｌなどの金属膜を形成し、フォトリソグラフィ法とドライエッチングにより例えば螺旋状のインダクタ素子１２４を形成する。以上により、表層にインダクタ素子を有するＣＭＯＳデバイスが形成される。
【００１６】
図４（Ａ）において説明した、Ｂ＋のドーパントイオンを打ち込む際、インダクタ素子１２４の直下の素子分離領域１１２Ｃがレジストによりマスクされていないので、その素子分離領域１１２Ｃの下側にも不純物拡散領域１１６が形成されてしまう。このように不純物が拡散された領域は、高抵抗である半導体基板１１１に導電性を付与してしまうので、インダクタ素子１２４により発生した交流磁界により素子分離領域１１２Ｃの下側に渦電流が誘起され、渦電流が磁界変化を妨げる方向に流れ、Ｑ値の劣化を生じさせてしまうという問題がある。
【００１７】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、インダクタ素子の磁界による渦電流の誘起を抑制または防止し、インダクタ素子の特性劣化を防止可能な半導体装置およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板に形成された素子領域と、前記素子領域に形成された不純物拡散領域と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、前記高抵抗領域は、不純物拡散領域の下端より深い位置で形成されている半導体装置が提供される。
【００１９】
本発明によれば、インダクタ素子の下側の半導体基板に高抵抗領域を形成することにより、高抵抗領域ではインダクタ素子の磁界による渦電流は誘起されない。さらに、高抵抗領域は不純物拡散領域の下端より深く形成されているので、高抵抗領域の下側の半導体基板には不純物拡散領域は形成されておらず、不純物拡散領域より抵抗値が高くなっている。したがって、高抵抗領域の下側においても渦電流が誘起され難くなっている。よって、渦電流が誘起されることによるインダクタ素子の特性劣化を防止することができる。
【００２０】
本発明の他の観点によれば、所定の基板抵抗を有する半導体基板と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、前記高抵抗領域は、前記半導体基板中の前記基板抵抗を有する領域にまで達するように形成されている半導体装置が提供される。
【００２１】
本発明によれば、インダクタ素子の直下に形成されている高抵抗領域は、半導体基板中の基板抵抗を有する領域まで形成されている。すなわち、高抵抗領域の下側の半導体基板には不純物拡散領域は形成されていない。したがって、不純物領域より抵抗の高い半導体基板では、インダクタ素子の磁界による渦電流が誘起され難くなっている。よって、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。
【００２２】
また、前記高抵抗領域は溝を充填している構成とすることができる。溝は複数であってもよい。渦電流を分断することができる。また、前記高抵抗領域は多孔質層が形成されている構成とすることができる。多孔質の材料は複雑な形状の空間を構成しているため、渦電流がその材料中に閉回路を形成し難く、渦電流の誘起を抑制できる。
【００２３】
本発明のその他の観点によれば、半導体基板中に、不純物元素を含み所定の電気抵抗値を有する素子領域と、前記素子領域に形成された不純物拡散領域と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成され、素子領域の電気抵抗値よりも高い電気抵抗値を有し、インダクタ素子から発生する磁界による渦電流を抑制する高抵抗領域とを備え、前記不純物拡散領域は前記インダクタ素子の下側で高抵抗領域により分離され、前記半導体基板の裏面に、インダクタ素子に対応する位置に凹部が形成されてなる半導体装置が提供される。
【００２４】
本発明によれば、インダクタ素子に対応する半導体基板の裏面に凹部が形成されている。渦電流が誘起される半導体基板の体積が減少し、渦電流が抑制される。よって、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。また、前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていてもよい。
【００２５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
（第１の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域が不純物拡散領域より深く形成されているＣＭＯＳデバイスの例である。
【００２６】
図５は、本発明の第１の実施の形態のＣＭＯＳデバイスを示す斜視図である。図６は、本発明の第１の実施の形態のＣＭＯＳデバイスを示す断面図である。
【００２７】
図５および図６を参照するに、本実施の形態のＣＭＯＳデバイス１０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域２０は、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂのウェル領域２１Ａ，２１Ｂより深く形成されている。以下、本実施の形態のＣＭＯＳデバイス１０について詳述する。
【００２８】
半導体基板１１は、例えば基板抵抗が１０Ω・ｃｍから１ｋΩ・ｃｍのシリコンから構成されている。インダクタ素子１９の磁界により誘起される渦電流を抑制する観点から、基板抵抗は１０Ω・ｃｍより高い方が好ましい。
【００２９】
ｐチャネルＭＯＳトランジスタ１４Ａは、半導体基板１１にｎ型ドーパントイオンが拡散されたｎウェル領域２１Ａと、ｐ型ドーパントイオンが拡散されたソース／ドレイン領域２２Ａ，２２Ｂと、半導体基板１１表面には厚さ２ｎｍのシリコン酸化膜よりなるゲート絶縁膜２３と、厚さ１８０ｎｍのポリシリコン膜よりなるゲート電極２４と、側壁絶縁膜２５などにより構成されている。ｎウェル領域２１Ａには、イオン注入法によりｎ型ドーパントイオン、例えばＰ＋が１×１０１３ｃｍ−２の密度で６００ｋｅＶに加速されて注入されている。ｎウェル領域２１Ａの深さは、例えば、半導体基板１１表面から１０００ｎｍ程度である一方、ｎチャネルＭＯＳトランジスタ１４Ｂは、ｐチャネルＭＯＳトランジスタと反対導電型のドーパントイオンが拡散されたｐウェル領域２１Ｂと、ｎ型ドーパントイオンが拡散されたソース／ドレイン領域２２Ｃ，２２Ｄと、半導体基板１１表面には厚さ２ｎｍのシリコン酸化膜よりなるゲート絶縁膜２３と、厚さ１８０ｎｍのポリシリコン膜よりなるゲート電極２４と、側壁絶縁膜２５などにより構成されている。具体的には、ｐウェル領域２１Ｂは、イオン注入法によりｐ型ドーパントイオン、例えばＢ＋が１×１０１３ｃｍ−２の密度で３００ｋｅＶに加速されて注入されている。ｐウェル領域の深さは、例えば、半導体基板１１表面から１０００ｎｍ程度である。また、ｎウェルおよびｐウェル領域２１Ａ，２１Ｂの比抵抗は、不純物元素が拡散されているので、数十Ω・ｃｍになっており、半導体基板１１より低くなっている。
【００３０】
配線構造は、ＭＯＳトランジスタと配線を接続するＷなどからなるプラグ１６と、厚さ１５０ｎｍ程度のＡｌなどの金属からなる配線層１７と、厚さ３００ｎｍのシリコン酸化膜よりなる層間絶縁膜１８などから構成されている。
【００３１】
インダクタ素子１９は、例えば配線構造の上に螺旋状に形成され、インダクタ素子１９の両端はプラグ１６によって配線層１７と接続される。インダクタ素子１９は、１５０ｎｍのＡｌなどの金属膜から構成されている。具体的には、大きさは４００００μｍ２から２５００００μｍ２、厚さは１３５ｎｍから１６５ｎｍである。なお、螺旋状のインダクタ素子１９であるスパイラルインダクタ以外には、メアンダインダクタなども用いることができる。
【００３２】
このインダクタ素子１９の直下の半導体基板１１には、高抵抗領域２０が形成されている。高抵抗領域は２０、後述する工程により、半導体基板１１に形成されたトレンチに、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜などの絶縁性材料が埋め込まれた構成となっている。
【００３３】
さらに、この高抵抗領域２０は、素子分離領域１２より深く形成され、ｐウェルおよびｎウェル領域２１Ｂ，２１Ａの下端より深く形成される。高抵抗領域２０の深さは、例えば、半導体基板１１表面から１２００ｎｍ〜１５００ｎｍに設定される。すなわち、高抵抗領域２０の下側には、不純物拡散領域は形成されていない。したがって、この高抵抗領域２０の下側の電気抵抗は基板抵抗と同等になっており、つまりｐウェルおよびｎウェル領域２１Ｂ，２１Ａの電気抵抗より高くなっている。
【００３４】
このような構成により、インダクタ素子１９に電流が流れ発生した磁束が、半導体基板１１に鎖交しても、高抵抗領域２０は絶縁体であるので渦電流の誘起が防止される。さらに高抵抗領域２０の下側は不純物が拡散されていない半導体基板１１により形成されているので、高い基板抵抗により渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００３５】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００３６】
図７（Ａ）〜（Ｄ）および図８（Ｅ）、（Ｆ）は、第１の実施の形態のＣＭＯＳデバイス１０の製造工程を示した図である。
【００３７】
図７（Ａ）を参照するに、例えば、基板抵抗１ｋΩ・ｃｍの半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、図５および図６に示すインダクタ素子１９の直下の半導体基板１１に、例えば深さ１０００ｎｍのトレンチ１１−１を形成する。具体的には、このトレンチ１１−１の深さは、次の工程でさらに研削する深さとの合計値が、後述するｎウェルおよびｐウェル領域２１Ａ，２１Ｂの深さより大きくなるように選択される。
【００３８】
次に図７（Ｂ）の工程において、さらにフォトリソグラフィ法およびドライエッチングにより、先に形成したトレンチ１１−１の領域を含んだ、より広い領域に、例えば深さ３００ｎｍのトレンチ１１−３を形成する。また同時にＭＯＳトランジスタの素子分離のためのトレンチ１１−２Ａ，１１−２Ｂを形成する。この工程により、インダクタ素子の直下の半導体基板１１には深さ１３００ｎｍのトレンチ１１−３が形成される。
【００３９】
図７（Ｂ）の工程では、さらにＣＶＤ（化学気相成長）法などによりシリコン酸化膜を厚さ１６００ｎｍ堆積する。これによりトレンチ１１−２Ａ、１１−２Ｂ、１１−３がシリコン酸化膜により埋め込まれる。
【００４０】
図７（Ｂ）の工程では、さらにＣＭＰ法によりシリコン酸化膜を研磨して、半導体基板１１が露出するまで研磨する。以上により、高抵抗領域２０および素子分離領域１２を形成する。
【００４１】
次に図７（Ｃ）の工程では、レジストプロセスによりｐウェル用マスクを用いてパターニングして、ｎチャネルＭＯＳトランジスタ１４Ｂを形成する素子領域１３Ｂを除く基板表面をレジスト３１で覆う。その素子領域１３Ｂにイオン注入法によりＢ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｐウェル領域２１Ｂを形成する。
【００４２】
具体的には、ｐウェル領域２１Ｂは、イオン注入法によりＢ＋のドーパントイオンが、例えば２８５ｋｅＶから３１５ｋｅＶの範囲に設定して加速され、半導体基板１１表面から７００ｎｍ〜１０００ｎｍの深さまで拡散されて形成される。
【００４３】
次に図７（Ｄ）の工程では、レジスト３１を剥離し、上記のフォトリソグラフィ法で使用したｐウェル用マスクを反転したｎウェル用マスクを使用してパターニングして、ｐウェル領域２１Ｂを形成した素子領域１３Ｂをレジスト３２で覆う。次にイオン注入法により、Ｐ＋を６００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込んでｎウェル領域２１Ａを形成する。
【００４４】
具体的には、ｎウェル領域２１Ａは、イオン注入法によりＰ＋のドーパントイオンが、例えば５７０ｋｅＶ〜６３０ｋｅＶの範囲に設定して加速され、半導体基板１１表面から７００ｎｍ〜１０００ｎｍの深さまで拡散されて形成される。
【００４５】
この工程では、Ｐ＋のドーパントイオンを打ち込む際に、インダクタ素子１９の直下の高抵抗領域２０にはレジストによるマスクが形成されていない。したがって、ドーパントイオンは高抵抗領域２０にも打ち込まれてしまう。しかし、高抵抗領域２０は、ドーパントイオンが到達できる深さ、すなわち、ｎウェルおよびｐウェル領域より深く形成されている。したがって、高抵抗領域２０の下側の半導体基板１１に不純物拡散領域が形成されることはない。
【００４６】
図７（Ｄ）の工程では、さらにレジスト３２を剥離後、１０００℃で１０秒のアニール処理で活性化を行う。
【００４７】
次に図８（Ｅ）の工程では、半導体基板１１の表面を熱酸化により厚さ２ｎｍのゲート酸化膜２３を形成し、その上にＣＶＤ法により厚さ１８０ｎｍのポリシリコン膜を形成する。次にフォトリソグラフィ法によりパターニングしてドライエッチングによりゲート電極２４を形成する。
【００４８】
図８（Ｅ）の工程では、さらにレジストプロセスにより一方の素子領域１３Ｂをマスクして、他方の素子領域１３ＡにＢＦ２ ＋のドーパントイオンを１０ｋｅＶに加速して１×１０１４ｃｍ−２の密度でイオン注入法により打ち込みｐ型ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域（図示せず）を形成し、他方の素子領域にＡｓ＋のドーパントイオンを１０ｋｅＶに加速して１×１０１４ｃｍ−２の密度でイオン注入法により打ち込みｎ型ＬＤＤ領域（図示せず）を形成する。
【００４９】
図８（Ｅ）の工程では、さらにＣＶＤ法により厚さ１００ｎｍのシリコン酸化膜を形成し、ＲＩＥによりエッチバックして側壁絶縁膜２５を形成する。次にＬＤＤ領域形成と同様にしてソースおよびドレイン領域２２Ａ〜Ｄを形成する。
【００５０】
図８（Ｅ）の工程では、さらにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃３秒間の熱処理を行い、活性化を行う。
【００５１】
次に図８（Ｆ）の工程では、次にＣＶＤ法により厚さ３００ｎｍのシリコン酸化膜を基板表面に形成する。次にＣＭＰ法などにより平坦化を行い、層間絶縁膜１８Ａを形成する。フォトリソグラフィ法とドライエッチングによりコンタクト窓を開口し、ＣＶＤ法により厚さ３００ｎｍのＷ膜を堆積し、ＣＭＰ法により研磨してコンタクト窓にプラグ１６を形成する。
【００５２】
図８（Ｆ）の工程では、さらにスパッタ法により厚さ１５０ｎｍのＡｌ膜を形成し、フォトリソグラフィ法とドライエッチングにより配線層１７を形成する。次にＣＶＤ法により厚さ３００ｎｍのシリコン酸化膜を形成し、ＣＭＰ法などにより平坦化を行い、層間絶縁膜１８Ｂを形成する。次に配線層１７、プラグ１６などを上述した手法と同様にして形成する。
【００５３】
図８（Ｆ）の工程では、さらに配線構造が形成されたその上にスパッタ法により厚さ１５０ｎｍのＡｌなどの金属膜を形成し、フォトリソグラフィ法とドライエッチングにより螺旋状のインダクタ素子１９を形成する。
【００５４】
以上により、図８（Ｆ）に示す本実施の形態のＣＭＯＳデバイス１０が形成される。
【００５５】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域２０は、不純物拡散領域であるｐウェルおよびｎウェル領域２１の下端より深く形成されている。高抵抗領域２０は絶縁体であるので渦電流の誘起が防止され、高抵抗領域２０の下側では、不純物拡散領域は形成されておらず、高い基板抵抗により渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
（第２の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域の底部に多数の溝による分割パターンを形成したＣＭＯＳデバイスの例である。分割パターンを形成した以外は第１の実施の形態と同様である。
【００５６】
図９は、本発明の第２の実施の形態のＣＭＯＳデバイスを示す断面図である。図９中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５７】
図９を参照するに、本実施の形態のＣＭＯＳデバイス４０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域４１の底部には、複数の溝４１−１が形成されている。
【００５８】
インダクタ素子１９の直下の高抵抗領域４１の底部４１の溝４１−１は、例えば、幅が０．１μｍ〜２００μｍ（好ましくは１．０μｍ〜２．０μｍ）、間隔が０．１μｍ〜５０μｍ（好ましくは０．５μｍ〜１．０μｍ）、深さが例えば半導体基板１１表面から１２００ｎｍ〜１５００ｎｍで形成され、半導体基板１１表面の面内方向の少なくとも一方向に形成されている。高抵抗領域４１およびその溝４１−１には、第１の実施の形態と同様にシリコン酸化膜などの絶縁性材料が埋め込まれている。
【００５９】
また、溝４１−１間の半導体基板１１には、不純物拡散領域４２が形成されている。ｎウェル領域２１Ａを形成する際に、高抵抗領域４１にレジストによるマスクを設けないでｎ型ドーパントイオンを打ち込んでいるため、不純物拡散領域４２が、ｎウェル領域２１Ａとほぼ同じ深さまで形成されたものである。
【００６０】
このような構成により、インダクタ素子に電流が流れ発生した磁束が、半導体基板１１にほぼ垂直に鎖交しても、高抵抗領域４１には第１の実施形態と同様に渦電流は誘起されない。また、高抵抗領域４１の溝４１−１間の不純物拡散領域４２では、基板抵抗より電気抵抗が低くなっているため、渦電流が誘起され易くなっている。しかし、誘起された渦電流は、高抵抗領域の溝４１−１により分断されるので、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００６１】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００６２】
図１０（Ａ）、（Ｂ）は、第２の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。第１の実施の形態において説明した製造工程と重複するものについては説明を省略する。
【００６３】
図１０（Ａ）の工程において、例えば、基板抵抗１ｋΩ・ｃｍの半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、例えば深さ１０００ｎｍのトレンチ１１−４を形成する。具体的には、例えば、深さが９００ｎｍ〜１２００ｎｍ、幅が０．１μｍ〜２００μｍ（好ましくは１．０μｍ〜２．０μｍ）、間隔が０．１μｍ〜５０μｍ（好ましくは０．５μｍ〜１．０μｍ）に設定する。このトレンチ１１−４は、インダクタ素子１９の直下の半導体基板１１に形成する。
【００６４】
次に図１０（Ｂ）の工程において、さらにフォトリソグラフィ法およびドライエッチングにより、例えば、深さ３００ｎｍのトレンチ１１−５を形成する。前記のトレンチを含むようにして研削されたトレンチ１１−５は、半導体基板１１表面から溝４１−１の底までの深さが１２００ｎｍ〜１５００ｎｍになる。また、ＭＯＳトランジスタの素子分離のためのトレンチ１１−２を形成する。
【００６５】
図１０（Ｂ）の工程において、さらにＣＶＤ法などによりシリコン酸化膜を１６００ｎｍ堆積する。ＣＭＰ法により研磨して平坦化し、高抵抗領域４１および素子分離領域１２を形成する。
【００６６】
図１０（Ｂ）の工程において、さらに第１の実施の形態の図７（Ｃ）、（Ｄ）と同様にして、ｐウェルおよびｎウェル領域２１を形成する。図７（Ｄ）の工程と同様に、ｎウェル領域を形成する際に高抵抗領域４１にレジストによるマスクをしないので、高抵抗領域の溝４１−１間の半導体基板１１にｎ型の不純物拡散領域４２が形成される。
【００６７】
以後の工程は第１の実施の形態の図８（Ｅ）、（Ｆ）の工程を同様にして行い、図９に示す本実施の形態のＣＭＯＳデバイス４０が形成される。
【００６８】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域４１は、その底部に溝４１−１が多数設けられているので、誘起された渦電流は分断され、渦電流の誘起が抑制される。また、高抵抗領域の底部に溝が多数設けられているので、ＣＭＰ法による平坦化の際に生じるディッシングなどの局所的な凹みを低減することができる。
【００６９】
なお、本実施の形態では、ｎウェル領域２１Ａを形成する際に、高抵抗領域４１にレジストによるマスクをしないで、ｎ型ドーパントイオンを打ち込んでいるが、図１１（Ａ）、（Ｂ）の工程において示すように、高抵抗領域４１にレジストによるマスクを形成してもよい。
【００７０】
図１１（Ａ）、（Ｂ）は、第２の実施の形態の変形例のＣＭＯＳデバイスの製造工程を示した図である。
【００７１】
図１１（Ａ）を参照するに、上述した第２の実施の形態の図１０（Ｂ）の工程において、ｐウェル領域２１Ｂを形成する。具体的には、ｎウェル領域２１Ａ側の素子領域１３Ａと高抵抗領域４１をレジスト３１によりマスクして、素子領域１３Ｂにイオン注入法によりＢ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｐウェル領域２１Ｂを形成する。
【００７２】
次に図１１（Ｂ）において、レジストを剥離して、ｐウェル領域２１Ｂ側の素子領域１３Ｂと高抵抗領域４１をレジスト３３によりマスクして、素子領域１３Ａにイオン注入法によりＰ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｎウェル領域２１Ａを形成する。
【００７３】
ここで、レジスト３３を形成するためのマスクのデータは、後述する第５の実施の形態において説明する方法によるものである。
【００７４】
このように高抵抗領域４１にドーパントイオンが打ち込まれないので、溝４１−１間に基板領域に不純物拡散領域が形成されない。したがって、この基板領域は基板抵抗を有するので高抵抗であり、渦電流の誘起がされ難く、高抵抗領域４１の底部の溝４１−１により誘起された渦電流は分断され、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。（第３の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域に多孔質層を形成したＣＭＯＳデバイスの例である。多孔質層を形成した以外は第１の実施の形態と同様である。
【００７５】
図１２は、本発明の第３の実施の形態のＣＭＯＳデバイスを示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７６】
図１２を参照するに、本実施の形態のＣＭＯＳデバイス５０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域５１には、多孔質層５２が形成されている。
【００７７】
多孔質層５２は、半導体基板１１のシリコンを多孔質化したものである。例えば厚さは９００ｎｍ〜１１００ｎｍに設定される。多孔質のシリコンは複雑な形状の空間を構成しているため、渦電流がその材料中に閉回路を形成し難い。したがって渦電流の誘起が抑制され、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。
【００７８】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００７９】
図１３（Ａ）〜（Ｃ）は、第３の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【００８０】
図１３（Ａ）を参照するに、半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、深さ３００ｎｍのトレンチ１１−２Ａ，１１−２Ｂ，１１−６を形成する。これらのトレンチは、ＭＯＳトランジスタの素子分離領域１２およびインダクタ素子１９の直下の高抵抗領域５１のために形成するものである。
【００８１】
次に図１３（Ｂ）の工程では、インダクタ素子の直下のトレンチ１１−６の一部を開口としたレジスト３４をフォトリソグラフィ法により形成する。
【００８２】
次に図１３（Ｃ）の工程では、開口部３４−１の半導体基板１１に多孔質層５２を形成する。具体的には、陽極化成法により、例えばＨＦ溶液中で白金を陰極に用いて、化成電流を１００ｍＡ／ｃｍ２に設定して、半導体基板１１に化成電流を１２分間程度流す。その結果、厚さ１０００ｎｍ程度の多孔質層５２が形成される。
【００８３】
図１３（Ｃ）の工程では、さらにＣＶＤ法などによりシリコン酸化膜を４００ｎｍ堆積する。ＣＭＰ法により研磨して平坦化し、素子分離領域１２および高抵抗領域５１を形成する。
【００８４】
次に、第１の実施の形態と同様にして、図１２に示すように、本実施の形態のＣＭＯＳデバイス５０が形成される。
【００８５】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域５１の下側には、多孔質層が形成されており、多孔質層はその形状により磁束により渦電流が誘起されにくいので、インダクタ素子１９の特性劣化を抑制することができる。また、インダクタ素子の直下の素子分離領域は、ＭＯＳトランジスタの素子分離のための素子分離領域と同等の深さで形成されている。したがって、ＣＭＰ法による平坦化の際に生じるディッシングなどの局所的な凹みの発生を防止することができる。
（第４の実施の形態）
本実施の形態は、インダクタ素子の直下の半導体基板を裏面から研削して除去したＣＭＯＳデバイスの例である。
【００８６】
図１４は、本発明の第４の実施の形態のＣＭＯＳデバイスを示す斜視図、図１５はその断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８７】
図１４および１５を参照するに、本実施の形態のＣＭＯＳデバイス６０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下には高抵抗領域６１のみが形成され、半導体基板１１は裏面から除去され、凹部６２が設けられている。すなわち、インダクタ素子１９に対応する半導体基板１１の裏面には、インダクタ素子の占める領域と同等以上の広さの凹部６２が設けられている。
【００８８】
凹部６２は例えば、以下のようにして設けることができる。
【００８９】
半導体基板１１に予め位置決めの孔を半導体基板１１の主面から裏面に貫通するように開けておく。インダクタンス素子１９に対応する半導体基板１１の裏面にレジストプロセスを行う際にマスクの位置の基準とすることができる。また、両面アライナを用いても、半導体基板１１の裏面にパターニングすることができる。
【００９０】
レジストを形成後はレジストをマスクとして、ドライエッチングにより研削して凹部６２を形成する。
【００９１】
本実施の形態によれば、半導体基板１１上に形成されたインダクタ素子１９に電流が流れると磁束が発生し、半導体基板１１にほぼ垂直に磁束が鎖交する。しかし、インダクタ素子の直下には高抵抗領域６１のみしかないので、渦電流の誘起を防止することができる。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００９２】
なお、半導体基板１１の裏面を研削する工程は、素子分離領域１２などを形成する以前に行ってもよく、インダクタ素子１９を形成した後に行ってもよい。また本実施の形態では、高抵抗領域６１の深さを、ＭＯＳトランジスタの素子分離のために形成する素子分離領域１２と同等としたが、第１の実施の形態と同様に、インダクタ素子１９の直下の高抵抗領域６１の深さをより深く形成してもよい。凹部６２の研削量を低減することができる。
【００９３】
また、凹部６２は複数設けられていてもよい。例えば、インダクタ素子１９に対応する半導体基板１１の裏面に、インダクタ素子１９の占める領域と同等以上の広さに渡って格子状の溝が形成されていてもよい。溝の底部が、高抵抗領域６１に達していることが好ましい。誘起された渦電流を分断できる。
（第５の実施の形態）
本実施の形態は、ＣＭＯＳデバイスの製造方法おいて、不純物拡散領域を形成する際のレジストをパターニングするためのマスクの設計方法の例である。
【００９４】
図１６は、本実施の形態である設計方法の一例を示したフローチャートである。以下、図１６を参照しながら説明する。
【００９５】
まず、ＣＭＯＳデバイスの回路設計データから生成された素子領域や素子分離領域などの基板領域パターンを公知の方法により生成する（ステップ２０１）。次に、このパターンに基づいてｐウェルを形成する部分のみが開口するマスクのデータ（ｐウェル用データ）を作成する（ステップ２０２）。次に、前記パターンに基づいて、ｎウェルを形成する部分のみが開口するマスクのデータ（ｎウェル用データ）を作成する（ステップ２０３）。以上によりｐウェルおよびｎウェル用のマスクのデータが作成される。
【００９６】
図１７（Ａ），（Ｂ）は、上記の方法で作成されたｐウェルおよびｎウェル用のマスクのデータを用いてマスクを作製し、フォトリソグラフィ法によりレジストをパターニングした例を示す図である。第２の実施の形態のＣＭＯＳデバイス４０を例に説明する。
【００９７】
図１７（Ａ）を参照するに、まず、ｐウェル用データを用いたマスクにより、ｎウェル用の素子領域１３Ａと高抵抗領域２０がレジスト３５により被覆される。第１の実施の形態で述べた処理によりｐ型の不純物元素が打ち込まれ、ｐウェル領域２１Ｂが形成される。
【００９８】
次に図１７（Ｂ）の工程では、ｎウェル用データを用いたマスクにより、ｐウェル用の素子領域１３Ｂと高抵抗領域２０がレジスト３６により被覆される。同様の処理によりｎ型の不純物元素が打ち込まれ、ｎウェル領域２１Ａが形成される。
【００９９】
このようにしてマスクのデータを作製すれば、高抵抗領域４１に不純物元素が注入されることがないので、高抵抗領域の溝間の半導体基板に不純物元素が注入されず、基板抵抗の高抵抗が維持され、渦電流の誘起がされ難く、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【０１００】
また、第５の実施の形態の変形例として、以下のようにマスクを設計することができる。
【０１０１】
図１８は、本実施の形態である設計方法の一例を示したフローチャートである。以下、図１８を参照しながら説明する。
【０１０２】
まず、ＣＭＯＳデバイスの回路設計データから生成された素子領域や素子分離領域などの基板領域パターンを公知の方法により生成する（ステップ２１１）。次に、このパターンに基づいてｐウェルを形成する部分のみが開口するマスクのデータ（ｐウェル用データ）を作成する（ステップ２１２）。
【０１０３】
次に、このデータを単に反転し、ｐウェルを形成する部分以外が開口しているマスクのデータ（ｎウェル用データ）を得る（ステップ２１３）。次に、ｎウェル用データは、インダクタ素子の直下の高抵抗領域が開口しているので、インダクタ素子の領域のデータを作成し（ステップ２１４）、ｎウェル用データに追加し、合成する（ステップ２１５）。以上により、ｐウェルおよびｎウェル用のマスクのデータが作成される。
【０１０４】
このようにして作製されたデータによるマスクも、第５の実施の形態と同様の効果が得られる。さらに、このようにしてマスクのデータを作製することにより、インダクタ素子の領域のデータ量はｎウェルのデータ量より極めて少ないので、ｐウェル用データとｎウェル用データをそれぞれ独立に作製する場合と比較して、大幅にＣＡＤ作業等の設計の手間を省くことが可能となる。
【０１０５】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０１０６】
例えば、上記の実施の形態ではＣＭＯＳデバイスを例に説明したが、ＢｉＣＭＯＳデバイス、Ｓｉバイポーラデバイスなどでも同様である。
【０１０７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 半導体基板に形成された素子領域と、
前記素子領域に形成された不純物拡散領域と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記高抵抗領域は、不純物拡散領域の下端より深い位置で形成されていることを特徴とする半導体装置。
（付記２） 所定の基板抵抗を有する半導体基板と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記高抵抗領域は、前記半導体基板中の前記基板抵抗を有する領域にまで達するように形成されていることを特徴とする半導体装置。
（付記３） 前記高抵抗領域は溝を充填していることを特徴とする付記１または２記載の半導体装置。
（付記４） 前記溝は複数の溝より構成されていることを特徴とする付記３記載の半導体装置。
（付記５） 前記高抵抗領域には、多孔質層が形成されていることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６） 前記インダクタ素子に対応して、基板裏面に凹部が形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７） 前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていることを特徴とする付記６記載の半導体装置。
（付記８） 半導体基板に形成された素子領域と、
前記素子領域に形成された不純物拡散領域と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記インダクタ素子に対応して、前記半導体基板の裏面に凹部が形成されていることを特徴とする半導体装置。
（付記９） 前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていることを特徴とする付記８記載の半導体装置。
（付記１０） 複数の前記凹部が設けられていることを特徴とする付記９記載の半導体装置
（付記１１） 前記高抵抗領域は、シリコン酸化膜よりなることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２） 半導体基板に高抵抗領域を形成する工程と、該高抵抗領域に囲まれた素子領域にトランジスタを形成する工程と、前記高抵抗領域上にインダクタ素子を形成する工程とを備えた半導体装置の製造方法であって、
前記トランジスタを形成する工程において、前記素子領域に不純物元素を注入する際に前記高抵抗領域をマスクすることを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、半導体基板に不純物拡散領域より深く高抵抗領域を形成することにより、半導体基板上に設けられたインダクタ素子により生じた磁界によって半導体基板に誘起される渦電流の誘起を抑制または防止することができ、しかも、高抵抗領域に溝あるいは多孔質層を形成することにより、渦電流を分断することができる。その結果、インダクタ素子の特性劣化を防止する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来のインダクタ素子を形成したＣＭＯＳデバイスの斜視図である。
【図２】インダクタ素子の磁界により渦電流が誘起される様子を模式的に示した図である。
【図３】Ｑ値と基板抵抗との関係を示した図である。
【図４】（Ａ）〜（Ｃ）は従来のＣＭＯＳデバイスの製造工程を示した図である。
【図５】第１の実施の形態のＣＭＯＳデバイスを示した斜視図である。
【図６】第１の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図７】（Ａ）〜（Ｄ）は第１の実施の形態のＣＭＯＳデバイスの製造工程（その一）を示した図である。
【図８】（Ｅ）、（Ｆ）は第１の実施の形態のＣＭＯＳデバイスの製造工程（その二）を示した図である。
【図９】第２の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１０】（Ａ）、（Ｂ）は第２の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【図１１】（Ａ）、（Ｂ）は、第２の実施の形態の変形例のＣＭＯＳデバイスの製造工程を示した図である。
【図１２】第３の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１３】（Ａ）〜（Ｃ）は、第３の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【図１４】第４の実施の形態のＣＭＯＳデバイスを示した斜視図である。
【図１５】第４の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１６】第５の実施の形態である設計方法の一例を示したフローチャートである。
【図１７】第５の実施の形態である設計方法を使った製造工程を示した図である。
【図１８】第５の実施の形態の変形例である設計方法の一例を示したフローチャートである。
【符号の説明】
１０，４０，５０，６０ ＣＭＯＳデバイス
１１ 半導体基板
１２ 素子分離領域１２
１３Ａ，１３Ｂ 素子領域
１４Ａ ｐチャネルＭＯＳトランジスタ
１４Ｂ ｎチャネルＭＯＳトランジスタ
１６ プラグ
１７ 配線層
１８ 層間絶縁膜
１９ インダクタ素子
２０，４１，５１ 高抵抗領域
２１Ａ，２１Ｂ ウェル領域
５２ 多孔質層
６２ 凹部
【発明の属する技術分野】
本発明は、携帯電話、携帯用情報端末器などの数百ＭＨｚから数十ＧＨｚの周波数帯に用いられる半導体装置およびその製造方法に関し、特にバイポーラデバイス、ＭＯＳデバイス等の能動素子にインダクタ素子等の受動素子を搭載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、インダクタやコンデンサ等の受動素子は、能動素子と電子回路基板に実装されて電子回路装置を形成していた。しかし、電子回路装置、特に携帯電話や携帯用情報端末器に対する小型化、薄型化、軽量化の要求は強くなる一方であり、これに応えるために、電子回路装置の高度の小型化・集積化の研究・開発が進められている。上記実装密度向上のための手法の１つとして、ＭＭＩＣ（モノリシックマイクロ波集積化回路）の開発が進められている。ＭＭＩＣは、半導体基板にトランジスタなどの能動素子に加えて抵抗やインダクタ素子などの受動素子を半導体プロセスで一体的に形成した高周波帯集積回路である。
【０００３】
図１は、従来のインダクタ素子を形成したＣＭＯＳデバイスの斜視図である。図１を参照するに、ＣＭＯＳデバイス１００は、半導体基板１０１上に形成されたＭＯＳトランジスタ１０２および素子分離領域１０３と、基板上に形成されＭＯＳトランジスタ１０２に接続された配線構造１０４と、配線構造上にスパイラル状に形成されたインダクタ素子１０５などから構成されている。
【０００４】
このようにＣＭＯＳデバイス上にインダクタ素子を形成すると、インダクタ素子を外付けするより極めて小型化可能となり携帯電話等に好適である。
【０００５】
【発明が解決しようとする課題】
ところで、インダクタ素子はＱ値（Ｑｕａｌｉｔｙ ｆａｃｔｏｒ）が高いほど性能が良いことが知られている。例えばＣＭＯＳデバイス１００にインダクタ素子１０５を設けると、インダクタ素子１０５と半導体基板１０１との電磁的および容量性結合などによりインダクタ素子のＱ値が低下する。例えば、図２に模式的に示すように、半導体基板１０１の抵抗が低い場合は、インダクタ素子１０５により発生した磁界変化により、半導体基板１０１には渦電流が誘起される。この渦電流はインダクタ素子の磁界変化を妨げる方向に流れるのでＱ値を低下させてしまう。
【０００６】
これに対して、基板抵抗を増大させることによりインダクタ素子のQ値を向上する手法がある。図３は、Ｑ値と基板抵抗との関係を示した図である。
【０００７】
図３を参照するに、基板抵抗を大きくするほどＱ値が向上していることが分かる。
【０００８】
しかしながら、例えばＣＭＯＳの製造工程においては、半導体基板に不純物元素を注入拡散させてウェル領域などの不純物拡散領域を形成しているため、この領域では電気抵抗は減少し渦電流が誘起され易くなる。以下、ＣＭＯＳデバイスの製造工程を例に説明する。
【０００９】
図４（Ａ）〜（Ｃ）は、ＣＭＯＳデバイスの製造工程を示した図である。
【００１０】
図４（Ａ）の工程では、例えば基板抵抗１ｋΩ・ｃｍのシリコン基板１１１にＳＴＩ工程により、シリコン酸化膜を埋め込み、深さ３００ｎｍの素子分離領域１１２を形成し、素子領域１１３Ａ，１１３Ｂが画成される。
【００１１】
図４（Ａ）の工程において、さらにレジストプロセスにより一方の素子領域１１３Ｂをレジストで覆い、他方の素子領域１１３Ａにイオン注入法によりＢ＋のｐ型ドーパントイオンを３００ｋｅＶに加速して１×１０１３ｃｍ−２の密度で打ち込んでｐウェル領域を形成する。次に、レジストを剥離し、上記のレジストプロセスで使用したマスクの反転したものを使用して、ｐウェル領域１１４の素子領域１１３Ａ等をレジストでマスクして、同様にして、Ｐ＋のｎ型ドーパントイオンを打ち込んでｎウェル領域１１５を形成する。ここでマスクされていなかった素子分離領域１１２Ｃの下側にも不純物拡散領域１１６が形成される。
【００１２】
次に図４（Ｂ）の工程において、素子領域に厚さ２ｎｍのゲート酸化膜１１７を形成し、その上に厚さ１８０ｎｍのポリシリコン膜を堆積し、レジストプロセスによりゲート電極１１８を形成する。
【００１３】
図４（Ｂ）の工程において、さらに厚さ１００ｎｍのシリコン酸化膜を形成し、ＲＩＥ（反応性イオンエッチング）によりエッチバックしてサイドウォール膜１１９を形成する。次にウェル領域と同様にドーパントイオンを注入してソースおよびドレイン領域１２０を形成する。
【００１４】
次に図４（Ｃ）の工程において、層間絶縁膜１２１およびプラグ１２２、配線層１２３等を形成する。ＣＭＰ（化学的機械研磨）法により研磨して平坦化し、多層配線構造を形成する。
【００１５】
図４（Ｃ）の工程において、さらに、多層配線構造上にスパッタ法により厚さ１５０ｎｍのＡｌなどの金属膜を形成し、フォトリソグラフィ法とドライエッチングにより例えば螺旋状のインダクタ素子１２４を形成する。以上により、表層にインダクタ素子を有するＣＭＯＳデバイスが形成される。
【００１６】
図４（Ａ）において説明した、Ｂ＋のドーパントイオンを打ち込む際、インダクタ素子１２４の直下の素子分離領域１１２Ｃがレジストによりマスクされていないので、その素子分離領域１１２Ｃの下側にも不純物拡散領域１１６が形成されてしまう。このように不純物が拡散された領域は、高抵抗である半導体基板１１１に導電性を付与してしまうので、インダクタ素子１２４により発生した交流磁界により素子分離領域１１２Ｃの下側に渦電流が誘起され、渦電流が磁界変化を妨げる方向に流れ、Ｑ値の劣化を生じさせてしまうという問題がある。
【００１７】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、インダクタ素子の磁界による渦電流の誘起を抑制または防止し、インダクタ素子の特性劣化を防止可能な半導体装置およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板に形成された素子領域と、前記素子領域に形成された不純物拡散領域と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、前記高抵抗領域は、不純物拡散領域の下端より深い位置で形成されている半導体装置が提供される。
【００１９】
本発明によれば、インダクタ素子の下側の半導体基板に高抵抗領域を形成することにより、高抵抗領域ではインダクタ素子の磁界による渦電流は誘起されない。さらに、高抵抗領域は不純物拡散領域の下端より深く形成されているので、高抵抗領域の下側の半導体基板には不純物拡散領域は形成されておらず、不純物拡散領域より抵抗値が高くなっている。したがって、高抵抗領域の下側においても渦電流が誘起され難くなっている。よって、渦電流が誘起されることによるインダクタ素子の特性劣化を防止することができる。
【００２０】
本発明の他の観点によれば、所定の基板抵抗を有する半導体基板と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、前記高抵抗領域は、前記半導体基板中の前記基板抵抗を有する領域にまで達するように形成されている半導体装置が提供される。
【００２１】
本発明によれば、インダクタ素子の直下に形成されている高抵抗領域は、半導体基板中の基板抵抗を有する領域まで形成されている。すなわち、高抵抗領域の下側の半導体基板には不純物拡散領域は形成されていない。したがって、不純物領域より抵抗の高い半導体基板では、インダクタ素子の磁界による渦電流が誘起され難くなっている。よって、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。
【００２２】
また、前記高抵抗領域は溝を充填している構成とすることができる。溝は複数であってもよい。渦電流を分断することができる。また、前記高抵抗領域は多孔質層が形成されている構成とすることができる。多孔質の材料は複雑な形状の空間を構成しているため、渦電流がその材料中に閉回路を形成し難く、渦電流の誘起を抑制できる。
【００２３】
本発明のその他の観点によれば、半導体基板中に、不純物元素を含み所定の電気抵抗値を有する素子領域と、前記素子領域に形成された不純物拡散領域と、前記半導体基板上に形成されたインダクタ素子と、前記インダクタ素子の下側の半導体基板に形成され、素子領域の電気抵抗値よりも高い電気抵抗値を有し、インダクタ素子から発生する磁界による渦電流を抑制する高抵抗領域とを備え、前記不純物拡散領域は前記インダクタ素子の下側で高抵抗領域により分離され、前記半導体基板の裏面に、インダクタ素子に対応する位置に凹部が形成されてなる半導体装置が提供される。
【００２４】
本発明によれば、インダクタ素子に対応する半導体基板の裏面に凹部が形成されている。渦電流が誘起される半導体基板の体積が減少し、渦電流が抑制される。よって、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。また、前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていてもよい。
【００２５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
（第１の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域が不純物拡散領域より深く形成されているＣＭＯＳデバイスの例である。
【００２６】
図５は、本発明の第１の実施の形態のＣＭＯＳデバイスを示す斜視図である。図６は、本発明の第１の実施の形態のＣＭＯＳデバイスを示す断面図である。
【００２７】
図５および図６を参照するに、本実施の形態のＣＭＯＳデバイス１０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域２０は、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂのウェル領域２１Ａ，２１Ｂより深く形成されている。以下、本実施の形態のＣＭＯＳデバイス１０について詳述する。
【００２８】
半導体基板１１は、例えば基板抵抗が１０Ω・ｃｍから１ｋΩ・ｃｍのシリコンから構成されている。インダクタ素子１９の磁界により誘起される渦電流を抑制する観点から、基板抵抗は１０Ω・ｃｍより高い方が好ましい。
【００２９】
ｐチャネルＭＯＳトランジスタ１４Ａは、半導体基板１１にｎ型ドーパントイオンが拡散されたｎウェル領域２１Ａと、ｐ型ドーパントイオンが拡散されたソース／ドレイン領域２２Ａ，２２Ｂと、半導体基板１１表面には厚さ２ｎｍのシリコン酸化膜よりなるゲート絶縁膜２３と、厚さ１８０ｎｍのポリシリコン膜よりなるゲート電極２４と、側壁絶縁膜２５などにより構成されている。ｎウェル領域２１Ａには、イオン注入法によりｎ型ドーパントイオン、例えばＰ＋が１×１０１３ｃｍ−２の密度で６００ｋｅＶに加速されて注入されている。ｎウェル領域２１Ａの深さは、例えば、半導体基板１１表面から１０００ｎｍ程度である一方、ｎチャネルＭＯＳトランジスタ１４Ｂは、ｐチャネルＭＯＳトランジスタと反対導電型のドーパントイオンが拡散されたｐウェル領域２１Ｂと、ｎ型ドーパントイオンが拡散されたソース／ドレイン領域２２Ｃ，２２Ｄと、半導体基板１１表面には厚さ２ｎｍのシリコン酸化膜よりなるゲート絶縁膜２３と、厚さ１８０ｎｍのポリシリコン膜よりなるゲート電極２４と、側壁絶縁膜２５などにより構成されている。具体的には、ｐウェル領域２１Ｂは、イオン注入法によりｐ型ドーパントイオン、例えばＢ＋が１×１０１３ｃｍ−２の密度で３００ｋｅＶに加速されて注入されている。ｐウェル領域の深さは、例えば、半導体基板１１表面から１０００ｎｍ程度である。また、ｎウェルおよびｐウェル領域２１Ａ，２１Ｂの比抵抗は、不純物元素が拡散されているので、数十Ω・ｃｍになっており、半導体基板１１より低くなっている。
【００３０】
配線構造は、ＭＯＳトランジスタと配線を接続するＷなどからなるプラグ１６と、厚さ１５０ｎｍ程度のＡｌなどの金属からなる配線層１７と、厚さ３００ｎｍのシリコン酸化膜よりなる層間絶縁膜１８などから構成されている。
【００３１】
インダクタ素子１９は、例えば配線構造の上に螺旋状に形成され、インダクタ素子１９の両端はプラグ１６によって配線層１７と接続される。インダクタ素子１９は、１５０ｎｍのＡｌなどの金属膜から構成されている。具体的には、大きさは４００００μｍ２から２５００００μｍ２、厚さは１３５ｎｍから１６５ｎｍである。なお、螺旋状のインダクタ素子１９であるスパイラルインダクタ以外には、メアンダインダクタなども用いることができる。
【００３２】
このインダクタ素子１９の直下の半導体基板１１には、高抵抗領域２０が形成されている。高抵抗領域は２０、後述する工程により、半導体基板１１に形成されたトレンチに、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜などの絶縁性材料が埋め込まれた構成となっている。
【００３３】
さらに、この高抵抗領域２０は、素子分離領域１２より深く形成され、ｐウェルおよびｎウェル領域２１Ｂ，２１Ａの下端より深く形成される。高抵抗領域２０の深さは、例えば、半導体基板１１表面から１２００ｎｍ〜１５００ｎｍに設定される。すなわち、高抵抗領域２０の下側には、不純物拡散領域は形成されていない。したがって、この高抵抗領域２０の下側の電気抵抗は基板抵抗と同等になっており、つまりｐウェルおよびｎウェル領域２１Ｂ，２１Ａの電気抵抗より高くなっている。
【００３４】
このような構成により、インダクタ素子１９に電流が流れ発生した磁束が、半導体基板１１に鎖交しても、高抵抗領域２０は絶縁体であるので渦電流の誘起が防止される。さらに高抵抗領域２０の下側は不純物が拡散されていない半導体基板１１により形成されているので、高い基板抵抗により渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００３５】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００３６】
図７（Ａ）〜（Ｄ）および図８（Ｅ）、（Ｆ）は、第１の実施の形態のＣＭＯＳデバイス１０の製造工程を示した図である。
【００３７】
図７（Ａ）を参照するに、例えば、基板抵抗１ｋΩ・ｃｍの半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、図５および図６に示すインダクタ素子１９の直下の半導体基板１１に、例えば深さ１０００ｎｍのトレンチ１１−１を形成する。具体的には、このトレンチ１１−１の深さは、次の工程でさらに研削する深さとの合計値が、後述するｎウェルおよびｐウェル領域２１Ａ，２１Ｂの深さより大きくなるように選択される。
【００３８】
次に図７（Ｂ）の工程において、さらにフォトリソグラフィ法およびドライエッチングにより、先に形成したトレンチ１１−１の領域を含んだ、より広い領域に、例えば深さ３００ｎｍのトレンチ１１−３を形成する。また同時にＭＯＳトランジスタの素子分離のためのトレンチ１１−２Ａ，１１−２Ｂを形成する。この工程により、インダクタ素子の直下の半導体基板１１には深さ１３００ｎｍのトレンチ１１−３が形成される。
【００３９】
図７（Ｂ）の工程では、さらにＣＶＤ（化学気相成長）法などによりシリコン酸化膜を厚さ１６００ｎｍ堆積する。これによりトレンチ１１−２Ａ、１１−２Ｂ、１１−３がシリコン酸化膜により埋め込まれる。
【００４０】
図７（Ｂ）の工程では、さらにＣＭＰ法によりシリコン酸化膜を研磨して、半導体基板１１が露出するまで研磨する。以上により、高抵抗領域２０および素子分離領域１２を形成する。
【００４１】
次に図７（Ｃ）の工程では、レジストプロセスによりｐウェル用マスクを用いてパターニングして、ｎチャネルＭＯＳトランジスタ１４Ｂを形成する素子領域１３Ｂを除く基板表面をレジスト３１で覆う。その素子領域１３Ｂにイオン注入法によりＢ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｐウェル領域２１Ｂを形成する。
【００４２】
具体的には、ｐウェル領域２１Ｂは、イオン注入法によりＢ＋のドーパントイオンが、例えば２８５ｋｅＶから３１５ｋｅＶの範囲に設定して加速され、半導体基板１１表面から７００ｎｍ〜１０００ｎｍの深さまで拡散されて形成される。
【００４３】
次に図７（Ｄ）の工程では、レジスト３１を剥離し、上記のフォトリソグラフィ法で使用したｐウェル用マスクを反転したｎウェル用マスクを使用してパターニングして、ｐウェル領域２１Ｂを形成した素子領域１３Ｂをレジスト３２で覆う。次にイオン注入法により、Ｐ＋を６００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込んでｎウェル領域２１Ａを形成する。
【００４４】
具体的には、ｎウェル領域２１Ａは、イオン注入法によりＰ＋のドーパントイオンが、例えば５７０ｋｅＶ〜６３０ｋｅＶの範囲に設定して加速され、半導体基板１１表面から７００ｎｍ〜１０００ｎｍの深さまで拡散されて形成される。
【００４５】
この工程では、Ｐ＋のドーパントイオンを打ち込む際に、インダクタ素子１９の直下の高抵抗領域２０にはレジストによるマスクが形成されていない。したがって、ドーパントイオンは高抵抗領域２０にも打ち込まれてしまう。しかし、高抵抗領域２０は、ドーパントイオンが到達できる深さ、すなわち、ｎウェルおよびｐウェル領域より深く形成されている。したがって、高抵抗領域２０の下側の半導体基板１１に不純物拡散領域が形成されることはない。
【００４６】
図７（Ｄ）の工程では、さらにレジスト３２を剥離後、１０００℃で１０秒のアニール処理で活性化を行う。
【００４７】
次に図８（Ｅ）の工程では、半導体基板１１の表面を熱酸化により厚さ２ｎｍのゲート酸化膜２３を形成し、その上にＣＶＤ法により厚さ１８０ｎｍのポリシリコン膜を形成する。次にフォトリソグラフィ法によりパターニングしてドライエッチングによりゲート電極２４を形成する。
【００４８】
図８（Ｅ）の工程では、さらにレジストプロセスにより一方の素子領域１３Ｂをマスクして、他方の素子領域１３ＡにＢＦ２ ＋のドーパントイオンを１０ｋｅＶに加速して１×１０１４ｃｍ−２の密度でイオン注入法により打ち込みｐ型ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域（図示せず）を形成し、他方の素子領域にＡｓ＋のドーパントイオンを１０ｋｅＶに加速して１×１０１４ｃｍ−２の密度でイオン注入法により打ち込みｎ型ＬＤＤ領域（図示せず）を形成する。
【００４９】
図８（Ｅ）の工程では、さらにＣＶＤ法により厚さ１００ｎｍのシリコン酸化膜を形成し、ＲＩＥによりエッチバックして側壁絶縁膜２５を形成する。次にＬＤＤ領域形成と同様にしてソースおよびドレイン領域２２Ａ〜Ｄを形成する。
【００５０】
図８（Ｅ）の工程では、さらにＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により１０００℃３秒間の熱処理を行い、活性化を行う。
【００５１】
次に図８（Ｆ）の工程では、次にＣＶＤ法により厚さ３００ｎｍのシリコン酸化膜を基板表面に形成する。次にＣＭＰ法などにより平坦化を行い、層間絶縁膜１８Ａを形成する。フォトリソグラフィ法とドライエッチングによりコンタクト窓を開口し、ＣＶＤ法により厚さ３００ｎｍのＷ膜を堆積し、ＣＭＰ法により研磨してコンタクト窓にプラグ１６を形成する。
【００５２】
図８（Ｆ）の工程では、さらにスパッタ法により厚さ１５０ｎｍのＡｌ膜を形成し、フォトリソグラフィ法とドライエッチングにより配線層１７を形成する。次にＣＶＤ法により厚さ３００ｎｍのシリコン酸化膜を形成し、ＣＭＰ法などにより平坦化を行い、層間絶縁膜１８Ｂを形成する。次に配線層１７、プラグ１６などを上述した手法と同様にして形成する。
【００５３】
図８（Ｆ）の工程では、さらに配線構造が形成されたその上にスパッタ法により厚さ１５０ｎｍのＡｌなどの金属膜を形成し、フォトリソグラフィ法とドライエッチングにより螺旋状のインダクタ素子１９を形成する。
【００５４】
以上により、図８（Ｆ）に示す本実施の形態のＣＭＯＳデバイス１０が形成される。
【００５５】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域２０は、不純物拡散領域であるｐウェルおよびｎウェル領域２１の下端より深く形成されている。高抵抗領域２０は絶縁体であるので渦電流の誘起が防止され、高抵抗領域２０の下側では、不純物拡散領域は形成されておらず、高い基板抵抗により渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
（第２の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域の底部に多数の溝による分割パターンを形成したＣＭＯＳデバイスの例である。分割パターンを形成した以外は第１の実施の形態と同様である。
【００５６】
図９は、本発明の第２の実施の形態のＣＭＯＳデバイスを示す断面図である。図９中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５７】
図９を参照するに、本実施の形態のＣＭＯＳデバイス４０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域４１の底部には、複数の溝４１−１が形成されている。
【００５８】
インダクタ素子１９の直下の高抵抗領域４１の底部４１の溝４１−１は、例えば、幅が０．１μｍ〜２００μｍ（好ましくは１．０μｍ〜２．０μｍ）、間隔が０．１μｍ〜５０μｍ（好ましくは０．５μｍ〜１．０μｍ）、深さが例えば半導体基板１１表面から１２００ｎｍ〜１５００ｎｍで形成され、半導体基板１１表面の面内方向の少なくとも一方向に形成されている。高抵抗領域４１およびその溝４１−１には、第１の実施の形態と同様にシリコン酸化膜などの絶縁性材料が埋め込まれている。
【００５９】
また、溝４１−１間の半導体基板１１には、不純物拡散領域４２が形成されている。ｎウェル領域２１Ａを形成する際に、高抵抗領域４１にレジストによるマスクを設けないでｎ型ドーパントイオンを打ち込んでいるため、不純物拡散領域４２が、ｎウェル領域２１Ａとほぼ同じ深さまで形成されたものである。
【００６０】
このような構成により、インダクタ素子に電流が流れ発生した磁束が、半導体基板１１にほぼ垂直に鎖交しても、高抵抗領域４１には第１の実施形態と同様に渦電流は誘起されない。また、高抵抗領域４１の溝４１−１間の不純物拡散領域４２では、基板抵抗より電気抵抗が低くなっているため、渦電流が誘起され易くなっている。しかし、誘起された渦電流は、高抵抗領域の溝４１−１により分断されるので、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００６１】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００６２】
図１０（Ａ）、（Ｂ）は、第２の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。第１の実施の形態において説明した製造工程と重複するものについては説明を省略する。
【００６３】
図１０（Ａ）の工程において、例えば、基板抵抗１ｋΩ・ｃｍの半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、例えば深さ１０００ｎｍのトレンチ１１−４を形成する。具体的には、例えば、深さが９００ｎｍ〜１２００ｎｍ、幅が０．１μｍ〜２００μｍ（好ましくは１．０μｍ〜２．０μｍ）、間隔が０．１μｍ〜５０μｍ（好ましくは０．５μｍ〜１．０μｍ）に設定する。このトレンチ１１−４は、インダクタ素子１９の直下の半導体基板１１に形成する。
【００６４】
次に図１０（Ｂ）の工程において、さらにフォトリソグラフィ法およびドライエッチングにより、例えば、深さ３００ｎｍのトレンチ１１−５を形成する。前記のトレンチを含むようにして研削されたトレンチ１１−５は、半導体基板１１表面から溝４１−１の底までの深さが１２００ｎｍ〜１５００ｎｍになる。また、ＭＯＳトランジスタの素子分離のためのトレンチ１１−２を形成する。
【００６５】
図１０（Ｂ）の工程において、さらにＣＶＤ法などによりシリコン酸化膜を１６００ｎｍ堆積する。ＣＭＰ法により研磨して平坦化し、高抵抗領域４１および素子分離領域１２を形成する。
【００６６】
図１０（Ｂ）の工程において、さらに第１の実施の形態の図７（Ｃ）、（Ｄ）と同様にして、ｐウェルおよびｎウェル領域２１を形成する。図７（Ｄ）の工程と同様に、ｎウェル領域を形成する際に高抵抗領域４１にレジストによるマスクをしないので、高抵抗領域の溝４１−１間の半導体基板１１にｎ型の不純物拡散領域４２が形成される。
【００６７】
以後の工程は第１の実施の形態の図８（Ｅ）、（Ｆ）の工程を同様にして行い、図９に示す本実施の形態のＣＭＯＳデバイス４０が形成される。
【００６８】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域４１は、その底部に溝４１−１が多数設けられているので、誘起された渦電流は分断され、渦電流の誘起が抑制される。また、高抵抗領域の底部に溝が多数設けられているので、ＣＭＰ法による平坦化の際に生じるディッシングなどの局所的な凹みを低減することができる。
【００６９】
なお、本実施の形態では、ｎウェル領域２１Ａを形成する際に、高抵抗領域４１にレジストによるマスクをしないで、ｎ型ドーパントイオンを打ち込んでいるが、図１１（Ａ）、（Ｂ）の工程において示すように、高抵抗領域４１にレジストによるマスクを形成してもよい。
【００７０】
図１１（Ａ）、（Ｂ）は、第２の実施の形態の変形例のＣＭＯＳデバイスの製造工程を示した図である。
【００７１】
図１１（Ａ）を参照するに、上述した第２の実施の形態の図１０（Ｂ）の工程において、ｐウェル領域２１Ｂを形成する。具体的には、ｎウェル領域２１Ａ側の素子領域１３Ａと高抵抗領域４１をレジスト３１によりマスクして、素子領域１３Ｂにイオン注入法によりＢ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｐウェル領域２１Ｂを形成する。
【００７２】
次に図１１（Ｂ）において、レジストを剥離して、ｐウェル領域２１Ｂ側の素子領域１３Ｂと高抵抗領域４１をレジスト３３によりマスクして、素子領域１３Ａにイオン注入法によりＰ＋のドーパントイオンを３００ｋｅＶに加速し、１×１０１３ｃｍ−２の密度で打ち込みｎウェル領域２１Ａを形成する。
【００７３】
ここで、レジスト３３を形成するためのマスクのデータは、後述する第５の実施の形態において説明する方法によるものである。
【００７４】
このように高抵抗領域４１にドーパントイオンが打ち込まれないので、溝４１−１間に基板領域に不純物拡散領域が形成されない。したがって、この基板領域は基板抵抗を有するので高抵抗であり、渦電流の誘起がされ難く、高抵抗領域４１の底部の溝４１−１により誘起された渦電流は分断され、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。（第３の実施の形態）
本実施の形態は、インダクタ素子の直下の高抵抗領域に多孔質層を形成したＣＭＯＳデバイスの例である。多孔質層を形成した以外は第１の実施の形態と同様である。
【００７５】
図１２は、本発明の第３の実施の形態のＣＭＯＳデバイスを示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７６】
図１２を参照するに、本実施の形態のＣＭＯＳデバイス５０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下の高抵抗領域５１には、多孔質層５２が形成されている。
【００７７】
多孔質層５２は、半導体基板１１のシリコンを多孔質化したものである。例えば厚さは９００ｎｍ〜１１００ｎｍに設定される。多孔質のシリコンは複雑な形状の空間を構成しているため、渦電流がその材料中に閉回路を形成し難い。したがって渦電流の誘起が抑制され、渦電流誘起によるインダクタ素子の特性劣化を防止することができる。
【００７８】
以下、本実施の形態のＣＭＯＳデバイスの製造方法を説明する。
【００７９】
図１３（Ａ）〜（Ｃ）は、第３の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【００８０】
図１３（Ａ）を参照するに、半導体基板１１にフォトリソグラフィ法およびドライエッチングにより、深さ３００ｎｍのトレンチ１１−２Ａ，１１−２Ｂ，１１−６を形成する。これらのトレンチは、ＭＯＳトランジスタの素子分離領域１２およびインダクタ素子１９の直下の高抵抗領域５１のために形成するものである。
【００８１】
次に図１３（Ｂ）の工程では、インダクタ素子の直下のトレンチ１１−６の一部を開口としたレジスト３４をフォトリソグラフィ法により形成する。
【００８２】
次に図１３（Ｃ）の工程では、開口部３４−１の半導体基板１１に多孔質層５２を形成する。具体的には、陽極化成法により、例えばＨＦ溶液中で白金を陰極に用いて、化成電流を１００ｍＡ／ｃｍ２に設定して、半導体基板１１に化成電流を１２分間程度流す。その結果、厚さ１０００ｎｍ程度の多孔質層５２が形成される。
【００８３】
図１３（Ｃ）の工程では、さらにＣＶＤ法などによりシリコン酸化膜を４００ｎｍ堆積する。ＣＭＰ法により研磨して平坦化し、素子分離領域１２および高抵抗領域５１を形成する。
【００８４】
次に、第１の実施の形態と同様にして、図１２に示すように、本実施の形態のＣＭＯＳデバイス５０が形成される。
【００８５】
上述したように、本実施の形態によれば、インダクタ素子１９の直下の高抵抗領域５１の下側には、多孔質層が形成されており、多孔質層はその形状により磁束により渦電流が誘起されにくいので、インダクタ素子１９の特性劣化を抑制することができる。また、インダクタ素子の直下の素子分離領域は、ＭＯＳトランジスタの素子分離のための素子分離領域と同等の深さで形成されている。したがって、ＣＭＰ法による平坦化の際に生じるディッシングなどの局所的な凹みの発生を防止することができる。
（第４の実施の形態）
本実施の形態は、インダクタ素子の直下の半導体基板を裏面から研削して除去したＣＭＯＳデバイスの例である。
【００８６】
図１４は、本発明の第４の実施の形態のＣＭＯＳデバイスを示す斜視図、図１５はその断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８７】
図１４および１５を参照するに、本実施の形態のＣＭＯＳデバイス６０は、半導体基板１１と、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に画成された素子領域１３Ａ，１３Ｂと、素子領域１３Ａ，１３Ｂに形成されたｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂと、ｐチャネルおよびｎチャネルＭＯＳトランジスタ１４Ａ，１４Ｂに接続されたプラグ１６および配線層１７と、層間絶縁膜１８と、プラグ１６または配線層１７と接続されたインダクタ素子１９などから構成されている。また、インダクタ素子１９の直下には高抵抗領域６１のみが形成され、半導体基板１１は裏面から除去され、凹部６２が設けられている。すなわち、インダクタ素子１９に対応する半導体基板１１の裏面には、インダクタ素子の占める領域と同等以上の広さの凹部６２が設けられている。
【００８８】
凹部６２は例えば、以下のようにして設けることができる。
【００８９】
半導体基板１１に予め位置決めの孔を半導体基板１１の主面から裏面に貫通するように開けておく。インダクタンス素子１９に対応する半導体基板１１の裏面にレジストプロセスを行う際にマスクの位置の基準とすることができる。また、両面アライナを用いても、半導体基板１１の裏面にパターニングすることができる。
【００９０】
レジストを形成後はレジストをマスクとして、ドライエッチングにより研削して凹部６２を形成する。
【００９１】
本実施の形態によれば、半導体基板１１上に形成されたインダクタ素子１９に電流が流れると磁束が発生し、半導体基板１１にほぼ垂直に磁束が鎖交する。しかし、インダクタ素子の直下には高抵抗領域６１のみしかないので、渦電流の誘起を防止することができる。したがって、インダクタ素子１９の特性劣化を防止することができる。
【００９２】
なお、半導体基板１１の裏面を研削する工程は、素子分離領域１２などを形成する以前に行ってもよく、インダクタ素子１９を形成した後に行ってもよい。また本実施の形態では、高抵抗領域６１の深さを、ＭＯＳトランジスタの素子分離のために形成する素子分離領域１２と同等としたが、第１の実施の形態と同様に、インダクタ素子１９の直下の高抵抗領域６１の深さをより深く形成してもよい。凹部６２の研削量を低減することができる。
【００９３】
また、凹部６２は複数設けられていてもよい。例えば、インダクタ素子１９に対応する半導体基板１１の裏面に、インダクタ素子１９の占める領域と同等以上の広さに渡って格子状の溝が形成されていてもよい。溝の底部が、高抵抗領域６１に達していることが好ましい。誘起された渦電流を分断できる。
（第５の実施の形態）
本実施の形態は、ＣＭＯＳデバイスの製造方法おいて、不純物拡散領域を形成する際のレジストをパターニングするためのマスクの設計方法の例である。
【００９４】
図１６は、本実施の形態である設計方法の一例を示したフローチャートである。以下、図１６を参照しながら説明する。
【００９５】
まず、ＣＭＯＳデバイスの回路設計データから生成された素子領域や素子分離領域などの基板領域パターンを公知の方法により生成する（ステップ２０１）。次に、このパターンに基づいてｐウェルを形成する部分のみが開口するマスクのデータ（ｐウェル用データ）を作成する（ステップ２０２）。次に、前記パターンに基づいて、ｎウェルを形成する部分のみが開口するマスクのデータ（ｎウェル用データ）を作成する（ステップ２０３）。以上によりｐウェルおよびｎウェル用のマスクのデータが作成される。
【００９６】
図１７（Ａ），（Ｂ）は、上記の方法で作成されたｐウェルおよびｎウェル用のマスクのデータを用いてマスクを作製し、フォトリソグラフィ法によりレジストをパターニングした例を示す図である。第２の実施の形態のＣＭＯＳデバイス４０を例に説明する。
【００９７】
図１７（Ａ）を参照するに、まず、ｐウェル用データを用いたマスクにより、ｎウェル用の素子領域１３Ａと高抵抗領域２０がレジスト３５により被覆される。第１の実施の形態で述べた処理によりｐ型の不純物元素が打ち込まれ、ｐウェル領域２１Ｂが形成される。
【００９８】
次に図１７（Ｂ）の工程では、ｎウェル用データを用いたマスクにより、ｐウェル用の素子領域１３Ｂと高抵抗領域２０がレジスト３６により被覆される。同様の処理によりｎ型の不純物元素が打ち込まれ、ｎウェル領域２１Ａが形成される。
【００９９】
このようにしてマスクのデータを作製すれば、高抵抗領域４１に不純物元素が注入されることがないので、高抵抗領域の溝間の半導体基板に不純物元素が注入されず、基板抵抗の高抵抗が維持され、渦電流の誘起がされ難く、渦電流の誘起が抑制される。したがって、インダクタ素子１９の特性劣化を防止することができる。
【０１００】
また、第５の実施の形態の変形例として、以下のようにマスクを設計することができる。
【０１０１】
図１８は、本実施の形態である設計方法の一例を示したフローチャートである。以下、図１８を参照しながら説明する。
【０１０２】
まず、ＣＭＯＳデバイスの回路設計データから生成された素子領域や素子分離領域などの基板領域パターンを公知の方法により生成する（ステップ２１１）。次に、このパターンに基づいてｐウェルを形成する部分のみが開口するマスクのデータ（ｐウェル用データ）を作成する（ステップ２１２）。
【０１０３】
次に、このデータを単に反転し、ｐウェルを形成する部分以外が開口しているマスクのデータ（ｎウェル用データ）を得る（ステップ２１３）。次に、ｎウェル用データは、インダクタ素子の直下の高抵抗領域が開口しているので、インダクタ素子の領域のデータを作成し（ステップ２１４）、ｎウェル用データに追加し、合成する（ステップ２１５）。以上により、ｐウェルおよびｎウェル用のマスクのデータが作成される。
【０１０４】
このようにして作製されたデータによるマスクも、第５の実施の形態と同様の効果が得られる。さらに、このようにしてマスクのデータを作製することにより、インダクタ素子の領域のデータ量はｎウェルのデータ量より極めて少ないので、ｐウェル用データとｎウェル用データをそれぞれ独立に作製する場合と比較して、大幅にＣＡＤ作業等の設計の手間を省くことが可能となる。
【０１０５】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０１０６】
例えば、上記の実施の形態ではＣＭＯＳデバイスを例に説明したが、ＢｉＣＭＯＳデバイス、Ｓｉバイポーラデバイスなどでも同様である。
【０１０７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 半導体基板に形成された素子領域と、
前記素子領域に形成された不純物拡散領域と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記高抵抗領域は、不純物拡散領域の下端より深い位置で形成されていることを特徴とする半導体装置。
（付記２） 所定の基板抵抗を有する半導体基板と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記高抵抗領域は、前記半導体基板中の前記基板抵抗を有する領域にまで達するように形成されていることを特徴とする半導体装置。
（付記３） 前記高抵抗領域は溝を充填していることを特徴とする付記１または２記載の半導体装置。
（付記４） 前記溝は複数の溝より構成されていることを特徴とする付記３記載の半導体装置。
（付記５） 前記高抵抗領域には、多孔質層が形成されていることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６） 前記インダクタ素子に対応して、基板裏面に凹部が形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７） 前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていることを特徴とする付記６記載の半導体装置。
（付記８） 半導体基板に形成された素子領域と、
前記素子領域に形成された不純物拡散領域と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成された高抵抗領域とを備えた半導体装置であって、
前記インダクタ素子に対応して、前記半導体基板の裏面に凹部が形成されていることを特徴とする半導体装置。
（付記９） 前記凹部は、前記高抵抗領域が実現されているような深さまで形成されていることを特徴とする付記８記載の半導体装置。
（付記１０） 複数の前記凹部が設けられていることを特徴とする付記９記載の半導体装置
（付記１１） 前記高抵抗領域は、シリコン酸化膜よりなることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２） 半導体基板に高抵抗領域を形成する工程と、該高抵抗領域に囲まれた素子領域にトランジスタを形成する工程と、前記高抵抗領域上にインダクタ素子を形成する工程とを備えた半導体装置の製造方法であって、
前記トランジスタを形成する工程において、前記素子領域に不純物元素を注入する際に前記高抵抗領域をマスクすることを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、半導体基板に不純物拡散領域より深く高抵抗領域を形成することにより、半導体基板上に設けられたインダクタ素子により生じた磁界によって半導体基板に誘起される渦電流の誘起を抑制または防止することができ、しかも、高抵抗領域に溝あるいは多孔質層を形成することにより、渦電流を分断することができる。その結果、インダクタ素子の特性劣化を防止する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】従来のインダクタ素子を形成したＣＭＯＳデバイスの斜視図である。
【図２】インダクタ素子の磁界により渦電流が誘起される様子を模式的に示した図である。
【図３】Ｑ値と基板抵抗との関係を示した図である。
【図４】（Ａ）〜（Ｃ）は従来のＣＭＯＳデバイスの製造工程を示した図である。
【図５】第１の実施の形態のＣＭＯＳデバイスを示した斜視図である。
【図６】第１の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図７】（Ａ）〜（Ｄ）は第１の実施の形態のＣＭＯＳデバイスの製造工程（その一）を示した図である。
【図８】（Ｅ）、（Ｆ）は第１の実施の形態のＣＭＯＳデバイスの製造工程（その二）を示した図である。
【図９】第２の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１０】（Ａ）、（Ｂ）は第２の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【図１１】（Ａ）、（Ｂ）は、第２の実施の形態の変形例のＣＭＯＳデバイスの製造工程を示した図である。
【図１２】第３の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１３】（Ａ）〜（Ｃ）は、第３の実施の形態のＣＭＯＳデバイスの製造工程を示した図である。
【図１４】第４の実施の形態のＣＭＯＳデバイスを示した斜視図である。
【図１５】第４の実施の形態のＣＭＯＳデバイスを示した断面図である。
【図１６】第５の実施の形態である設計方法の一例を示したフローチャートである。
【図１７】第５の実施の形態である設計方法を使った製造工程を示した図である。
【図１８】第５の実施の形態の変形例である設計方法の一例を示したフローチャートである。
【符号の説明】
１０，４０，５０，６０ ＣＭＯＳデバイス
１１ 半導体基板
１２ 素子分離領域１２
１３Ａ，１３Ｂ 素子領域
１４Ａ ｐチャネルＭＯＳトランジスタ
１４Ｂ ｎチャネルＭＯＳトランジスタ
１６ プラグ
１７ 配線層
１８ 層間絶縁膜
１９ インダクタ素子
２０，４１，５１ 高抵抗領域
２１Ａ，２１Ｂ ウェル領域
５２ 多孔質層
６２ 凹部
Claims (5)
- 半導体基板中に、不純物元素を含み所定の電気抵抗値を有する素子領域と、
前記素子領域に形成された不純物拡散領域と、
前記半導体基板上に形成されたインダクタ素子と、
前記インダクタ素子の下側の半導体基板に形成され、素子領域の電気抵抗値よりも高い電気抵抗値を有し、インダクタ素子から発生する磁界による渦電流を抑制する高抵抗領域とを備え、
前記不純物拡散領域は前記インダクタ素子の下側で高抵抗領域により分離され、
前記半導体基板の裏面に、インダクタ素子に対応する位置に複数の凹部が形成されてなる半導体装置。 - 前記複数の凹部は、前記高抵抗領域が実現されているような深さまで形成されていることを特徴とする請求項１記載の半導体装置。
- 前記高抵抗領域は、絶縁性材料からなることを特徴とする請求項１または２記載の半導体装置。
- 半導体基板上にインダクタ素子を有する半導体装置の製造方法であって、
前記半導体基板の素子領域の近傍に、素子領域の電気抵抗値よりも高い電気抵抗値を有する高抵抗領域を形成する工程と、
前記素子領域にトランジスタを形成する工程と、
前記高抵抗領域上にインダクタ素子を形成する工程と、
前記半導体基板の裏面に、インダクタ素子に対応する位置に複数の凹部を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記高抵抗領域を形成する工程は、
前記半導体基板にトレンチを形成し、該トレンチを絶縁性材料を用いて充填して高抵抗領域を形成することを特徴とする請求項４記載の半導体装置の製造方法。
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