CN115881689A - 半导体器件 - Google Patents
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Abstract
本发明提供一种半导体器件。所述半导体器件形成于一半导体衬底上，且包括由导体构成的电感和图案化接地屏蔽结构，所述图案化接地屏蔽结构，包括位于所述电感形成区域的下方且在所述半导体衬底表面区域以预定间隔彼此绝缘形成的多个重掺杂区以及在所述重掺杂区上以所述预定间隔形成的导电层。与现有技术相比，通过将所述重掺杂区和所述导电层的组合用作图案化接地屏蔽结构，可减小图案化接地屏蔽结构的电阻，有助于提高电感品质因数Q。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
在含有高频电路的半导体器件中，有时会在半导体衬底上形成电感。此类电感会在半导体衬底内感应出感应电流，导致电感品质因数Q下降。
针对这一问题，目前已公开通过使用图案化接地屏蔽（Patterned GroundShield，PGS）结构防止电感品质因数Q下降的技术，但效果仍不理想，仍需要进一步降低PGS结构的电阻以进一步提高电感品质因数Q。
发明内容
为了提高电感品质因数Q，本发明提供一种半导体器件。所述半导体器件形成于一半导体衬底上，所述半导体器件包括由导体构成的电感和图案化接地屏蔽结构，所述图案化接地屏蔽结构包括位于所述电感形成区域的下方且在所述半导体衬底表面区域以预定间隔彼此绝缘形成的多个重掺杂区以及在所述重掺杂区上以所述预定间隔形成的导电层。
可选地，所述导电层包括多晶硅层、多晶硅-硅化物层和金属层中的一种或者两种以上的层叠体。
可选地，所述多晶硅层、所述多晶硅-硅化物层及所述重掺杂区具有n型掺杂。
可选地，所述多晶硅层或所述多晶硅-硅化物层的n型掺杂浓度为1×1019/cm3以上且1×1021/cm3以下。
可选地，所述重掺杂区的n型掺杂浓度为1×1019/cm3以上且1×1021/cm3以下。
可选地，所述导电层直接接触所述重掺杂区，以使所述导电层与所述重掺杂区电连接。
可选地，所述图案化接地屏蔽结构还包括分别接触所述导电层和所述重掺杂区的导电结构，所述导电层和所述重掺杂区通过所述导电结构电连接。
可选地，所述导电结构为金属硅化物层，所述金属硅化物层形成于所述重掺杂区的表面。
可选地，所述半导体器件还包括绝缘层和下穿通道，所述绝缘层覆盖所述图案化接地屏蔽结构，所述电感位于所述绝缘层表面，所述下穿通道形成于所述绝缘层内且与所述电感的一端连接。
可选地，所述半导体器件还包括形成于所述半导体衬底上的MOSFET。
本发明提供的半导体器件中，图案化接地屏蔽结构包括位于所述电感形成区域的下方且在所述半导体衬底表面内以预定间隔彼此绝缘形成的多个重掺杂区以及在所述重掺杂区上以所述预定间隔形成的导电层。与现有技术相比，通过将所述重掺杂区和所述导电层的组合用作图案化接地屏蔽结构，可减小图案化接地屏蔽结构的电阻，有助于提高电感品质因数Q。
附图说明
图1为本发明一实施例中半导体器件的平面示意图。
图2为本发明一实施例中半导体器件的PGS结构的平面示意图。
图3为本发明一实施例中半导体器件的截面示意图。
图4为本发明一实施例中半导体器件的截面示意图。
图5为本发明一实施例中半导体器件的制造方法的说明图。
图6为本发明另一实施例中半导体器件的截面示意图。
图7为本发明又一实施例中半导体器件的截面示意图。
图8为本发明又一实施例中半导体器件的截面示意图。
图9为本发明又一实施例中半导体器件的制造方法的说明图。
附图标记说明：
10-PGS结构；10a-重掺杂区；10b、10c、10d、10e、10f、10g-PGS导电层；12-电感导电层；14-下穿通道；20-半导体衬底；22-隔离绝缘层；24-绝缘层；28-侧墙；30-氧化层；100、102、104-半导体器件。
具体实施方式
以下结合附图和具体的实施例对本发明的半导体器件作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。
如图1至图4所示，本发明一实施例包括半导体器件100。半导体器件100在半导体衬底上形成，且包括由导体构成的电感。半导体器件100包括图案化接地屏蔽结构（即PGS结构10）、电感导电层12以及下穿通道14。需要说明的是，图1至图4的示意图用于对半导体器件100的基本结构进行说明，其中，图2为半导体器件100中PGS 结构10的一种示例。图3为沿图1中A-A线的截面示意图。图4为沿图1中B-B线的截面示意图。图1至图4中，对各组成要素进行了强调展示，各部分的尺寸有时并未按实际比例绘制，例如，由于栅极氧化层30较薄，因此有时并不绘出。
半导体器件100形成于半导体衬底20的表面。半导体衬底20为表面区域形成半导体器件100的衬底。半导体衬底20例如为硅衬底。半导体衬底20具有第一导电类型，第一导电类型例如为p型。
隔离绝缘层22为将构成PGS结构10的重掺杂区10a与PGS导电层10b电绝缘的绝缘区域。隔离绝缘层22设置为以将重掺杂区10a及PGS导电层10b电绝缘的方式围于各个区域四周。隔离绝缘层22可以为浅沟槽隔离（Shallow Trench Isolation（STI））区域。
重掺杂区10a为用作构成PGS结构10的一导电层的区域。重掺杂区10a通过在半导体衬底20的表面区域加入第二导电类型的掺杂物的方式形成。重掺杂区10a的第二导电类型掺杂浓度例如高于半导体衬底20的第一导电类型掺杂浓度。重掺杂区10a中例如加入了作为n型掺杂物的磷（P）或砷（As）。重掺杂区10a的n型掺杂浓度优选为1×1019/cm3以上且1×1021/cm3以下。重掺杂区10a的线宽和间距宽度的范围例如为设计规则的最小值至3μm。
PGS导电层10b为用作与重掺杂区10a组合构成PGS结构10的另一导电层的区域。PGS导电层10b设于半导体衬底20表面形成重掺杂区10a的区域上。在本实施方式中，PGS导电层10b为多晶硅-硅化物层。PGS导电层10b的厚度例如为50nm以上且500nm以下。形成多晶硅-硅化物层例如包括：先形成多晶硅层，所述多晶硅层可作为形成于半导体衬底20上的其它元件（MOSFET等）的栅极层，之后在该多晶硅层中例如加入作为n型掺杂物的磷（P）或砷（As），然后在沉积钴（Co）等物质的情况下使该多晶硅层硅化物化。PGS导电层10b的n型掺杂浓度例如为1×1019/cm3以上且1×1021/cm3以下，但不限于此，只要能够满足PGS结构10所需的导电性，也可根据半导体器件100的所需特性进行设置。此外，PGS导电层10b的线宽和间距宽度的范围例如为设计规则的最小值至3μm。
PGS结构10由重掺杂区10a和PGS导电层10b组合构成。如图1和图2所示，PGS结构10的平面图案可以包括多条线，且所述多条线呈自PGS结构10区域的中心向其四边分别辐射延伸的图案。该图案中的多条线除端部以外，彼此电绝缘。如此，可以减小电感导电层12在半导体衬底20内产生的涡电流。此外，PGS结构10不限于图1和图2所示图案，只要是能够减小涡电流的图案即可，PGS结构10的图案优选为不使PGS结构10内有大的涡电流流过的形状。
绝缘层24为在对半导体器件100进行机械保护的同时将PGS导电层10b、电感导电层12及下穿通道14电绝缘的层。绝缘层24以覆盖半导体器件100表面的方式形成。绝缘层24可以包括氧化硅层（SiO2）、氮化硅层（SiN）及氮氧化硅层（SiOxNy）中的至少一种。
电感导电层12为用作半导体器件100内的电感元件的导电层。电感导电层12优选由导电性较高的材料构成。电感导电层12例如包括铜（Cu）、银（Ag）、金（Au）、铝（Al）、钛（Ti）及钨（W）等金属中的一种或两种以上构成的层叠结构。电感导电层12的厚度例如为用作电感元件的厚度。如图1所示，电感导电层12例如为螺旋图案。电感导电层12可通过对金属层采用光刻技术和刻蚀技术图案化而形成。电感导电层12的一端作为电感元件的端部T1连至半导体器件100的外部。示例性地，电感导电层12的另一端与下述下穿通道14电连接，且作为电感元件的端部T2连至半导体器件100的外部。
下穿通道14为嵌入绝缘层24中的导电层，而且为将半导体器件100的电感元件的一端作为端部T2时所引出的导电层。下穿通道14优选由导电性较高的材料构成。下穿通道14例如包括铜（Cu）、银（Ag）、金（Au）、铝（Al）、钛（Ti）及钨（W）等金属中的一种或两种以上构成的层叠结构。下穿通道14的厚度例如为用作电感元件的厚度。如图1所示，下穿通道14以与螺旋图案电感的一端电连接且将其端部引出至半导体器件100外部的方式形成。下穿通道14可通过对金属层采用光刻技术和刻蚀技术图案化而形成。
本实施例中，重掺杂区10a和PGS导电层10b相互组合，用作PGS结构10。PGS结构10用作减小由流过电感导电层12的电流在半导体衬底20内感应出的感应电流的屏蔽结构。与现有技术相比，通过将重掺杂区10a和多晶硅化物PGS导电层10b组合用作PGS结构10，可减小PGS结构10的电阻，实现对电感导电层12的品质因数Q进行改善的技术效果。
图5为半导体器件100的制造方法的说明图，其中（a）~（d）中每个部分位于左边的截面从图1中AA线截取，而位于右边的截面从图1中BB线截取。下文中，参考图5，描述半导体器件100的制造方法。图5对构成半导体器件100的各个部分进行了强调展示，各个部分的平面方向尺寸和厚度方向尺寸有时未按实际比例绘制。例如，由于栅极氧化层30较薄，因此有时并不绘出。
半导体衬底20以p型掺杂硅衬底为例进行说明。
如图5中的（a）所示，在半导体衬底20的表面区域形成隔离绝缘层22。隔离绝缘层22可通过使用掩模的现有STI工艺形成。在STI工艺中，可利用氧化硅（SiO2）和氮化硅（SiN）为掩模在器件区域周围刻蚀沟槽，并以高密度等离子体CVD等工艺在所述沟槽内填充绝缘层，并通过化学机械抛光（CMP）工艺将该区域平坦化，从而形成隔离绝缘层22。
随后，如图5中的（b）所示，在半导体衬底20表面形成氧化层30。该氧化层30可同时用作形成于半导体衬底20上的其它元件（MOSFET等）的栅极氧化层。氧化层30可通过使用氧气（O2）等含氧气体或氮气（N2）等含氮气体的热氧化法形成。
形成氧化层30后，在半导体衬底20上涂敷光刻胶，并利用光刻技术处理所述光刻胶，形成在未形成隔离绝缘层22的区域具有开口的光刻胶层R。然后，以光刻胶层R为掩模，通过注入n型掺杂物的离子，在半导体衬底20表面区域形成重掺杂区10a。举例而言，以23keV的离子注入能量注入5×1015/cm2的砷（As）离子。
如图5中的（c）所示，形成重掺杂区10a后，进一步通过湿法刻蚀等技术，去除PGS结构10形成区域的氧化层30。其中，既可全部去除PGS结构10形成区域的氧化层30，也可以形成用于将多晶硅化物PGS导电层10b连接至重掺杂区10a的接触孔的方式，部分去除氧化层30。最后，去除光刻胶层R。
在此之后，在重掺杂区10a的形成区域上形成PGS导电层10b。PGS导电层10b的形成方法虽无具体限制，在PGS导电层10b为多晶硅层的情形中，可采用使用硅烷（SiH4）等含硅气体的化学气相沉积法（CVD法）形成。PGS导电层10b的厚度例如为200nm。
此外，在沉积多晶硅层以制作PGS导电层10b时，可同步利用多晶硅层形成半导体衬底20上的其它元件（MOSFET等）的栅极。由于已去除PGS结构10区域中的氧化层30，因此作为PGS导电层10b的多晶硅直接形成在重掺杂区10a上。此外，在形成于半导体衬底20上的其它元件（MOSFET等）的区域中，多晶硅形成于作为栅极氧化层的氧化层30上，且用作栅极。
之后，通过光刻技术和刻蚀技术，将多晶硅层图案化。在本实施例中，以使得所述多晶硅层在PGS结构10区域中仅残留于重掺杂区10a形成区域上的方式进行图案化。此外，形成PGS结构10的平面区域的范围例如大于由后续形成的电感导电层12形成的电感的平面区域的范围，且完全包含该电感的平面区域。
随后，对多晶硅层进行离子注入，以提高所述多晶硅层的导电能力。该步骤可与在用于形成半导体衬底20上的其它元件（MOSFET等）的区域中形成n型栅极、源区和漏区的离子注入步骤合并进行。举例而言，以23keV的离子注入能量注入3×1015/cm2的砷（As）离子。如此，使得形成于PGS结构10区域的多晶硅层也成为重掺杂层。
除此之外，本实施例还进行用于使多晶硅层硅化物化的自对准硅化物步骤。该步骤可与在用于形成半导体衬底20上的其它元件（MOSFET等）的区域中对n型栅极、源区和漏区的硅化处理的步骤合并进行。举例而言，在沉积6nm左右厚度的钴（Co）后，通过退火使所述多晶硅层转化为多晶硅-硅化物层，以获得PGS导电层10b。
通过上述方式，形成重掺杂区10a上层叠PGS导电层10b的PGS结构10。与现有技术相比，通过将高导电性的重掺杂区10a与多晶硅硅化物化的PGS导电层10b层叠，可减小PGS结构10的电阻。因此，作为针对电感导电层12的屏蔽层，可提高电感品质因数Q。
在形成PGS导电层10b后，如图5中的（d）所示，形成下穿通道14和电感导电层12。下穿通道14和电感导电层12可通过现有多层布线工艺形成。多层布线工艺以将绝缘层24沉积步骤、接触孔形成步骤、金属层沉积步骤、金属层图案化步骤彼此组合的方式进行。绝缘层24例如通过等离子体CVD等工艺将氧化硅（SiO2）和/或氮化硅（SiN）沉积至所需绝缘层厚度的方式形成。此外，绝缘层24也可通过以使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）将氧化硅层（SiO2）沉积至所需厚度的方式形成。形成绝缘层24后，涂敷光刻胶层，然后按照需求，通过光刻技术和刻蚀技术形成接触孔。在此之后，通过气相沉积法、溅射法或化学气相沉积法（CVD法）等工艺形成具有所需厚度的金属层。形成金属层之后，涂敷光刻胶层，然后通过光刻技术和刻蚀技术将金属层图案化为所需形状。此外，还可采用化学机械研磨（CMP）法将层叠的绝缘层和金属层适宜平坦化。通过重复上述步骤，形成具有图1至图4所示结构的下穿通道14和电感导电层12。
图6为本发明另一实施例中半导体器件102的截面示意图。如图6所示，本发明另一实施例包括半导体器件102，并且，相对于上面的实施例，所述半导体器件102中，以PGS导电层10c代替PGS导电层10b。图1也可作为半导体器件102的平面图。参见图1，半导体器件102的平面结构与一实施例的半导体器件100的平面结构相同。图6为沿图1中A-A一线的截面示意图。
在半导体器件100中，将多晶硅-硅化物层用作PGS导电层10b，而半导体器件102中，将重掺杂的多晶硅层用作PGS导电层10c。在该另一实施例中，利用如图5所示的制造步骤形成半导体器件102时，为了形成PGS导电层10c，不对多晶硅层进行硅化物化处理，而是直接使用多晶硅层构造PGS导电层10c。
在该另一实施例的半导体器件102中，重掺杂区10a和PGS导电层10c的组合用作PGS结构10。PGS结构10用于减小由流过电感导电层12的电流在半导体衬底内感应出的感应电流。与现有技术相比，通过将重掺杂区10a和多晶硅PGS导电层10c组合用作PGS结构10，可减小PGS结构10的电阻，并可实现对电感导电层12的品质因数Q进行改善的技术效果。
如图7和图8所示，本发明又一实施例包括半导体器件104，相对于上述实施例，半导体器件104以PGS导电层10d、10e、10g代替PGS导电层10b，并包括侧墙28。半导体器件104的平面结构例如与一实施例的半导体器件100的平面结构相同。图7和图8分别为沿图1中A-A和B-B两线的截面示意图。
半导体器件104中，PGS导电层10d、10e、10g为用作与重掺杂区10a组合构成PGS结构10的导电层的区域。
具体地，PGS导电层10d设于半导体衬底20表面的重掺杂区10a上。PGS导电层10d例如为多晶硅层。PGS导电层10d的厚度优选为50nm以上且500nm以下。其形成方式例如为，先在半导体衬底20上形成多晶硅层，然后在该多晶硅层中例如加入作为n型掺杂物的磷（P）或砷（As）。PGS导电层10b的掺杂浓度例如为1×1019/cm3以上且1×1021/cm3以下，然而，只要能够满足PGS结构10所需的导电性，也可根据半导体器件100的所需特性进行设置。
PGS导电层10e例如为将PGS导电层10d的表层硅化物化后的多晶硅-硅化物层。在形成作为PGS导电层10d的多晶硅层后，例如再沉积Co等物质并使所述多晶硅的表层硅化物化。
PGS导电层10d和PGS导电层10e的线宽和间距宽度的范围例如为设计规则的最小值至3μm。本实施例中，PGS导电层10d和PGS导电层10e构造为不覆盖重掺杂区10a的整个区域，而且留下供下述PGS导电层10f和PGS导电层10e经PGS导电层10g连接的区域。
PGS导电层10f为将重掺杂区10a的表层的一部分硅化物化后的区域。在形成重掺杂区10a后，例如在其表层的一部分上沉积Co等物质，并形成金属硅化物。PGS导电层10f的硅化物化可与PGS导电层10e的硅化物化同时进行。
PGS导电层10g为将硅化物化的PGS导电层10e和PGS导电层10f彼此连接的接触电极层。PGS导电层10g通过在设于绝缘层24内的接触孔中填充导电性材料的方式形成。举例而言，PGS导电层10g例如包括多晶硅层、金属层及金属硅化物中的一种或两种以上的层叠结构。具体而言，PGS导电层10g优选为钛（Ti）/氮化钛（TiN）/钨（W）的金属层叠结构。
侧墙28以覆盖导电层10d和导电层10e侧面的方式形成。侧墙28可以包括氧化硅层（SiO2）、氮化硅层（SiN）及氮氧化硅层（SiOxNy）中的一种或两种以上的层叠结构。侧墙28的厚度和宽度的范围例如为2nm以上且10nm以下，优选为3nm以上且6nm以下。
图9为半导体器件104的制造方法的说明图，其中（a）~（d）中每个部分位于左边的截面从图1中AA线截取，而位于右边的截面从图1中BB线截取。下文参考图9描述半导体器件104的制造方法。图9中，对构成半导体器件104的各个部分进行了强调展示，各个部分的平面方向尺寸和厚度方向尺寸有时未按实际比例绘制。
半导体衬底20以p型掺杂硅衬底为例进行说明。
如图9中的（a）所示，在半导体衬底20的表面区域形成隔离绝缘层22。该步骤与图5中的（a）所示半导体器件100的制造方法相同，因此不再赘述。随后，如图9中的（b）所示，形成重掺杂区10a。该步骤与图5中的（b）所示半导体器件100的制造方法相同，因此不再赘述。形成重掺杂区10a后，去除光刻胶层R。在本实施例中，这一过程中可无需去除氧化层30，因此具有减小栅极氧化层30受到污染的可能性的优点。
随后，如图9中的（c）所示，形成PGS导电层10d、PGS导电层10e、PGS导电层10f以及侧墙28。该图中，虽然全面保留栅极氧化层30，但由于其较薄，因此未示出。PGS导电层10d形成于重掺杂区10a上。PGS导电层10d的形成方法虽无具体限制，但在PGS导电层10d为多晶硅层的情形中，可采用使用硅烷（SiH4）等含硅气体的化学气相沉积法（CVD法）形成。所述多晶硅层的厚度例如为200nm。此后，通过以光刻技术和刻蚀技术将所述多晶硅层图案化，从而形成PGS导电层10d。在本实施方式中，PGS导电层10d的图案化布局使得PGS导电层10d与重掺杂区10a部分重叠，而且PGS导电层10g与重掺杂区10a相接的区域保留于重掺杂区10a内。
其后，对所述多晶硅层进行离子注入，以提高所述多晶硅层的导电能力。该步骤可与在用于形成半导体衬底20上的其它元件（MOSFET等）的区域中形成n型栅极、源区和漏区的离子注入步骤合并进行。举例而言，以23keV的离子注入能量注入3×1015/cm2的砷（As）离子。如此，使得形成于PGS结构10区域的所述多晶硅层成为重掺杂层。
之后，形成侧墙28。具体地，可形成覆盖导电层10d侧面以及重掺杂区10a和隔离绝缘层22部分表面的氧化硅层（SiO2）作为侧墙28。所述氧化硅层可通过使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）形成。此外，所述氧化硅层也可以通过使用氧气（O2）等含氧气体或氮气（N2）等含氮气体的化学气相沉积法（CVD）形成。通过以使用光刻技术的刻蚀法对所述氧化硅层进行刻蚀，形成覆盖PGS导电层10d侧面的侧墙28。侧墙28例如设置为具有自PGS导电层10d端部起2nm以上10nm以下左右的宽度。
此外，还进行用于使PGS导电层10d表层以及重掺杂区10a的一部分硅化物化而形成自对准硅化物的步骤。该步骤可与在形成于半导体衬底20上的其它元件（MOSFET等）的区域中对n型栅极、源区和漏区的硅化处理的步骤合并进行。举例而言，在沉积6nm左右厚度的钴（Co）后，通过退火使PGS导电层10d和重掺杂区10a的一部分硅化物化，分别形成相应区域的金属硅化物层，以分别作为PGS导电层10e和PGS导电层10f。
形成侧墙28后，如图9中的（d）所示，形成PGS导电层10g、下穿通道14以及电感导电层12。PGS导电层10g、下穿通道14以及电感导电层12可通过现有多层布线工艺形成。首先，形成覆盖半导体器件104表面的绝缘层24。举例而言，通过等离子体CVD等工艺，形成覆盖半导体器件104表面的氧化硅（SiO2）和/或氮化硅（SiN）绝缘层。随后，形成PGS导电层10g。其中，通过光刻技术，在绝缘层24和氧化层30中形成接触孔。所述接触孔形成为PGS导电层10g设置区域内的开口。其后，在绝缘层24和氧化层30内形成的接触孔中沉积填充钛（Ti）/氮化钛（TiN）/钨（W）的金属层叠结构，然而，PGS导电层10g的材料不限于此。之后，通过化学机械研磨（CMP）法将多余的金属去除，从而形成PGS导电层10g。
在此之后，与半导体器件100的制造方法类似，形成与半导体器件100中相应结构类似的下穿通道14和电感导电层12。
在半导体器件104中，重掺杂区10a和PGS导电层10d至PGS导电层10g的组合用作PGS结构10。PGS结构10是用于减小由流过电感导电层12的电流在半导体衬底内感应出的感应电流的屏蔽结构。与现有技术相比，通过将重掺杂区10a与PGS导电层10d至PGS导电层10g组合用作PGS结构10，可减小PGS结构10的电阻，并可实现对电感导电层12的品质因数Q进行改善的技术效果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种半导体器件，其特征在于，形成于一半导体衬底上，所述半导体器件包括：
由导体构成的电感；以及
图案化接地屏蔽结构，包括位于所述电感形成区域的下方且在所述半导体衬底表面区域以预定间隔彼此绝缘形成的多个重掺杂区以及在所述重掺杂区上以所述预定间隔形成的导电层。
2.如权利要求1所述的半导体器件，其特征在于，所述导电层包括多晶硅层、多晶硅-硅化物层和金属层中的一种或者两种以上的层叠体。
3.如权利要求2所述的半导体器件，其特征在于，所述多晶硅层、所述多晶硅-硅化物层及所述重掺杂区具有n型掺杂。
4.如权利要求3所述的半导体器件，其特征在于，所述多晶硅层或所述多晶硅-硅化物层的n型掺杂浓度为1×1019/cm3以上且1×1021/cm3以下。
5.如权利要求3所述的半导体器件，其特征在于，所述重掺杂区的n型掺杂浓度为1×1019/cm3以上且1×1021/cm3以下。
6.如权利要求1所述的半导体器件，其特征在于，所述导电层直接接触所述重掺杂区，以使所述导电层与所述重掺杂区电连接。
7.如权利要求1所述的半导体器件，其特征在于，所述图案化接地屏蔽结构还包括分别接触所述导电层和所述重掺杂区的导电结构，所述导电层和所述重掺杂区通过所述导电结构电连接。
8.如权利要求7所述的半导体器件，其特征在于，所述导电结构为金属硅化物层，所述金属硅化物层形成于所述重掺杂区的表面。
9.如权利要求1至8任一项所述的半导体器件，其特征在于，还包括：
绝缘层，覆盖所述图案化接地屏蔽结构，所述电感位于所述绝缘层表面；以及
下穿通道，形成于所述绝缘层内且与所述电感的一端连接。
10.如权利要求1至8任一项所述的半导体器件，其特征在于，还包括形成于所述半导体衬底上的MOSFET。
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