JP2003257993A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】サリサイド構造によることなく、電気的により
優れた特性を確保、維持することのできる半導体装置及
びその製造方法を提供する。 【解決手段】半導体層１０には、トランジスタ２０のソ
ース領域２０ｓ及びドレイン領域２０ｄ及びチャネル領
域２０ｃが形成されている。このチャネル領域２０ｃ上
には、トランジスタ２０のゲート絶縁膜２１及びポリシ
リコンからなるゲート電極２２が順次形成されている。
このゲート電極２２上には、金属電極３１が形成されて
おり、これらゲート絶縁膜２１、ゲート電極２２、金属
電極３１の側壁にサイドウォールスペーサ３０が形成さ
れている。また、上記ソース領域２０ｓ及びドレイン領
域２０ｄの上面には、上記サイドウォールスペーサ３０
と隣接してメタル層４０が形成されている。また、これ
ら金属電極３１、サイドウォールスペーサ３０、メタル
層４０の上部は平坦化されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高速化、微細化の要
求がますます重要なものとなってきている。ここで半導
体装置の高速化に際しては、これに搭載される各半導体
素子や素子間の電気的な抵抗の低減が重要となる。しか
し、例えばＭＯＳ型トランジスタにおいては、トランジ
スタ間の抵抗や、ゲート電極、ソース領域及びドレイン
領域自体の寄生抵抗が大きく、上記微細化に伴って、こ
れらの電気抵抗に起因する配線遅延やコンダクタンス劣
化が無視できない要素となってきている。そこで従来
は、上記ゲート電極やソース領域、ドレイン領域の表面
を金属元素と化合させたシリサイド構造とすることで、
こうした配線遅延やコンダクタンス劣化を低減する技術
も実用されている。また、このシリサイドを上記ゲート
電極やソース領域、ドレイン領域の表面に選択的且つ自
己整合的に形成する、いわゆるサリサイド構造も近年よ
く採用されている。

【０００３】このサリサイドに際しては通常、（ａ）多
結晶シリコンからなるゲート電極の側面に酸化シリコン
（ＳｉＯ₂）からなるサイドウォールスペーサを形成す
る。（ｂ）その後、素子全面に金属を蒸着し、これを熱
処理して自己整合的にゲート電極、ソース領域及びドレ
イン領域をシリサイド化する。（ｃ）残留した未反応金
属を除去する。といった処理が行われる。

【０００４】

【発明が解決しようとする課題】上記サリサイド構造に
よれば、ゲート電極やソース領域、ドレイン領域の配線
抵抗や寄生抵抗を低減することはできる。しかし、この
サリサイド構造を有するトランジスタは、ソース領域及
びドレイン領域を通して基板へのリーク電流が生じやす
くなることが知られている。また、こうしたリーク電流
を回避すべく、不純物の拡散領域を深くしてソース領域
やドレイン領域を形成することも考えられるが、この場
合、短チャネル効果についての回避要求とは相反するも
のとなる。

【０００５】ちなみに、この短チャネル効果とは、ソー
ス領域及びドレイン領域間のスイッチング機能が低下す
る現象であり、トランジスタのチャネル長が短くなるほ
どこうした現象も顕著となる。特に近年は、高速化を意
図して、トランジスタのチャネル長も縮小される傾向に
あるため、半導体装置としての性能を保つ上でも、この
短チャネル効果の抑制は重要な課題となっている。そし
て、この短チャネル効果を回避するためには、不純物の
拡散領域をより浅くしてソース領域やドレイン領域を形
成する必要がある。

【０００６】このように、サリサイド構造が配線抵抗や
寄生抵抗の低減に有効な構造であるとはいえ、短チャネ
ル効果等を考慮した半導体装置そのものの性能維持とな
ると、未だ改良の余地を残すものとなっている。

【０００７】本発明はこうした実情に鑑みてなされたも
のであり、その目的は、サリサイド構造によることな
く、電気的により優れた特性を確保、維持することので
きる半導体装置及びその製造方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、半導体層に形成されているトランジ
スタのソース領域及びドレイン領域の少なくとも一方の
上面にメタル層が形成されており、前記トランジスタの
ゲート電極の側壁に形成されているサイドウォールスペ
ーサと前記メタル層とが互いに隣接して形成されている
とともにそれらの上面が平坦化されてなることをその要
旨とする。

【０００９】上記構成では、サイドウォールスペーサと
メタル層とが互いに隣接して形成されている。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。しかも、これらサイドウ
ォールスペーサとメタル層との上面が平坦化されている
ために、トランジスタのゲート電極とメタル層とをサイ
ドウォールスペーサによって好適に絶縁することもでき
る。

【００１０】請求項２記載の発明は、半導体層に形成さ
れているトランジスタのソース領域上及びドレイン領域
上の少なくとも一方の全面がメタル層及び前記トランジ
スタのゲート電極の側壁に形成されているサイドウォー
ルスペーサで覆われてなることをその要旨とする。

【００１１】上記構成では、半導体層に形成されている
トランジスタのソース領域やドレイン領域の全面がメタ
ル層及びトランジスタのゲート電極の側壁に形成されて
いるサイドウォールスペーサで覆われている。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。

【００１２】請求項３記載の発明は、半導体層に形成さ
れているトランジスタのソース領域及びドレイン領域の
少なくとも一方の上面にメタル層が形成されており、該
メタル層と前記トランジスタのゲート電極との間が該ゲ
ート電極の側壁に形成されているサイドウォールスペー
サで絶縁されてなることをその要旨とする。

【００１３】上記構成では、メタル層とトランジスタの
ゲート電極との間がゲート電極の側壁に形成されている
サイドウォールスペーサで絶縁されている。したがっ
て、メタル層は、ソース領域やドレイン領域のチャネル
領域に最大限近接した位置まで形成されることとなる。
したがって、半導体層に形成されたトランジスタのソー
ス領域やドレイン領域の上面をシリサイド化することな
く、これらソース領域やドレイン領域の寄生抵抗にかか
る問題を好適に解消することができる。

【００１４】請求項４記載の発明は、半導体層にソース
領域及びドレイン領域の少なくとも一方が形成された複
数のトランジスタのうちの少なくとも２つのトランジス
タの前記半導体層に形成された領域間が同半導体層の上
面に形成されたメタル層によって電気的に接続されてな
ることをその要旨とする。

【００１５】２つのトランジスタの各ソース領域やドレ
イン領域を電気的に接続する際には、通常、トランジス
タを覆う層間絶縁膜上に形成される配線が用いられる。
しかし、この場合、層間絶縁膜にコンタクトホールを形
成しソース領域やドレイン領域と上記配線とを電気的に
接続する必要が生じる。そしてこの場合、コンタクトホ
ール形成に際してのソース領域やドレイン領域との合わ
せずれを考慮することとなるため、同ソース領域やドレ
イン領域の大面積化が避けられないものとなる。また、
ソース領域やドレイン領域とコンタクトホールとの接続
面とチャネル領域との間の長距離化も避けられないもの
となる。

【００１６】この点、上記構成では、２つのトランジス
タの各ソース領域やドレイン領域は、半導体層の上面に
形成されたメタル層によって電気的に接続される。この
ため、コンタクトホール形成に際しての合わせずれを考
慮することによるソース領域やドレイン領域の大面積化
を回避することができる。しかも、メタル層をソース領
域やドレイン領域のチャネル領域に最大限近接した位置
まで形成することもできる。したがって、半導体層に形
成されたトランジスタのソース領域やドレイン領域の上
面をシリサイド化することなく、これらソース領域やド
レイン領域の寄生抵抗にかかる問題を好適に解消するこ
とができるようになる。

【００１７】なお、請求項４記載の発明は、請求項５記
載の発明によるように、前記半導体層には素子分離溝に
絶縁物の充填された素子分離領域が形成されており、前
記メタル層が前記素子分離領域の上面に形成されて前記
２つのトランジスタの前記半導体層に形成されている領
域間が電気的に接続されてなるようにしてもよい。

【００１８】このように素子分離領域の上面にメタル層
を形成することで、例えばＣＭＯＳ回路における隣接す
るｐチャネルトランジスタとｎチャネルトランジスタと
を接続することもできる。

【００１９】請求項６記載の発明は、半導体層にトラン
ジスタのソース領域及びドレイン領域の少なくとも一方
が形成されているとともに、同半導体層上には素子分離
のための絶縁物が形成されており、前記トランジスタの
ゲート電極の側壁に形成されるサイドウォールスペーサ
と前記絶縁物との間には前記トランジスタの前記半導体
層に形成されている領域上を覆うようにメタル層が充填
されて且つ、これらサイドウォールスペーサ及びメタル
層の上面が平坦化されてなることをその要旨とする。

【００２０】上記構成では、トランジスタのソース領域
やドレイン領域上を覆うメタル層が同トランジスタのゲ
ート電極の側壁に形成されるサイドウォールスペーサと
素子分離のための絶縁物との間に充填されている。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができるようになる。しかも、
サイドウォールスペーサ及びメタル層の上面が平坦化さ
れているために、トランジスタのゲート電極とメタル層
とをサイドウォールスペーサによって好適に絶縁するこ
ともできる。

【００２１】請求項７記載の発明は、半導体層にトラン
ジスタのソース領域及びドレイン領域の少なくとも一方
が形成されているとともに、同半導体層上には素子分離
のための絶縁物が形成されており、前記トランジスタの
ゲート電極の側壁に形成されているサイドウォールスペ
ーサと前記絶縁物との間には前記トランジスタの前記半
導体層に形成されている領域上を覆うようにメタル層が
成膜されており、且つ該メタル層は前記サイドウォール
スペーサ側面に沿うかたちで成膜されてなることをその
要旨とする。

【００２２】上記構成では、トランジスタのソース領域
やドレイン領域上をメタル層が覆っている。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができるようになる。しかも、メタ
ル層がサイドウォールスペーサ側面に沿うかたちで成膜
されているために、サイドウォールスペーサの形成後、
金属を成膜しサイドウォールスペーサ上面の金属を除去
する等の簡易な工程にてメタル層を形成することもでき
る。

【００２３】なお、上記各請求項６又は７記載の発明
は、請求項８記載の発明によるように、前記素子分離の
ための絶縁物は、前記半導体層に形成された素子分離溝
に同半導体層の上面を超えて堆積された絶縁物であるよ
うにしてもよい。これにより、素子分離を好適に行うこ
とができる。

【００２４】請求項９記載の発明は、請求項１又は６〜
８のいずれかに記載の発明において、前記サイドウォー
ルスペーサの上部の一部が除去されて前記ゲート電極と
前記メタル層とを電気的に接続する導電物が更に埋め込
まれてなることをその要旨とする。

【００２５】上記構成によれば、サイドウォールスペー
サとメタル層との上面が平坦化されている場合であれ、
導電物によって、ソース領域やドレイン領域とゲート電
極との電気的なコンタクトを取ることができるようにな
る。

【００２６】請求項１０記載の発明は、請求項１〜９の
いずれかに記載の発明において、前記トランジスタのゲ
ート電極は半導体にて構成されるとともに、前記ゲート
電極上には金属電極が形成されており、前記ゲート電極
の側壁に形成されているサイドウォールスペーサが前記
金属電極の側壁を覆うようにして形成されてなることを
その要旨とする。

【００２７】上記構成では、ゲート電極上に金属電極が
形成されているために、ゲート電極の寄生抵抗にかかる
問題を的確に解消することができるようになる。請求項
１１記載の発明は、請求項１０記載の発明において、前
記金属電極と前記メタル層とが同一の金属からなること
をその要旨とする。

【００２８】上記構成では、金属電極とメタル層とが同
一の金属からなるため、これらを同一工程にて形成する
ことが可能となる。したがって、上記構成によれば、ゲ
ート電極やソース領域、ドレイン領域の寄生抵抗にかか
る問題を的確に解消することのできる半導体装置を簡易
な工程にて実現することができるようになる。

【００２９】請求項１２記載の発明は、請求項１〜９の
いずれかに記載の発明において、前記トランジスタのゲ
ート電極はその側壁が突出した凹状の金属からなること
をその要旨とする。

【００３０】上記構成によれば、ゲート電極を金属とす
ることで、同ゲート電極を不純物の注入された半導体に
て構成する場合に生じる空乏化を回避することができる
ようになる。しかも、このゲート電極は、その側壁が突
出した凹状の金属であって、サイドウォールスペーサに
てその側壁が覆われている。したがって、金属のパター
ニングのためのマスクを用いたエッチングをすることな
く、サイドウォールスペーサを形成後金属を成膜するこ
とでゲート電極を形成することができる。

【００３１】請求項１３記載の発明は、請求項１２記載
の発明において、前記ゲート電極と前記メタル層とが同
一の金属からなることをその要旨とする。上記構成で
は、ゲート電極とメタル層とが同一の金属からなるた
め、これらを同一工程にて形成することが可能となる。
したがって、上記構成によれば、ソース領域やドレイン
領域の寄生抵抗にかかる問題やゲート電極の空乏化の問
題を好適に回避することのできる半導体装置を簡易な工
程にて実現することができるようになる。

【００３２】請求項１４記載の発明は、請求項１０又は
１１記載の発明において、前記ゲート電極上の金属電極
は、複数の金属層からなることをその要旨とする。上記
構成によれば、金属電極を複数の金属層にて構成するこ
とで、要求される複数の要求要素を満たすことのできる
金属電極を形成することができるようになる。ここで
は、最下層の金属層としては半導体との反応性に乏しい
ものを優先し、上層の金属としては低抵抗なものを優先
することが望ましい。すなわち、最下層の金属層は上層
の金属層と比較して半導体との反応性に乏しいものと
し、上層の金属は最下層の金属と比較して低抵抗な金属
とすることが望ましい。

【００３３】請求項１５記載の発明は、請求項１〜１４
のいずれかに記載の発明において、前記メタル層は、複
数の金属層からなることをその要旨とする。上記構成に
よれば、メタル層を複数の金属層にて構成することで、
要求される複数の要求要素を満たすことのできるメタル
層を形成することができるようになる。ここでは、最下
層の金属層としては半導体との反応性に乏しいものを優
先し、上層の金属としては低抵抗なものを優先すること
が望ましい。すなわち、最下層の金属層は上層の金属層
と比較して半導体との反応性に乏しいものとし、上層の
金属は最下層の金属と比較して低抵抗な金属とすること
が望ましい。

【００３４】請求項１６記載の発明は、ソース領域及び
ドレイン領域の少なくとも一方の形成される半導体層上
にトランジスタのゲート絶縁膜及び半導体からなるゲー
ト電極及び雛形部材を順次積層形成する工程と、前記ゲ
ート電極及び前記雛形部材の側壁を覆うサイドウォール
スペーサを形成する工程と、前記雛形部材をエッチング
除去する工程と、前記半導体層上に金属を堆積し、前記
サイドウォールスペーサの両側に堆積された前記金属が
同サイドウォールスペーサによって絶縁されるようこれ
ら金属及びサイドウォールスペーサの上面を除去して平
坦化する工程とを有することをその要旨とする。

【００３５】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【００３６】また、雛形部材を用いることで、ゲート電
極の側壁を覆い且つその上部がゲート電極の上面から突
出したサイドウォールスペーサを形成する。そしてこの
サイドウォールスペーサ形成後、半導体層上に金属を堆
積するために、ゲート電極上に金属の電極が形成される
こととなる。したがって、このゲート電極の寄生抵抗に
かかる問題を好適に解消することができる。

【００３７】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【００３８】

【発明の実施の形態】（第１の実施形態）以下、本発明
にかかる半導体装置及びその製造方法をＣＭＯＳ回路を
備える半導体装置及びその製造方法に適用した第１の実
施形態について、図面を参照しつつ説明する。

【００３９】図１に、本実施形態にかかる半導体装置の
構成を示す。同図１に示されるように、シリコンからな
る半導体層１０には、素子分離溝（トレンチ）１１が形
成されており、同素子分離溝１１には絶縁物１２が充填
されて素子分離領域１３が形成されている。そして、半
導体層１０では、素子分離領域１３によってｎウェルと
ｐウェルとが分離されている。また、これらｎウェルや
ｐウェルには、ＭＯＳ型トランジスタ２０のソース領域
２０ｓ及びドレイン領域２０ｄが形成されている。そし
て、これらソース領域２０ｓ及びドレイン領域２０ｄ間
には、トランジスタ２０のチャネル領域２０ｃが形成さ
れている。このチャネル領域２０ｃ上には、トランジス
タ２０のゲート絶縁膜２１及びポリシリコンからなるゲ
ート電極２２が順次形成されている。

【００４０】このゲート電極２２上には、金属電極３１
が形成されており、これらゲート絶縁膜２１、ゲート電
極２２、金属電極３１の側壁にサイドウォールスペーサ
３０が形成されている。

【００４１】また、上記ソース領域２０ｓ及びドレイン
領域２０ｄの上面には、上記サイドウォールスペーサ３
０と隣接してメタル層４０が形成されている。そして、
上記ソース領域２０ｓ及びドレイン領域２０ｄの上面
は、このメタル層４０及びサイドウォールスペーサ３０
によってそれらの全面が覆われている。また、これら金
属電極３１、サイドウォールスペーサ３０、メタル層４
０の上部は平坦化されている。これにより、金属電極３
１とメタル層４０とは、サイドウォールスペーサ３０に
よって絶縁されることとなる。換言すれば、ゲート電極
２２とメタル層４０とは、サイドウォールスペーサ３０
によって絶縁されることとなる。

【００４２】なお、メタル層４０はプラグ５１によって
上層の配線層と電気的に接続されている。したがって、
トランジスタ２０のソース領域２０ｓやドレイン領域２
０ｄは、メタル層４０、プラグ５１を介して上層の配線
層と電気的に接続される。

【００４３】図２（ａ）に、本実施形態にかかる半導体
装置の断面図を示す。なお、この断面図は、先の図１に
示した斜視図の断面を表したものではない。ただし、先
の図１に示した部材と同種の部材については、同一の符
号を付した。同図２（ａ）に示されるように、金属電極
３１、サイドウォールスペーサ３０、メタル層４０の平
坦化された上部には、層間絶縁膜５０が形成されてい
る。そして、この層間絶縁膜５０には、コンタクトホー
ル５２が形成され、同コンタクトホール５２内にプラグ
５１が埋め込まれている。

【００４４】更に、図２（ｂ）に、先の図２（ａ）の平
面図を示す。同図２（ｂ）において、メタル層４０の形
成されない絶縁領域６０と金属電極３１とは交差してい
る。これにより、上記トランジスタ２０のソース領域２
０ｓとドレイン領域２０ｄとの絶縁を図る。なお、破線
にて示したサイドウォールスペーサ３０の形成領域で
は、メタル層４０は形成されない。ただし、同サイドウ
ォールスペーサ３０は、上記半導体層１０側に広がるテ
ーパ状に形成されているために、半導体層１０から離間
するにつれてメタル層４０の形成領域は拡大していく。

【００４５】なお、同図２（ｂ）に示すように、金属電
極３１は、ソース領域２０ｓ及びドレイン領域２０ｄに
よってはさまれる領域（チャネル領域）上を超えて形成
されている。そして、この下方のゲート電極２２も、ソ
ース領域２０ｓ及びドレイン領域２０ｄによってはさま
れる領域（チャネル領域）上を超えて形成されている。
換言すれば、ここでは、ゲート電極２２に、通常ゲート
配線と呼ばれる部分の一部を含めている。

【００４６】上述したように、ポリシリコンからなる上
記ゲート電極２２上には、金属電極３１が形成されてい
る。このため、ゲート電極２２の寄生抵抗にかかる問題
が解消される。また、この金属電極３１は、その下層が
窒化チタン（ＴｉＮ）、上層がタングステン（Ｗ）から
なる。これにより、要求される複数の要求要素を満たす
ことのできる金属電極３１を構成する。すなわち、下層
の金属層としてはシリコンとの反応性に乏しい窒化チタ
ンを用い、上層の金属としては低抵抗なタングステンを
用いることで、ポリシリコンからなるゲート電極２２と
の反応を抑制しつつ、低抵抗な金属電極３１とする。

【００４７】また、図１や図２（ａ）、図２（ｂ）に示
したように、メタル層４０は、ソース領域２０ｓやドレ
イン領域２０ｄ上面において、チャネル領域２０ｃに最
大限近接した位置まで形成されることとなる。したがっ
て、半導体層１０に形成されたトランジスタ２０のソー
ス領域２０ｓやドレイン領域２０ｄの上面をシリサイド
化することなく、これらソース領域２０ｓやドレイン領
域２０ｄの寄生抵抗にかかる問題が解消される。なお、
このメタル層４０も、その下層が窒化チタン（Ｔｉ
Ｎ）、上層がタングステン（Ｗ）からなる。これによ
り、要求される複数の要求要素を満たすことのできるメ
タル層４０を構成する。すなわち、下層の金属層として
はシリコンとの反応性に乏しい窒化チタンを用い、上層
の金属としては低抵抗なタングステンを用いることで、
シリコンからなるソース領域２０ｓやドレイン領域２０
ｄとの反応を抑制しつつ、低抵抗なメタル層４０とす
る。

【００４８】更に、図１や図２（ａ）、図２（ｂ）に示
したように、ｐウェルに形成されたｐチャネルトランジ
スタのソース領域２０ｓとｎウェルに形成されたｎチャ
ネルトランジスタのドレイン領域２０ｄとは、メタル層
４０によって電気的に接続されている。すなわち、素子
分離領域１３の上面に形成されたメタル層４０によって
電気的に接続されている。このため、コンタクトホール
形成に際しての合わせずれを考慮することによるソース
領域２０ｓやドレイン領域２０ｄの大面積化を回避する
ことができる。

【００４９】ちなみに、２つのトランジスタの各ソース
領域やドレイン領域を、同トランジスタを覆う層間絶縁
膜上に形成される配線を用いて電気的に接続する場合、
層間絶縁膜にコンタクトホールを形成しソース領域やド
レイン領域と上記配線とを電気的に接続する必要が生じ
る。そしてこの場合、図２（ｃ）に示すように、ソース
領域２０ｓ’やドレイン領域２０ｄ’上にコンタクトホ
ール５２’の面積を確保することとなるため、同ソース
領域２０ｓ’やドレイン領域２０ｄ’の大面積化が避け
られないものとなる。更に、コンタクトホール５１’形
成に際してのソース領域２０ｓ’やドレイン領域２０
ｄ’との合わせずれを考慮することとなるため、同ソー
ス領域２０ｓ’やドレイン領域２０ｄ’の大面積化が避
けられないものとなる。また、ソース領域２０ｓ’やド
レイン領域２０ｄ’におけるコンタクトホール５１’の
接続面とチャネル領域との間の長距離化も避けられない
ものとなる。

【００５０】ここで、本実施形態にかかる半導体装置の
製造工程について図３及び図４を用いて説明する。この
一連の工程では、まず、図３（ａ）に示すように、周知
の手法にて半導体層１０上に素子分離溝１１を形成し、
同素子分離溝１１に絶縁物１２を埋め込み素子分離領域
１３を形成する。なお、同図３（ａ）に示すように、こ
の間にｐウェルとｎウェルとを形成する。次に、図３
（ｂ）に示すように、上記ゲート絶縁膜２１とする例え
ば酸化シリコン膜２１’を成膜し、更に、上記ゲート電
極２２’とするポリシリコン膜２２’を例えば１０００
〜２０００Å成膜する。更に、窒化シリコン膜３１ｄを
例えば１０００〜３０００Å成膜する。

【００５１】次に、上記酸化シリコン膜２１’、ポリシ
リコン膜２２’、窒化シリコン膜３１ｄ上にフォトレジ
ストを形成し、これをマスクとしてエッチングを行う。
これにより、図３（ｃ）に示すように、ゲート絶縁膜２
１、ゲート電極２２、及び上記金属電極３１の雛形部材
である窒化シリコン膜３１ｄ’を形成する。この窒化シ
リコン膜３１ｄ’は、その平面形状がゲート電極２２と
同一の形状を有するものとなっている。その後、上記ソ
ース領域２０ｓ及びドレイン領域２０ｄとする領域にイ
オン注入を行う。このイオン注入は、ＬＤＤ（Lightly
Doped Drain）領域を形成するためのものである。この
イオン注入工程は、これを介してイオン注入を行うため
のスルー膜を形成する工程と、該スルー膜上に、ドナー
となるイオンとアクセプタとなるイオンとを注入する領
域を区切るフォトレジストをマスクとしてこれら各イオ
ンを注入する工程とを有する。なお、イオン注入の後に
は、上記フォトレジストやスルー膜は除去する。

【００５２】次に、図３（ｄ）に示すように、上記サイ
ドウォールスペーサ３０を形成すべく、酸化シリコン
（ＳｉＯ２）３０’を例えばＣＶＤ（化学気相成長）法
にて堆積する。次に、図３（ｅ）に示すように、上記酸
化シリコン３０’をエッチングして、スペーサ原型３
０’’を形成する。このエッチングは、例えば以下のよ
うな異方性エッチングと反応性プラズマエッチングとに
よるドライエッチングを用いて行えばよい。

【００５３】 ただし、ガスの流量は、標準状態での値とする。

【００５４】こうしてスペーサ原型３０’’を形成した
後、図４（ａ）に示すように、燐酸を用いて上記窒化シ
リコン膜３１ｄ’を除去する。これにより、スペーサ原
型３０’’は、ゲート電極２２の側壁を覆いつつも同ゲ
ート電極２２の上面に対して突出した構造となる。そし
て、この後、ゲート電極２２、ソース領域２０ｓ、ドレ
イン領域２０ｄに対して再度イオン注入を行う。そし
て、この後、注入された不純物（イオン）を活性化させ
るために熱処理を行う。これにより、図４（ａ）に示す
ように、ソース領域２０ｓやドレイン領域２０ｄが形成
される。

【００５５】そして、この熱処理の後、図４（ｂ）に示
すように、上記メタル層４０や金属電極３１とする金属
（窒化チタン及びタングステン）７０を堆積する。そし
て、図４（ｃ）に示すように、この金属（窒化チタン及
びタングステン）７０の堆積された半導体層１０の上部
から化学的機械研磨（ＣＭＰ）にて少なくとも上記スペ
ーサ原型３０’’の上端まで研磨する。これにより、上
記サイドウォールスペーサ３０が形成される。また、こ
れにより、メタル層の原型となるメタル原型層４０’と
金属電極３１とが形成される。そして、これらメタル原
型層４０’、サイドウォールスペーサ３０、金属電極３
１の上部は平坦化される。なお、この平坦化の作業は、
上記ゲート電極２２上に上記金属（窒化チタン及びタン
グステン）７０が十分残るように行う。換言すれば、上
記金属電極３１に対して十分な膜厚を確保しつつ行う。

【００５６】こうした平坦化の作業の後、メタル原型層
４０’のうち、先の図２（ｂ）に示した絶縁領域６０と
する部分をエッチング除去すべく、図４（ｄ）に示すよ
うに、マスク７１を形成する。このマスク７１の形成工
程は、例えば同マスク７１とする酸化シリコン（ＳｉＯ
２）膜を成膜後、フォトレジストにて同酸化シリコン膜
をエッチングすることで行うことができる。なお、この
エッチングは、以下に例示するような異方性のドライエ
ッチングにて行うようにすればよい。

【００５７】 ただし、ガスの流量は、標準状態での値とする。

【００５８】 ただし、ガスの流量は、標準状態での値とする。

【００５９】 ただし、ガスの流量は、標準状態での値とする。

【００６０】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）半導体層１０に形成されているトランジスタ２０
のソース領域２０ｓやドレイン領域２０ｄの全面がメタ
ル層４０及びサイドウォールスペーサ３０で覆われる構
成とした。このため、メタル層４０は、ソース領域２０
ｓやドレイン領域２０ｄのチャネル領域２０ｃに最大限
近接した位置まで形成されることとなる。したがって、
半導体層１０に形成されたトランジスタ２０のソース領
域２０ｓやドレイン領域２０ｄの上面をシリサイド化す
ることなく、これらソース領域２０ｓやドレイン領域２
０ｄの寄生抵抗にかかる問題を解消することができる。

【００６１】（２）ｐウェルに形成されたｐチャネルト
ランジスタのソース領域２０ｓとｎウェルに形成された
ｎチャネルトランジスタのドレイン領域２０ｄとを、メ
タル層４０によって電気的に接続した。すなわち、素子
分離領域１３の上面に形成されたメタル層４０によって
電気的に接続した。このため、コンタクトホール形成に
際しての合わせずれを考慮することによるソース領域２
０ｓやドレイン領域２０ｄの大面積化を回避することが
できる。

【００６２】（３）ポリシリコンからなる上記ゲート電
極２２上に、金属電極３１を形成した。このため、ゲー
ト電極２２の寄生抵抗にかかる問題を解消することがで
きる。

【００６３】（４）金属電極３１やメタル層４０を、そ
の下層が窒化チタン（ＴｉＮ）、上層がタングステン
（Ｗ）にて構成した。これにより、シリコンとの反応を
抑制しつつ、低抵抗な金属電極３１やメタル層４０を構
成することができる。

【００６４】（第２の実施形態）以下、本発明にかかる
半導体装置及びその製造方法をＣＭＯＳ回路を備える半
導体装置及びその製造方法に適用した第２の実施形態に
ついて、上記第１の実施形態との相違点を中心に図面を
参照しつつ説明する。

【００６５】上記第１の実施形態では、２つのトランジ
スタについて、それらの半導体層に形成されるソース領
域やドレイン領域をメタル層４０によって電気的に接続
した。これに対し、本実施形態では、単一のトランジス
タにおいて、ソース領域やドレイン領域とゲート電極と
の電気的な接続を行う。

【００６６】図５に、本実施形態にかかる半導体装置の
構成を示す。同図５に示されるように、本実施形態で
は、先の第１の実施形態にかかる半導体装置のサイドウ
ォールスペーサ３０の上部の一部が除去され、ここに導
電物４１が埋め込まれている。そして、この導電物４１
により金属電極３１とメタル層４０との電気的な接続を
行う。換言すれば、この導電物４１によりゲート電極２
２とメタル層４０との電気的な接続を行う。

【００６７】ここで、本実施形態にかかる半導体装置の
製造工程について図６を用いて説明する。この一連の工
程においては、図４（ｄ）に示した工程によってメタル
層４０を形成した後、まず図６（ａ）に示すように、サ
イドウォールスペーサ３０の上部以外を覆うようなレジ
ストパターン７２をフォトレジストにより形成する。そ
して、図６（ｂ）に示すように、このレジストパターン
７２をマスクとして、酸化シリコンのエッチングを行う
ことで、サイドウォールスペーサ３０の上部を除去す
る。なお、この上部の除去後、上記レジストパターン７
２を除去する。

【００６８】続いて、図６（ｃ）に示されるように、上
部の除去されたサイドウォールスペーサ３０やメタル層
４０、金属電極３１の上部から上記導電物４１とするタ
ングステン４１’を堆積する。そして、このタングステ
ン４１’の上方をＣＭＰ（化学的機械研磨）法にて研磨
し、先の図５に示したように、金属電極３１、サイドウ
ォールスペーサ３０、導電物４１、メタル層４０の上面
を平坦化する。このＣＭＰ工程は、上記サイドウォール
スペーサ３０の上部の除去された部分以外の部分におい
て、メタル層４０及び金属電極３１間が絶縁されるまで
行う。

【００６９】以上説明した本実施形態によれば、先の第
１の実施形態の上記（１）〜（４）の効果に加えて更に
以下の効果が得られるようになる。 （５）導電物４１によって、ソース領域２０ｓやドレイ
ン領域２０ｄとゲート電極２２との電気的なコンタクト
を取ることができるようになる。

【００７０】（第３の実施形態）以下、本発明にかかる
半導体装置及びその製造方法をＣＭＯＳ回路を備える半
導体装置及びその製造方法に適用した第３の実施形態に
ついて、上記第１の実施形態との相違点を中心に図面を
参照しつつ説明する。

【００７１】上記第１の実施形態では、ゲート電極２２
をポリシリコンにて構成した。しかし、このようにゲー
ト電極２２をポリシリコンにて構成すると、ゲート電極
の空乏化が生じることがある。そこで、本実施形態で
は、このゲート電極についても金属にて構成する。

【００７２】図７に本実施形態にかかる半導体装置の断
面構成を示す。なお、ここでは先の図２（ａ）に示した
部材と同種の部材には、同図２（ａ）に付与された符号
に１００を加算した符号を付した。

【００７３】同図７に示されるように、本実施形態にか
かる半導体装置では、ゲート絶縁膜１２１上には、その
側壁が突出した凹状の金属からなるゲート電極１２２が
形成されている。また、サイドウォールスペーサ１３０
とともに、トランジスタ１２０のソース領域１２０ｓ及
びドレイン領域１２０ｄの全面を覆うようにしてメタル
層１４０が形成されている。ただし、このメタル層１４
０はサイドウォールスペーサ１３０の側面に沿うかたち
で形成されている。そして、ソース領域１２０ｓ及びド
レイン領域１２０ｄの上に形成されたメタル層１４０の
上面は、サイドウォールスペーサ１３０の上面よりも半
導体層１１０側に位置する。

【００７４】そして、これらゲート電極１２２やメタル
層１４０上には層間絶縁膜１５０が形成されている。ま
た、この層間絶縁膜１５０には、コンタクトホール１５
２が形成されており、同コンタクトホール１５２内に埋
め込まれたプラグ１５１によってメタル層１４０と上層
の配線層（図示略）とが電気的に接続されている。した
がって、トランジスタのソース領域１２０ｓやドレイン
領域１２０ｄと上層の配線層とがメタル層１４０及びプ
ラグ１５１によって電気的に接続される。

【００７５】次に、本実施形態にかかる半導体装置の製
造工程について、図８及び図９を用いて説明する。この
一連の工程では、まず、周知の手法にてシリコンからな
る半導体層１１０上に素子分離溝１１１を形成し、同素
子分離溝１１１に絶縁物１１２を埋め込み素子分離領域
１１３を形成する。また、同図８（ａ）に示すように、
この間にｐウェルとｎウェルとを形成する。次に、図８
（ａ）に示すように、上記ゲート絶縁膜１２１とする例
えば酸化シリコン膜１２１’を成膜し、更に、窒化シリ
コン膜１２２ｄを成膜する。ここで、窒化シリコン膜１
２２ｄは、上記ゲート電極１２２を上記サイドウォール
スペーサ１３０に形成するためのものであり、その膜厚
が上記ゲート電極１２２の膜厚よりも厚く設定されてい
る。

【００７６】次に、先の図３（ｃ）〜図３（ｅ）に準じ
た工程によって、図８（ｂ）に示すように、ゲート絶縁
膜１２１、スペーサ原型１３０’’、雛形部材１２２
ｄ’を形成する。ここで、雛形部材１２２ｄ’は、上記
窒化シリコン膜１２２ｄをエッチングして形成されるも
のである。この雛形部材１２２ｄ’は、その平面形状が
ゲート絶縁膜１２１と同一の形状となっている。

【００７７】こうしてスペーサ原型１３０’’を形成し
た後、図８（ｃ）に示すように、燐酸を用いて上記窒化
シリコン膜１２２ｄ’を除去する。これにより、スペー
サ原型１３０’’は、ゲート電極１２２の側壁を覆いつ
つも同ゲート電極１２２の上面に対して突出した構造と
なる。そして、この後、ゲート電極１２２、ソース領域
１２０ｓ、ドレイン領域１２０ｄに対して再度イオン注
入を行う。そして、この後、注入された不純物（イオ
ン）を活性化させるために熱処理を行う。これにより、
同図８（ｃ）に示すように、ソース領域１２０ｓやドレ
イン領域１２０ｄが形成される。

【００７８】そして、この熱処理の後、同図８（ｃ）に
示すように、上記メタル層１４０やゲート電極１２２と
する金属（窒化チタン）１６０を成膜する。更に、同図
８（ｃ）に示すように、この金属１６０上に酸化シリコ
ン１６１を堆積する。

【００７９】そして、図９（ａ）に示すように、この酸
化シリコン１６１の堆積された半導体層１１０の上部か
ら化学的機械研磨（ＣＭＰ）にて少なくとも上記スペー
サ原型１３０’’の上端まで研磨する。これにより、上
記サイドウォールスペーサ１３０が形成される。また、
これにより、メタル層の原型となるメタル原型層１４
０’とゲート電極１２２とが形成される。そして、これ
らメタル原型層１４０’、サイドウォールスペーサ１３
０、ゲート電極１２２、酸化シリコン１６１’の上部は
平坦化される。

【００８０】こうした平坦化の作業の後、図９（ｂ）に
示すように、メタル原型層１４０’のうち、先の図２
（ｂ）同様、絶縁領域とする部分をエッチング除去すべ
く、フォトレジストによりマスク１６２を形成する。そ
して、図９（ｃ）に示すように、これをマスクとして先
の図４（ｄ）に示した工程に準じた異方性ドライエッチ
ングにて上記酸化シリコン１６１’をエッチングする。
こうしてエッチングされ上記メタル層１４０に対応して
パターニングされた酸化シリコン１６１’’を形成す
る。

【００８１】そして、図９（ｄ）に示すように、酸化シ
リコン１６１’’をマスクとして、上記メタル原型層１
４０’をエッチングしメタル層１４０を形成する。な
お、このエッチングは、先の図４（ｄ）に示した工程に
準じた異方性のドライエッチングにて行うようにすれば
よい。

【００８２】以上説明した本実施形態によれば、先の第
１の実施形態の上記（１）及び（２）の効果に加えて以
下の効果が得られるようになる。 （６）ゲート電極１２２を金属とすることで、同ゲート
電極１２２を不純物の注入された半導体にて構成する場
合に生じる空乏化を回避することができるようになる。

【００８３】（７）サイドウォールスペーサを形成後金
属を成膜することでゲート電極１２２を簡易に形成する
ことができる。 （第４の実施形態）以下、本発明にかかる半導体装置及
びその製造方法をＣＭＯＳ回路を備える半導体装置及び
その製造方法に適用した第４の実施形態について、上記
第１の実施形態との相違点を中心に図面を参照しつつ説
明する。

【００８４】上記第１の実施形態では、ｐウェルに形成
されたｐチャネルトランジスタのソース領域２０ｓとｎ
ウェルに形成されたｎチャネルトランジスタのドレイン
領域２０ｄとを、メタル層４０によって電気的に接続し
た。すなわち、素子分離領域１３の上面に形成されたメ
タル層４０によって電気的に接続した。しかし、このよ
うに素子分離領域にまで配線を行う際には、既存のレイ
アウトツールによる設計が行えないことがある。すなわ
ち、既存のレイアウトツールによっては、層間絶縁膜を
介すことなく半導体層上で配線を行うことに対処できな
いことがある。

【００８５】そこで、本実施形態では、メタル層を素子
分離領域上に形成しないようにすることにより、こうし
た既存のレイアウトツールに対応できるようにする。図
１０に、本実施形態にかかる半導体装置の構成を示す。

【００８６】同図１０に示すように、シリコンからなる
半導体層２１０上には、素子分離溝２１１が形成されて
おり、この素子分離溝２１１に絶縁物２１２が充填され
て素子分離領域２１３が形成されている。また、これら
素子分離領域２１３間には、トランジスタ２２０が形成
されている。すなわち、半導体層２１０上に、ソース領
域２２０ｓ及びドレイン領域２２０ｄが形成されてお
り、また半導体層２１０上にゲート絶縁膜２２１、ゲー
ト電極２２２が順次形成されている。また、ゲート電極
２２２上には先の第１の実施形態の金属電極３１と同様
の構成を有する金属電極２３１が形成されている。

【００８７】更に、サイドウォールスペーサ２３０と素
子分離領域２１３との間には、先の第１の実施形態のメ
タル層４０と同様の構成を有するメタル層２４０が形成
されている。そして、上記金属電極２３１及びサイドウ
ォールスペーサ２３０及びメタル層２４０の上面は平坦
化されている。これにより、金属電極２３１とメタル層
２４０との間がサイドウォールスペーサ２３０によって
絶縁される。換言すれば、ゲート電極２２２とメタル層
２４０との間がサイドウォールスペーサ２３０によって
絶縁される。

【００８８】また、金属電極２３１や、サイドウォール
スペーサ２３０、メタル層２４０上には層間絶縁膜２５
０が形成されている。この層間絶縁膜２５０には、コン
タクトホール１５２が形成され、同コンタクトホール１
５２内にプラグ１５１が埋め込まれている。これによ
り、メタル層２４０と上層の配線層（図示略）とが電気
的に接続されるようになる。換言すれば、メタル層２４
０及びプラグ２５１を介して、ソース領域２２０ｓやド
レイン領域２２０ｄと上層の配線層（図示略）とが電気
的に接続されるようになる。

【００８９】ここで、本実施形態にかかる半導体装置の
製造工程について図１１及び図１２を用いて説明する。
この一連の工程においては、まず図１１（ａ）に示すよ
うに、酸化シリコン（ＳｉＯ２）膜２６０を成膜後、窒
化シリコン（ＳｉＮ）膜２６１を３０００〜１０００
Å、好ましくは３０００〜６０００Å成膜する。次に、
図１１（ｂ）に示すように、窒化シリコン膜２６１上に
リソグラフィ技術によってレジストパターンを形成し、
同レジストパターンをマスクとして窒化シリコン膜２６
１及び酸化シリコン膜２６０を上記素子分離溝２１１に
対応してパターニングする。そして、このパターニング
された窒化シリコン膜２６１’をマスクとして、半導体
層２１０に素子分離溝２１１を形成する。

【００９０】こうして素子分離溝２１１を形成した後、
図１１（ｃ）に示すように、上記絶縁物２１２とする酸
化シリコン（ＳｉＯ２）を堆積し、アニールを行う。こ
のアニールは、酸化シリコンを高密度化させるために行
うものである。このアニールの後、図１２（ａ）に示す
ように、上記窒化シリコン膜２６１’をストッパ膜とし
つつ堆積された酸化シリコンの上面をＣＭＰ（化学的機
械研磨）法にて研磨する。これにより、酸化シリコン２
７０’と窒化シリコン膜２６１’との上面を平坦化す
る。

【００９１】そして、図１２（ｂ）に示すように、上記
窒化シリコン膜２６１’及び酸化シリコン膜２６０’を
除去する。これにより、酸化シリコン２７０は、素子分
離溝２１１の開口面から突出した構造に、換言すれば半
導体層２１０の上面から突出した構造となる。この後、
半導体層２１０に対してダミー酸化、インプラ工程を経
るが、ダミー酸化された膜の除去（半導体層２１０の洗
浄）には希釈されたフッ化水素（ＨＦ）とオゾン水、過
酸化水素（Ｈ₂Ｏ₂）などを用いる。すなわち、こうした
工程では、酸化シリコン２７０の上面が極力減少しない
ようにする。

【００９２】その後、図１２（ｃ）に示すように、先の
第１の実施形態と同様の工程にて、ゲート絶縁膜２２１
やゲート電極２２２、スペーサ原型２３０’、上記金属
電極２３１の雛形部材とする窒化シリコン膜２３１ｄ’
を形成する。そして、窒化シリコン膜２３１ｄ’を除去
することで、図１２（ｄ）に示すように、サイドウォー
ルスペーサ２３０は、ゲート電極２２２の側壁を覆いつ
つも同ゲート電極２２２の上面に対して突出した構造と
なる。そして、この後、ゲート電極２２２や、上記ソー
ス領域２２０ｓ、ドレイン領域２２０ｄとする領域に対
して再度イオン注入を行う。そして、この後、注入され
た不純物（イオン）を活性化させるために熱処理を行
う。これにより、同図１２（ｄ）に示すように、ソース
領域２２０ｓやドレイン領域２２０ｄが形成される。更
に、同図１２（ｄ）に示すように、上記金属電極２３１
やメタル層２４０とする金属（窒化シリコン及びタング
ステン）２８０を成膜する。

【００９３】そして、この金属２８０の堆積後、図１２
（ｅ）に示すように、同金属２８０の堆積された半導体
層２１０の上部から化学的機械研磨（ＣＭＰ）にて少な
くとも上記スペーサ原型２３０’の上端まで研磨する。
これにより、上記サイドウォールスペーサ２３０が形成
される。また、これにより、上記メタル層２４０と金属
電極２３１とが形成される。そして、これらメタル層２
４０、サイドウォールスペーサ２３０、金属電極２３１
の上部は平坦化される。

【００９４】こうして平坦化作業の後に、先の図１０に
示す層間絶縁膜２５０を形成し、更に、コンタクトホー
ル２５２、プラグ２５１を形成する。以上説明した本実
施形態によれば、先の第１の実施形態の上記（１）及び
（３）の効果に加えて以下の効果が得られるようにな
る。

【００９５】（８）メタル層２４０をサイドウォールス
ペーサ２３０と素子分離領域２１３との間に形成するこ
とで、既存のレイアウトツールに対応できるようにな
る。 （９）素子分離溝２１１上に絶縁物を堆積させる際、半
導体層２１０の上面を超えて堆積されるようにし、ま
た、これをエッチングすることで素子分離溝２１１上に
酸化シリコン２７０を形成した。これにより、上記メタ
ル層２４０を自己整合的に形成することができる。

【００９６】なお、上記各実施形態は、以下のように変
更して実施してもよい。 ・ゲート絶縁膜を酸化シリコンにて形成する代わりに、
任意の高誘電体膜等、任意の絶縁膜を用いて形成しても
よい。

【００９７】・サイドウォールスペーサは、必ずしもゲ
ート電極の側壁全面を覆わなくてもよい。例えば先の図
２（ｂ）に示す絶縁領域６０上には形成されていなくて
もよい。

【００９８】・上記第２の実施形態では、先の図４
（ｄ）に例示した工程によるメタル層の形成後、図６に
示した工程を行ったが、これに限らない。例えば先の図
４（ｃ）に例示した工程後に行ってもよい。

【００９９】・上記第１〜第４の実施形態において、サ
イドウォールスペーサをゲート電極の上面から突出させ
るための雛形部材としては、窒化シリコン膜に限らな
い。 ・上記第１の実施形態や第４の実施形態において、サイ
ドウォールスペーサをゲート電極の上面から突出させる
工程を有していなくてもよい。例えば、ゲート電極の側
壁をサイドウォールスペーサで覆った後に半導体層に金
属を堆積し、堆積された金属及びサイドウォールスペー
サ及びゲート電極を平坦化することでメタル層を形成し
てもよい。この際、ゲート電極はポリシリコンに限らな
い。また、例えばゲート電極の側壁をサイドウォールス
ペーサで覆った後に、上記第３の実施形態のように半導
体層に金属及び絶縁物を堆積し、堆積された金属及び絶
縁物及びサイドウォールスペーサ及びゲート電極を平坦
化するようにしてもよい。

【０１００】・上記第１の実施形態や第４の実施形態に
おいて、金属を堆積後、これとサイドウォールスペーサ
とを平坦化する代わりに、上記第３の実施形態のように
金属及び絶縁物を堆積してこれとサイドウォールスペー
サとを平坦化するようにしてもよい。

【０１０１】・上記第３の実施形態において、金属及び
絶縁物を堆積後、これらとサイドウォールスペーサとを
平坦化する代わりに、金属のみを堆積してこれとサイド
ウォールスペーサとを平坦化するようにしてもよい。

【０１０２】・上記各実施形態及びその変形例にかかる
平坦化は、必ずしもＣＭＰ（化学的機械研磨）法による
ものに限らない。 ・必ずしも平坦化の工程を有さなくてもよい。すなわ
ち、例えば第１及び第２及び第４の実施形態及びそれら
の変形例においては、平坦化に代えて、サイドウォール
スペーサの両側の金属を同サイドウォールスペーサによ
って絶縁する工程を有すればよい。また、例えば上記第
３の実施形態及びその変形例においては、平坦化に代え
て、ゲート電極と金属とをサイドウォールスペーサによ
って絶縁することのできる工程を有すればよい。

【０１０３】・上記各実施形態及びその変形例で堆積す
る金属や絶縁物の素材は、適宜変更してよい。 ・上記各実施形態における素子分離領域の形成手法とし
ては、素子分離溝を形成するものに限らず、素子分離の
ための絶縁物としてＬＯＣＯＳ（Local Oxidation Of S
ilicon）などを用いてもよい。

【０１０４】・先の図４（ｄ）に例示したメタル層の形
成工程においては、金属電極がエッチングされないよう
マスクがなされていた。しかし、この工程において、金
属電極もエッチングされるようにしてもよい。

【０１０５】・先の図９（ｄ）に示したメタル層の形成
工程においては、ゲート電極のエッチングもなされる。
しかし、この工程において、凹状のゲート電極の上端部
のエッチングがなされないようにマスクをしてもよい。

【０１０６】・半導体としてはシリコンに限らない。な
お、上記各実施形態及びそれら変形例から把握すること
のできる技術思想としては、以下のものがある。

【０１０７】（１）ソース領域及びドレイン領域の少な
くとも一方の形成される半導体層上にトランジスタのゲ
ート絶縁膜及び雛形部材を順次積層形成するとともに該
雛形部材の側壁を覆うサイドウォールスペーサを形成す
る工程と、前記雛形部材をエッチング除去する工程と、
前記半導体層上に金属を堆積し、前記サイドウォールス
ペーサの両側に堆積された前記金属が前記サイドウォー
ルスペーサによって絶縁されるよう少なくとも前記金属
の上部を除去してサイドウォールスペーサ及びその両側
の金属の上面を平坦化し、前記ゲート絶縁膜上に形成さ
れた金属をゲート電極とする工程とを有する半導体装置
の製造方法。

【０１０８】上記製造方法では、トランジスタのソース
領域やドレイン領域上に形成される金属がサイドウォー
ルスペーサと隣接して形成されることとなる。したがっ
て、半導体層に形成されるトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。しかも、金属によってゲ
ート電極を形成するために、ゲート電極を半導体で形成
する場合に生じる空乏化の問題を回避することもでき
る。

【０１０９】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１１０】（２）ソース領域及びドレイン領域の少な
くとも一方の形成される半導体層上にトランジスタのゲ
ート絶縁膜及びゲート電極及び該ゲート電極の側壁を覆
うサイドウォールスペーサを形成した後、前記半導体層
上に金属を堆積し、該金属と前記ゲート電極とが前記サ
イドウォールスペーサによって絶縁されるよう少なくと
も前記金属の上部を除去してこれら金属及びゲート電極
及びサイドウォールスペーサの上面を平坦化することを
特徴とする半導体装置の製造方法。

【０１１１】上記製造方法では、トランジスタのソース
領域やドレイン領域上に形成される金属がサイドウォー
ルスペーサと隣接して形成されることとなる。したがっ
て、半導体層に形成されるトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。

【０１１２】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１１３】（３）請求項１６又は上記（１）又は
（２）に記載の半導体装置の製造方法において、前記サ
イドウォールスペーサとともに平坦化された金属をエッ
チングして該金属からトランジスタ間の配線を形成する
工程を更に有することを特徴とする半導体装置の製造方
法。

【０１１４】２つのトランジスタの各ソース領域やドレ
イン領域を電気的に接続する際には、通常、トランジス
タを覆う層間絶縁膜上に形成される配線が用いられる。
しかし、この場合、層間絶縁膜にコンタクトホールを形
成しソース領域やドレイン領域と上記配線とを電気的に
接続する必要が生じる。そしてこの際、コンタクトホー
ル形成に際してのソース領域やドレイン領域との合わせ
ずれを考慮することとなるため、同ソース領域やドレイ
ン領域の大面積化が避けられないものとなる。また、ソ
ース領域やドレイン領域とコンタクトホールとの接続面
とチャネル領域との間の長距離化も避けられないものと
なる。

【０１１５】この点、上記製造方法によれば、接続を所
望するトランジスタ間を半導体層の上面に形成された金
属によって的確に接続することができる。このため、コ
ンタクトホール形成に際しての合わせずれを考慮するこ
とによるソース領域やドレイン領域の大面積化を回避す
ることができる。

【０１１６】更に、上記製造方法によれば、コンタクト
ホールの形成工程等を有していなくてもトランジスタ間
の配線を行うことができるために、工程の簡略化を図る
こともできる。

【０１１７】（４）請求項１６記載の発明において、前
記サイドウォールスペーサとともに平坦化された金属を
エッチングして該金属からトランジスタ間の配線を形成
する工程を更に有するとともに、このエッチングに際し
て前記ゲート電極上に形成された金属の上面をエッチン
グすることを特徴とする半導体装置の製造方法。

【０１１８】上記製造方法によれば、接続を所望するト
ランジスタ間を半導体層の上面に形成された金属によっ
て的確に接続することができる。このため、コンタクト
ホール形成に際しての合わせずれを考慮することによる
ソース領域やドレイン領域の大面積化を回避することが
できる。また、上記製造方法では、金属のエッチングに
際して、ゲート電極の上面を合わせてエッチングするこ
とで、サイドウォールスペーサの両側の金属を好適に絶
縁することができるようになる。

【０１１９】更に、上記製造方法によれば、コンタクト
ホールの形成工程等を有していなくてもトランジスタ間
の配線を行うことができるために、工程の簡略化を図る
こともできる。

【０１２０】（５）上記（１）又は（２）記載の発明に
おいて、前記サイドウォールスペーサとともに平坦化さ
れた金属をエッチングして該金属からトランジスタ間の
配線を形成する工程を更に有するとともに、このエッチ
ングに際して前記ゲート電極の上面をエッチングするこ
とをその要旨とする。

【０１２１】上記製造方法によれば、接続を所望するト
ランジスタ間を半導体層の上面に形成された金属によっ
て的確に接続することができる。このため、コンタクト
ホール形成に際しての合わせずれを考慮することによる
ソース領域やドレイン領域の大面積化を回避することが
できる。また、上記製造方法では、金属のエッチングに
際して、ゲート電極の上面を合わせてエッチングするこ
とで、サイドウォールスペーサの両側のゲート電極と金
属とを好適に絶縁することができるようになる。

【０１２２】更に、上記製造方法によれば、コンタクト
ホールの形成工程等を有していなくてもトランジスタ間
の配線を行うことができるために、工程の簡略化を図る
こともできる。

【０１２３】なお、上記各（３）〜（５）のいずれかに
記載の発明は、前記金属のエッチングに際して、酸化シ
リコン膜又は窒化シリコン膜をマスクとして用いるよう
にしてもよい。これにより、金属のエッチングを好適に
行うことができる。

【０１２４】（６）ソース領域及びドレイン領域の少な
くとも一方の形成される半導体層上にトランジスタのゲ
ート絶縁膜及び半導体からなるゲート電極及び雛形部材
を順次積層形成する工程と、前記ゲート電極及び前記雛
形部材の側壁を覆うサイドウォールスペーサを形成する
工程と、前記雛形部材をエッチング除去する工程と、前
記半導体層上に金属及び絶縁物を順次堆積し、前記サイ
ドウォールスペーサの両側に堆積される金属が同サイド
ウォールスペーサによって絶縁されるよう少なくとも前
記金属及び前記絶縁物の上部を除去してこれら金属及び
絶縁物及びサイドウォールスペーサの上面を平坦化する
工程とを有する半導体装置の製造方法。

【０１２５】上記製造方法では、トランジスタのソース
領域やドレイン領域上に形成される金属がサイドウォー
ルスペーサと隣接して形成されることとなる。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。

【０１２６】また、雛形部材を用いることで、ゲート電
極の側壁を覆い且つその上部がゲート電極の上面から突
出したサイドウォールスペーサを形成する。そしてこの
サイドウォールスペーサ形成後、半導体層上に金属を堆
積するために、ゲート電極上に金属の電極が形成される
こととなる。したがって、このゲート電極の寄生抵抗に
かかる問題を好適に解消することができる。

【０１２７】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１２８】（７）ソース領域及びドレイン領域の少な
くとも一方の形成される半導体層上にトランジスタのゲ
ート絶縁膜及び雛形部材を順次積層形成するとともに該
雛形部材の側壁を覆うサイドウォールスペーサを形成す
る工程と、前記雛形部材をエッチング除去する工程と、
前記半導体層上に金属及び絶縁物を順次堆積する工程
と、前記サイドウォールスペーサの両側に堆積される前
記金属が前記サイドウォールスペーサによって絶縁され
るよう少なくとも前記金属及び絶縁物の上部を除去して
サイドウォールスペーサ及びその両側の金属の上面を平
坦化し、前記ゲート絶縁膜上に形成された金属をゲート
電極とする工程とを有する半導体装置の製造方法。

【０１２９】上記製造方法では、トランジスタのソース
領域やドレイン領域上に形成される金属がサイドウォー
ルスペーサと隣接して形成されることとなる。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。しかも、金属によってゲ
ート電極を形成するために、ゲート電極を半導体で形成
する場合に生じる空乏化の問題を回避することもでき
る。

【０１３０】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１３１】（８）ソース領域及びドレイン領域の少な
くとも一方の形成される半導体層上にゲート絶縁膜及び
ゲート電極及び該ゲート電極の側壁を覆うサイドウォー
ルスペーサを形成した後、前記半導体層上に金属及び絶
縁物を順次堆積し、前記金属と前記ゲート電極とが前記
サイドウォールスペーサによって絶縁されるよう少なく
とも前記金属の上部を除去してこれら金属及び絶縁物及
びゲート電極及びサイドウォールスペーサの上面を平坦
化することを特徴とする半導体装置の製造方法。

【０１３２】上記製造方法では、トランジスタのソース
領域やドレイン領域上に形成される金属がサイドウォー
ルスペーサと隣接して形成されることとなる。したがっ
て、半導体層に形成されたトランジスタのソース領域や
ドレイン領域の上面をシリサイド化することなく、これ
らソース領域やドレイン領域の寄生抵抗にかかる問題を
好適に解消することができる。

【０１３３】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１３４】（９）上記（６）〜（８）記載の発明にお
いて、前記平坦化の後、前記絶縁物をエッチングする工
程と、前記エッチングされた絶縁物をマスクとしてその
下に形成されている前記金属をエッチングしてトランジ
スタ間の配線を形成する工程とを更に有することを特徴
とする半導体装置の製造方法。

【０１３５】２つのトランジスタの各ソース領域やドレ
イン領域を電気的に接続する際には、通常、トランジス
タを覆う層間絶縁膜上に形成される配線が用いられる。
しかし、この場合、層間絶縁膜にコンタクトホールを形
成しソース領域やドレイン領域と上記配線とを電気的に
接続する必要が生じる。そしてこの際、コンタクトホー
ル形成に際してのソース領域やドレイン領域との合わせ
ずれを考慮することとなるため、同ソース領域やドレイ
ン領域の大面積化が避けられないものとなる。また、ソ
ース領域やドレイン領域とコンタクトホールとの接続面
とチャネル領域との間の長距離化も避けられないものと
なる。

【０１３６】この点、上記製造方法によれば、接続を所
望するトランジスタ間を半導体層の上面に形成された金
属によって的確に接続することができる。このため、コ
ンタクトホール形成に際しての合わせずれを考慮するこ
とによるソース領域やドレイン領域の大面積化を回避す
ることができる。

【０１３７】更に、上記製造方法によれば、コンタクト
ホールの形成工程等を有していなくてもトランジスタ間
の配線を行うことができるために、工程の簡略化を図る
こともできる。

【０１３８】（１０）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及び半導体からなるゲート電極及び雛形部材を順
次積層形成する工程と、前記ゲート電極及び前記雛形部
材の側壁を覆うサイドウォールスペーサを形成する工程
と、前記雛形部材を除去する工程と、前記半導体層上に
金属を堆積させる工程と、前記サイドウォールスペーサ
及び前記金属及び前記絶縁物の上部を除去してその上面
を平坦化して前記ゲート電極及び前記金属間を前記サイ
ドウォールスペーサによって絶縁する工程とを有する半
導体装置の製造方法。

【０１３９】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１４０】また、雛形部材を用いることで、ゲート電
極の側壁を覆い且つその上部がゲート電極の上面から突
出したサイドウォールスペーサを形成する。そしてこの
サイドウォールスペーサ形成後、半導体層上に金属を堆
積するために、ゲート電極上に金属の電極が形成される
こととなる。したがって、このゲート電極の寄生抵抗に
かかる問題を好適に解消することができる。

【０１４１】更に、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１４２】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１４３】（１１）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及び雛形部材を順次積層形成するとともに該雛形
部材の側壁を覆うサイドウォールスペーサを形成する工
程と、前記雛形部材をエッチング除去する工程と、前記
半導体層上に金属を堆積させる工程と、少なくとも前記
金属の上部を除去することで前記サイドウォールスペー
サ及び前記金属及び前記絶縁物の上面を平坦化して前記
サイドウォールスペーサの両側に堆積された前記金属を
同サイドウォールスペーサによって絶縁する工程とを有
する半導体装置の製造方法。

【０１４４】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１４５】また、雛形部材を用いることで、ゲート絶
縁膜の側壁を覆い且つその上部がゲート電極の上面から
突出したサイドウォールスペーサを形成する。そしてこ
のサイドウォールスペーサ形成後、半導体層上に金属を
堆積するために、ゲート絶縁膜上に金属のゲート電極が
形成されることとなる。このように金属によってゲート
電極を形成するために、ゲート電極を半導体で形成する
場合に生じる空乏化の問題を回避することもできる。

【０１４６】更に、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１４７】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１４８】（１２）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及びゲート電極及び該ゲート電極の側壁を覆うサ
イドウォールスペーサを形成する工程と、前記半導体層
上に金属を堆積させる工程と、少なくとも前記金属の上
部を除去することで前記ゲート電極及び前記サイドウォ
ールスペーサ及び前記金属及び前記絶縁物の上面を平坦
化して前記ゲート電極及び前記金属間を前記サイドウォ
ールスペーサによって絶縁する工程とを有する半導体装
置の製造方法。

【０１４９】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１５０】更に、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１５１】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１５２】（１３）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及び半導体からなるゲート電極及び雛形部材を順
次積層形成する工程と、前記ゲート電極及び前記雛形部
材の側壁を覆うサイドウォールスペーサを形成する工程
と、前記雛形部材を除去する工程と、前記半導体層上に
金属及び絶縁膜を順次堆積させる工程と、前記サイドウ
ォールスペーサ及び前記金属及び前記絶縁物及び絶縁膜
の上部を除去してその上面を平坦化して前記ゲート電極
及び前記金属間を前記サイドウォールスペーサによって
絶縁する工程とを有する半導体装置の製造方法。

【０１５３】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１５４】また、雛形部材を用いることで、ゲート電
極の側壁を覆い且つその上部がゲート電極の上面から突
出したサイドウォールスペーサを形成する。そしてこの
サイドウォールスペーサ形成後、半導体層上に金属を堆
積するために、ゲート電極上に金属の電極が形成される
こととなる。したがって、このゲート電極の寄生抵抗に
かかる問題を好適に解消することができる。

【０１５５】更に、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１５６】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１５７】（１４）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及び雛形部材を順次積層形成するとともに該雛形
部材の側壁を覆うサイドウォールスペーサを形成する工
程と、前記雛形部材をエッチング除去する工程と、前記
半導体層上に金属及び絶縁膜を順次堆積させる工程と、
少なくとも前記金属及び前記絶縁膜の上部を除去するこ
とで前記サイドウォールスペーサ及び前記金属及び前記
絶縁物及び絶縁膜の上面を平坦化して前記サイドウォー
ルスペーサの両側に堆積された前記金属を同サイドウォ
ールスペーサによって絶縁する工程とを有する半導体装
置の製造方法。

【０１５８】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１５９】また、雛形部材を用いることで、ゲート絶
縁膜の側壁を覆い且つその上部がゲート絶縁膜の上面か
ら突出したサイドウォールスペーサを形成する。そして
このサイドウォールスペーサ形成後、半導体層上に金属
を堆積するために、ゲート絶縁膜上に金属のゲート電極
が形成されることとなる。このように、ゲート電極が金
属にて形成されるため、ゲート電極を半導体にて形成す
る場合に生じる空乏化の問題を好適に回避することがで
きる。

【０１６０】更に、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１６１】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１６２】（１５）ソース領域及びドレイン領域の少
なくとも一方の形成される半導体層上に素子分離のため
の絶縁物を形成する工程と、前記半導体層上に、ゲート
絶縁膜及びゲート電極及び該ゲート電極の側壁を覆うサ
イドウォールスペーサを形成する工程と、前記半導体層
上に金属及び絶縁膜を順次堆積させる工程と、少なくと
も前記金属及び前記絶縁膜の上部を除去することで前記
ゲート電極及び前記サイドウォールスペーサ及び前記金
属及び前記絶縁物及び絶縁膜の上面を平坦化して前記ゲ
ート電極及び前記金属間を前記サイドウォールスペーサ
によって絶縁する工程とを有する半導体装置の製造方
法。

【０１６３】上記製造方法によれば、トランジスタのソ
ース領域やドレイン領域上に形成される金属がサイドウ
ォールスペーサと隣接して形成されることとなる。した
がって、半導体層に形成されたトランジスタのソース領
域やドレイン領域の上面をシリサイド化することなく、
これらソース領域やドレイン領域の寄生抵抗にかかる問
題を好適に解消することができる。

【０１６４】また、上記製造方法によれば、ソース領域
やドレイン領域上に堆積される金属は、素子分離のため
の絶縁物とサイドウォールスペーサとで絶縁される。こ
のため、素子分離のための絶縁物を隔てた領域間の絶縁
も好適に行うことができる。

【０１６５】なお、半導体層へ不純物を注入しこの不純
物の注入された領域を活性化することでソース領域やド
レイン領域を形成する工程は、上記金属を堆積する工程
の前までに行うことが望ましい。また、半導体層へ不純
物を注入しこの不純物の注入された領域を活性化するこ
とでソース領域やドレイン領域を形成する工程は、サイ
ドウォールスペーサを形成する工程以後に行うことが望
ましい。そして、この際、サイドウォールスペーサの形
成前に半導体層に上記ソース領域やドレイン領域を形成
する工程におけるよりも濃度の低い不純物を注入するこ
とで、半導体層にＬＤＤ領域を形成することが望まし
い。

【０１６６】また、上記（１０）〜（１５）のいずれか
に記載の発明は、前記半導体層上に素子分離のための絶
縁物を形成する工程は、前記半導体層上に素子分離溝を
形成する工程と、前記素子分離溝上に絶縁物をその開口
面を超えて堆積する工程とを有するようにしてもよい。
これにより、素子分離のための絶縁物を好適に形成する
ことができる。

【０１６７】（１６）請求項１６または（１）〜（１
５）のいずれかに記載の発明において、前記サイドウォ
ールスペーサの一部をエッチング除去する工程と、前記
エッチング除去された部分に導電物を埋め込むことで前
記ゲート電極と前記金属とを電気的に接続する工程とを
有することを特徴とする半導体装置の製造方法。

【０１６８】上記製造方法によれば、サイドウォールス
ペーサとソース領域やドレイン領域上に堆積された金属
との上面が平坦化されている場合であれ、導電物によっ
て、ソース領域やドレイン領域とゲート電極との電気的
なコンタクトを取ることができるようになる。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の第１の実施形態の
斜視図。

【図２】同実施形態の断面図及び平面図。

【図３】同実施形態にかかる半導体装置の製造工程を示
す断面図。

【図４】同実施形態にかかる半導体装置の製造工程を示
す断面図。

【図５】本発明にかかる半導体装置の第２の実施形態の
断面図。

【図６】同実施形態にかかる半導体装置の製造工程を示
す断面図。

【図７】本発明にかかる半導体装置の第３の実施形態の
断面図。

【図８】同実施形態にかかる半導体装置の製造工程を示
す断面図。

【図９】同実施形態にかかる半導体装置の製造工程を示
す断面図。

【図１０】本発明にかかる半導体装置の第４の実施形態
の断面図。

【図１１】同実施形態にかかる半導体装置の製造工程を
示す断面図。

【図１２】同実施形態にかかる半導体装置の製造工程を
示す断面図。

【符号の説明】

１０…半導体層、１１…素子分離溝、１２…絶縁物、１
３…素子分離領域、２０…トランジスタ、２０ｓ…ソー
ス領域、２０ｄ…ドレイン領域、２０ｃ…チャネル領
域、２１…ゲート絶縁膜、２２…ゲート電極、３０…サ
イドウォールスペーサ、３１…金属電極、３１ｄ…窒化
シリコン、４０…メタル層、４１…導電物、５０…層間
絶縁膜、５１…プラグ、５２…コンタクトホール、６０
…絶縁領域、７０…金属、７１…マスク、７２…レジス
トパターン、１１０…半導体層、１１１…素子分離溝、
１１２…絶縁物、１１３…素子分離領域、１２０…トラ
ンジスタ、１２０ｓ…ソース領域、１２０ｄ…ドレイン
領域、１２１…ゲート絶縁膜、１２２…ゲート電極、１
２２ｄ…窒化シリコン膜、１３０…サイドウォールスペ
ーサ、１４０…メタル層、１５０…層間絶縁膜、１５１
…プラグ、１５２…コンタクトホール、１６０…金属、
１６１…酸化シリコン、１６２…マスク、２１０…半導
体層、２１１…素子分離溝、２１２…絶縁物、２１３…
素子分離領域、２２０…トランジスタ、２２０ｓ…ソー
ス領域、２２０ｄ…ドレイン領域、２２１…ゲート絶縁
膜、２３０…サイドウォールスペーサ、２３１…金属電
極、２４０…メタル層、２５０…層間絶縁膜、２５１…
プラグ、２５２…コンタクトホール、２６０…酸化シリ
コン膜、２６１…窒化シリコン膜、２７０…酸化シリコ
ン、２８０…金属。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｘ Ｆターム(参考） 4M104 AA01 BB01 BB18 BB30 CC01 CC05 DD03 DD04 DD06 DD63 DD64 DD66 DD71 DD75 DD91 EE03 EE05 EE09 EE16 EE17 GG09 GG10 HH12 HH14 HH16 5F048 AA08 AC03 BA01 BB01 BB04 BB05 BB09 BB13 BC06 BE03 BF01 BF07 BF11 BF16 BG14 DA19 DA25 5F140 AA01 AA10 AB03 AC00 BA01 BF01 BF04 BF10 BF20 BF21 BF27 BF42 BG08 BG11 BG12 BG22 BG36 BG37 BG40 BG45 BG52 BG53 BG54 BH15 BJ10 BJ11 BJ17 BJ25 BJ27 BK02 BK13 BK21 BK37 BK39 CB04 CB08 CB10 CF00

Claims (16)

【特許請求の範囲】
1. 【請求項１】半導体層に形成されているトランジスタの
   ソース領域及びドレイン領域の少なくとも一方の上面に
   メタル層が形成されており、前記トランジスタのゲート
   電極の側壁に形成されているサイドウォールスペーサと
   前記メタル層とが互いに隣接して形成されているととも
   にそれらの上面が平坦化されてなることを特徴とする半
   導体装置。
2. 【請求項２】半導体層に形成されているトランジスタの
   ソース領域上及びドレイン領域上の少なくとも一方の全
   面がメタル層及び前記トランジスタのゲート電極の側壁
   に形成されているサイドウォールスペーサで覆われてな
   ることを特徴とする半導体装置。
3. 【請求項３】半導体層に形成されているトランジスタの
   ソース領域及びドレイン領域の少なくとも一方の上面に
   メタル層が形成されており、該メタル層と前記トランジ
   スタのゲート電極との間が該ゲート電極の側壁に形成さ
   れているサイドウォールスペーサで絶縁されてなること
   を特徴とする半導体装置。
4. 【請求項４】半導体層にソース領域及びドレイン領域の
   少なくとも一方が形成された複数のトランジスタのうち
   の少なくとも２つのトランジスタの前記半導体層に形成
   された領域間が同半導体層の上面に形成されたメタル層
   によって電気的に接続されてなることを特徴とする半導
   体装置。
5. 【請求項５】前記半導体層には素子分離溝に絶縁物の充
   填された素子分離領域が形成されており、前記メタル層
   が前記素子分離領域の上面に形成されて前記２つのトラ
   ンジスタの前記半導体層に形成されている領域間が電気
   的に接続されてなる請求項４記載の半導体装置。
6. 【請求項６】半導体層にトランジスタのソース領域及び
   ドレイン領域の少なくとも一方が形成されているととも
   に、同半導体層上には素子分離のための絶縁物が形成さ
   れており、前記トランジスタのゲート電極の側壁に形成
   されるサイドウォールスペーサと前記絶縁物との間には
   前記トランジスタの前記半導体層に形成されている領域
   上を覆うようにメタル層が充填されて且つ、これらサイ
   ドウォールスペーサ及びメタル層の上面が平坦化されて
   なることを特徴とする半導体装置。
7. 【請求項７】半導体層にトランジスタのソース領域及び
   ドレイン領域の少なくとも一方が形成されているととも
   に、同半導体層上には素子分離のための絶縁物が形成さ
   れており、前記トランジスタのゲート電極の側壁に形成
   されているサイドウォールスペーサと前記絶縁物との間
   には前記トランジスタの前記半導体層に形成されている
   領域上を覆うようにメタル層が成膜されており、且つ該
   メタル層は前記サイドウォールスペーサ側面に沿うかた
   ちで成膜されてなることを特徴とする半導体装置。
8. 【請求項８】前記素子分離のための絶縁物は、前記半導
   体層に形成された素子分離溝に同半導体層の上面を超え
   て堆積された絶縁物である請求項６又は７記載の半導体
   装置。
9. 【請求項９】請求項１又は６〜８のいずれかに記載の半
   導体装置において、 前記サイドウォールスペーサの上部の一部が除去されて
   前記ゲート電極と前記メタル層とを電気的に接続する導
   電物が更に埋め込まれてなることを特徴とする半導体装
   置。
10. 【請求項１０】請求項１〜９のいずれかに記載の半導体
    装置において、 前記トランジスタのゲート電極は半導体にて構成される
    とともに、前記ゲート電極上には金属電極が形成されて
    おり、前記ゲート電極の側壁に形成されているサイドウ
    ォールスペーサが前記金属電極の側壁を覆うようにして
    形成されてなることを特徴とする半導体装置。
11. 【請求項１１】前記金属電極と前記メタル層とが同一の
    金属からなる請求項１０記載の半導体装置。
12. 【請求項１２】前記トランジスタのゲート電極はその側
    壁が突出した凹状の金属からなる請求項１〜９のいずれ
    かに記載の半導体装置。
13. 【請求項１３】前記ゲート電極と前記メタル層とが同一
    の金属からなる請求項１２記載の半導体装置。
14. 【請求項１４】前記ゲート電極上の金属電極は、複数の
    金属層からなる請求項１０又は１１記載の半導体装置。
15. 【請求項１５】前記メタル層は、複数の金属層からなる
    請求項１〜１４のいずれかに記載の半導体装置。
16. 【請求項１６】ソース領域及びドレイン領域の少なくと
    も一方の形成される半導体層上にトランジスタのゲート
    絶縁膜及び半導体からなるゲート電極及び雛形部材を順
    次積層形成する工程と、 前記ゲート電極及び前記雛形部材の側壁を覆うサイドウ
    ォールスペーサを形成する工程と、 前記雛形部材をエッチング除去する工程と、 前記半導体層上に金属を堆積し、前記サイドウォールス
    ペーサの両側に堆積された前記金属が同サイドウォール
    スペーサによって絶縁されるようこれら金属及びサイド
    ウォールスペーサの上面を除去して平坦化する工程と、 を有する半導体装置の製造方法。