CN102237311A - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN102237311A
CN102237311A CN2010101575741A CN201010157574A CN102237311A CN 102237311 A CN102237311 A CN 102237311A CN 2010101575741 A CN2010101575741 A CN 2010101575741A CN 201010157574 A CN201010157574 A CN 201010157574A CN 102237311 A CN102237311 A CN 102237311A
Authority
CN
China
Prior art keywords
contact site
grid
source
drain region
deposit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101575741A
Other languages
English (en)
Other versions
CN102237311B (zh
Inventor
尹海洲
骆志炯
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201010157574.1A priority Critical patent/CN102237311B/zh
Priority to EP10850023.2A priority patent/EP2562794A4/en
Priority to US12/999,796 priority patent/US8377777B2/en
Priority to PCT/CN2010/001429 priority patent/WO2011130889A1/zh
Priority to GB1122185.0A priority patent/GB2484221B/en
Priority to CN201090000827.8U priority patent/CN202839549U/zh
Publication of CN102237311A publication Critical patent/CN102237311A/zh
Application granted granted Critical
Publication of CN102237311B publication Critical patent/CN102237311B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件及其制作方法，该半导体器件包括：半导体衬底；在半导体衬底上形成的栅极、栅极两侧的侧墙、以及源/漏区；位于源/漏区上的下接触部，下接触部与侧墙的外壁紧邻形成，且底部覆盖源/漏区的至少一部分，同一晶体管的源/漏区之间通过层间介质层进行隔离；形成在栅极、侧墙、源/漏区以及下接触部上的层间介质层，以及在层间介质层中形成的与下接触部相对应的上接触部。本发明的实施例适用于半导体器件的接触部制造。

Description

半导体器件及其制作方法
技术领域
本申请一般地涉及集成电路制造领域，更为具体地，涉及一种半导体器件及其制作方法，特别是半导体器件中的接触部及接触部的制作。
背景技术
随着集成电路(IC)芯片尺寸不断变小，IC芯片各层之间的接触部也变得越来越小。然而，通过传统工艺来制作日益变小的接触部时，存在各种各样的问题。例如，为了刻蚀出穿过介质层的小接触孔，需要对反应离子刻蚀(RIE)进行高偏置，但是这会导致接触孔RIE的刻蚀选择性减小。在这种情况下，RIE要么导致介质层的刻蚀不足(低RIE偏置)，要么导致介质层的刻蚀过度(高RIE偏置)。
为了解决这一问题，参考文献1(US 2009/0072400A1)中公开了一种以两部分的形式来形成接触部的工艺。具体来说，接触部包括两部分：下接触部和上接触部。首先，在第一介质层中形成下接触部；然后，在位于第一介质层之上的第二介质层中形成上接触部。上、下接触部相互对准并电接触，从而形成完整的接触部。这样，通过分两个步骤来形成接触部，减小了单次刻蚀接触孔时的困难。
但是，在这种工艺中，下接触部的形成依赖于光刻，这对于套准(overlay)和接触孔关键尺寸有着严格的要求。否则很容易在栅极与源/漏接触部之间造成短路。有鉴于此，需要提供一种新颖的半导体器件及其制作方法，以克服上述现有技术中的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件及其制作方法，以克服上述现有技术中的问题，特别是消除形成下接触部时对于光刻的要求。
根据本发明的一个方面，提供了一种半导体器件的制作方法，包括：提供半导体衬底；在半导体衬底上形成栅极、栅极两侧的侧墙、以及侧墙两侧的源/漏区；在半导体衬底上淀积接触部材料，对该接触部材料进行平坦化处理至栅极的顶部露出；再对该接触部材料进行刻蚀，刻蚀中保留覆盖源/漏区的至少一部分接触部材料以形成下接触部，并使得同一晶体管结构的源/漏之间电隔离；淀积层间介质层；以及在层间介质层中形成与上述下接触部相对应的接触孔，并在接触孔中填充接触部材料以形成上接触部。
优选地，在半导体衬底上淀积接触部材料的步骤可以包括：依次淀积第一衬层和第一导电材料层；并对所淀积的第一衬层和第一导电材料层进行平坦化，直至到达栅极顶部。
对接触部材料进行刻蚀的步骤可以包括：涂覆光刻胶并进行构图，其中构图后的光刻胶覆盖源/漏区的至少一部分，在相邻晶体管结构的源/漏区之间留有间隔，并且覆盖的宽度小于栅极的宽度；以及利用构图后的光刻胶作为掩模，对接触部材料进行刻蚀形成源/漏区的下接触部。
在接触孔中填充接触部材料以形成上接触部的步骤可以包括：依次淀积第二衬层和第二导电材料层；以及对所淀积的第二衬层和第二导电材料层进行平坦化，直至到达所述层间介质层的顶部。
其中，在形成下接触部之后且在淀积所述层间介质层之前，可以采用替换栅极技术形成栅堆叠，因此本发明实施例的工艺兼容替换栅技术。
根据本发明的另一方面，提供了一种半导体器件，包括：半导体衬底；在该半导体衬底上形成的栅极、栅极两侧的侧墙、以及侧墙两侧的源/漏区；位于源/漏区上的下接触部，该下接触部与侧墙的外壁紧邻形成，且底部覆盖源/漏区的至少一部分，同一晶体管结构的源/漏区之间通过层间介质层进行隔离；形成在栅极、侧墙、源/漏区以及下接触部上的层间介质层，以及在层间介质层中形成的与所述下接触部相对应的上接触部。
优选地，下接触部由依次淀积的第一衬层和第一导电材料层形成，第一衬层可以由包括TiN、TiAlN、TaN、TaAlN、Ta和Ti中任一种或其组合，第一导电材料可以包括W、Al或Cu中任一种或其组合。
优选地，上接触部由依次淀积的第二衬层和第二导电材料层形成。
优选地，所述下接触部的顶部与所述栅极的顶部相齐，在栅极宽度方向上，下接触部的宽度小于栅极宽度。
根据本发明的实施例，在源/漏区上直接淀积接触部材料以形成源/漏接触，再通过刻蚀以达到晶体管之间的电隔离，避免了复杂的光刻工艺。此外，本发明还可以与栅极替换工艺相兼容。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中：
图1～9示出了根据本发明实施例的形成下接触部的工艺流程中各个步骤中器件结构的剖面示意图；
图10示出了根据本发明实施例的形成替换栅极步骤中器件结构的剖面示意图；以及
图11～14示出了根据本发明实施例的形成上接触部的工艺流程中各个步骤中器件结构的剖面示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
根据本发明的实施例，半导体器件中所形成的接触部可以包括两部分：下接触部(参见附图9、10中所示1008)和上接触部(参见附图14中所示1013)。附图1～9示出了根据本发明实施例形成下接触部的工艺流程，附图11～14示出了根据本发明实施例形成上接触部的工艺流程。
参考图1，其中示出了初始结构100，该初始结构包括在半导体衬底1001上形成的多个晶体管结构，其中每个晶体管结构包括栅极。在此，栅极例如包括栅极叠层以及栅极叠层两侧的侧墙1005。栅极叠层可以包括栅极介质层1002、栅极主体层1003、硬掩模层1004。其中，可以通过各种工艺来形成该初始结构100。例如，首先在半导体衬底1001上依次淀积栅极介质层1002(例如，SiO2，或者优选的高k材料)、栅极主体层1003(例如，多晶硅)、硬掩模层1004(例如，SiN或SiO2)，然后将它们构图为栅极叠层。然后，以所形成的栅极叠层为掩模，例如进行LDD(轻掺杂漏)的掺杂。接着，在栅极叠层两侧形成侧墙1005(例如，氮化物)，并以栅极叠层和侧墙一起作为掩模，来进行源/漏掺杂，从而形成最终的晶体管结构。在此需要指出的是，晶体管本身的结构及其形成与本发明的主旨并无直接关联；以上仅仅描述了一个示例晶体管结构及其形成方法，以便更好地说明本发明，而非要限制本发明。
优选地，为了减小与将要形成的接触部之间的接触电阻，在晶体管结构的源/漏区可以形成金属硅化物层1006。这种金属硅化物层1006可以通过各种工艺来形成。例如，首先淀积钛、镍、钴等金属，然后在一定温度下进行退火使淀积的金属与源/漏区的Si发生反应以生成金属硅化物，然后去除未反应的多余金属。在附图1中，为了图示方便，将硅化物层1006示出为在两个晶体管结构之间是连续的；但是实际上，这种硅化物层1006可以被局域化在晶体管结构各自的源/漏区上，而并非连续存在于相邻晶体管结构之间。
在此需要指出，在上述晶体管结构中，包括了硬掩模层1004。该硬掩模层1004例如可以用来在后续步骤中保护栅极主体层1003。在此，硬掩模层1004的厚度可以在20nm至70nm之间。较厚的硬掩模层(例如，40至70nm)是优选的。
本发明的一个重要特征在于，直接利用半导体衬底1001上形成的各晶体管结构之间的间隙作为“接触孔”来填充导电材料，以消除常规技术中为形成“接触孔”所需的、条件较为苛刻的专门光刻处理。也就是说，根据本发明，在晶体管结构之间的间隙(即，“接触孔”)中，直接填充接触部材料(包括导电材料，可选地还可以包括衬层材料)，以形成下接触部。图2～4中示出了在晶体管结构之间的间隙(“接触孔”)中填充接触部材料的示例。
如图2所示，优选地可以首先在初始结构100上通过淀积来形成衬层1007，用以改进随后将形成的导电材料与衬底之间的结合。该衬层1007例如可以包括TiN、TiAlN、TaN、TaAlN、Ta和Ti中任一种或其组合。随后，如图3所示，例如通过淀积来形成导电材料层1008。导电材料层1008可以包括W、Al或Cu等金属，或者可以包括任何适用于接触部的导电材料。在此所说的“淀积”可以包括各种淀积材料的方式，例如包括但不限于CVD(化学气相淀积)、分子束外延(MBE)、蒸镀等。
接着，参照图4，例如通过CMP(化学机械抛光)，来对导电材料层1008以及随后对衬层1007进行平坦化，直至到达栅极(在该示例中，为硬掩模层1004)，从而使得接触部材料(衬层1007和导电材料层1008)填充在各栅极之间的间隙中。
图5中示出了图4所示结构的俯视图(注意，两幅图并非是按比例绘制的)。如图5所示，在栅极G两侧，包括源极S和漏极D，均被导电材料层1008所覆盖。
为了使各晶体管结构彼此电气隔离，需要将相邻晶体管结构之间的接触部材料，包括导电材料层1008以及衬层1007(如果有的话)，断开。可选地，如果还存在硅化物层，那么也应当将相邻晶体管结构之间的硅化物层1006断开。(如果在形成硅化物层1006时其仅局限于晶体管结构各自的源/漏区而并非连续形成，那么在此无需断开硅化物层1006。)
具体地，例如，如图6所示，在各晶体管结构上涂覆光刻胶PR，对该光刻胶PR进行构图，使其覆盖晶体管结构的源极S和漏极D的至少一部分(尽管在图中将光刻胶PR示出为覆盖了源极S和漏极D的整个区域，但是只覆盖其一部分也是可以的)。在刻蚀中需要注意的是，构图后的光刻胶的覆盖范围在栅极宽度方向上，应当小于栅极宽度，如图7所示的覆盖，以使栅极的两端部上方的导电材料被刻除，避免同一晶体管结构的源/漏之间通过栅极端部短路以及不同晶体管结构的栅极之间的短路。
随后，以构图后的光刻胶PR为掩模，进行刻蚀，去除各晶体管结构之间不必要的接触部材料(包括导电材料层1008以及可选的衬层1007)(在存在硅化物层1006的情况下，还进一步向下刻蚀，直至去除相应的硅化物层1006部分)，并去除光刻胶PR，得到图7所示的结构。如图7所示，各个晶体管结构之间实现了电气隔离。
图8中示出了图7所示结构的截面图。如图8所示，此时各晶体管结构之间在电气上相互分开。与常规技术中形成下接触部的工艺相比，本发明所涉及到的刻蚀工艺的裕度较大。另外，根据现有技术，针对每一晶体管结构，需要在源、漏极处各刻蚀一接触孔；而根据本发明，只需在每对晶体管结构之间刻蚀一个孔，从而大大简化了工艺。本发明采用的方法中，下接触部紧邻栅极的外侧壁形成，使得下接触部与栅极之间距离减小，从而电阻减小，能够改善器件的性能。
然后，如图9所示，对所得到的结构继续薄化，直至去除了硬掩模层1004，并到达栅极主体层1003。这样就形成了下接触部1008。
注意到，根据本发明的实施例，在形成下接触部1008时，以各晶体管结构(特别是其栅极)之间的空隙作为“接触孔”，然后填充该“接触孔”以形成下接触部，从而并不需要通过专门的光刻来形成接触孔。这样，就消除了接触孔光刻步骤所带来的问题。并且，通过上述工艺，下接触部1008自对准于各栅极之间，而不会与栅极之间不会形成短路。
在本发明的实施例中，可以通过调节侧墙1005的宽度，来控制下接触部形成空间的大小。
此外，根据本发明，由于在栅极之上并没有如参考文献1中那样同时也形成(下)接触部，因而在如图9所示在各栅极之间形成下接触部1008之后，还可以进行替换栅极的工艺。例如，如图10所示，将原先的栅极主体层1003替换为材料不同的另一栅极主体层1003′。这种栅极替换工艺在本领域中是已知的，例如可以先去除(伪)栅极主体层1003(如，多晶硅)，然后填充新的栅极材料(如金属)并进行CMP直至形成新的栅极主体层1003′。
接下来参照图11～14描述上接触部的形成，这种上接触部的形成可以与现有技术中在介质层中形成接触部的工艺相同。在附图11～14中，示出了替换栅极1003′的示例，但是本发明同样适用于栅极未替换的情况(图9)。具体地，上接触部的形成过程如下所述。
首先，如图11所示，淀积层间介质层1009。该层间介质层1009例如包括SiO2。该层间介质层1009还填充了各晶体管结构之间由于上述刻蚀而形成的间隔，使得它们之间更好地电隔离。
接着，进行接触孔的刻蚀。具体地，首先如图12所示，在层间介质层1009上涂覆光刻胶层1010，并将其构图为与将要形成的接触部相对应的图案。然后，如图13所示，通过刻蚀形成接触孔1011。随后去除光刻胶1010。该接触孔1011可以与之前形成的下接触部对准，以便随后形成与下接触部电接触的上接触部。可选地，还可以在栅极之上形成接触孔，以便随后形成与栅极电接触的接触部。在图13中示出了四个接触孔1011，但是可以根据需要只形成其中的一部分接触孔或乃至更多接触孔。
随后，如图14所示，在所形成的接触孔1011中形成上接触部1013。例如，依次淀积衬层1012和导电材料层1013，并进行CMP直至到达层间介质层，从而得到如图14所示的结构。在此，衬层1012、导电材料层1013可以分别与下接触部的衬层1007、导电材料层1008具有相同材料，或者也可以具有不同材料。例如，衬层1012可以包括TiN、TiAlN、TaN、TaAlN、Ta和Ti中任一种或其组合，导电材料层1013可以包括W、Al或Cu等金属或合金，或者可以包括任何适用于接触部的导电材料。
参照图13和14，根据本发明的实施例，如果需要在源/漏区以及栅极之上同时形成上接触部1013，则在层间介质层1009中需要刻蚀的接触孔1011的深度是相同的。这样，可以容易地控制刻蚀，而不必如现有技术中那样分别控制刻蚀深度(参见参考文献1，其中源/漏区以及栅极之上需要刻蚀的接触孔的深度不同)。
图14示出了根据本发明实施例的最终半导体器件的结构示意图。如图14所示，该半导体器件可以包括：半导体衬底1001；在该半导体衬底上形成的栅极(1002，1003、1003′)、栅极两侧的侧墙1005、以及侧墙两侧的源/漏区；位于源/漏区上的下接触部1008，该下接触部与侧墙1005的外壁紧邻形成，且底部覆盖源/漏区的至少一部分，同一晶体管结构的源/漏区之间通过层间介质层1009进行隔离；形成在栅极、侧墙、源/漏区以及下接触部上的层间介质层1009，以及在层间介质层1009中形成的与所述下接触部1008相对应的上接触部1013。
优选地，下接触部由依次淀积的第一衬层1007和第一导电材料层1008形成，第一衬层可以由包括TiN、TiAlN、TaN、TaAlN、Ta和Ti中任一种或其组合，第一导电材料可以包括W、Al或Cu中任一种或其组合。
优选地，上接触部由依次淀积的第二衬层1012和第二导电材料层形成1013。
优选地，所述下接触部1008的顶部与所述栅极的顶部相齐，在栅极宽度方向上，下接触部1008的宽度小于栅极宽度。
根据本发明实施例得到的半导体器件，下接触部紧邻栅极的外侧壁形成，使得下接触部与栅极之间距离减小，从而电阻减小，能够改善器件的性能。
此外根据本发明实施例得到的半导体器件在工艺上较为简化，有利于节约工艺流程。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (13)

1.一种制作半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极、所述栅极两侧的侧墙、以及所述侧墙两侧的源/漏区；
在所述半导体衬底上淀积接触部材料，对所述接触部材料进行平坦化处理至栅极的顶部露出；
对所述接触部材料进行刻蚀，刻蚀中保留覆盖所述源/漏区的至少一部分接触部材料以形成下接触部，并使得同一晶体管结构的源/漏之间电隔离；
淀积层间介质层；以及
在层间介质层中形成与所述下接触部相对应的接触孔，并在接触孔中填充接触部材料以形成上接触部。
2.如权利要求1所述的方法，其中，在所述半导体衬底上淀积接触部材料的步骤包括：
依次淀积第一衬层和第一导电材料层；以及
对所淀积的第一衬层和第一导电材料层进行平坦化，直至到达栅极顶部。
3.如权利要求1所述的方法，其中，对所述接触部材料进行刻蚀的步骤包括：
涂覆光刻胶并进行构图，其中构图后的光刻胶覆盖所述源/漏区的至少一部分，并在同一晶体管结构的源/漏区之间留有间隔；以及
利用构图后的光刻胶作为掩模，对接触部材料进行刻蚀形成源/漏区的下接触部。
4.如权利要求3所述的方法，其中，所述构图后的光刻胶覆盖的宽度小于栅极的宽度以保证刻蚀后同一晶体管结构的源/漏之间电隔离。
5.如权利要求1所述的方法，其中，在形成下接触部之后且在淀积所述层间介质层之前，对所述栅极进行替换栅极处理。
6.如权利要求1至5中任一项所述的方法，其中，在接触孔中填充接触部材料以形成上接触部的步骤包括：
依次淀积第二衬层和第二导电材料层；以及
对所淀积的第二衬层和第二导电材料层进行平坦化，直至到达所述层间介质层的顶部。
7.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上形成的栅极、所述栅极两侧的侧墙、以及所述侧墙两侧的源/漏区；
位于所述源/漏区上的下接触部，所述下接触部与所述侧墙的外壁紧邻形成，且底部覆盖所述源/漏区的至少一部分，同一晶体管结构的源/漏区之间通过层间介质层进行隔离；
形成在所述栅极、侧墙、源/漏区以及下接触部上的层间介质层，以及
在所述层间介质层中形成的与所述下接触部相对应的上接触部。
8.如权利要求7所述的半导体器件，其中，所述下接触部由依次淀积的第一衬层和第一导电材料层形成。
9.如权利要求8所述的半导体器件，其中，所述第一衬层由包括TiN、TiAlN、TaN、TaAlN、Ta和Ti中任一种或其组合。
10.如权利要求8所述的半导体器件，其中，所述第一导电材料包括W、Al或Cu中任一种或其组合。
11.如权利要求7所述的半导体器件，其中，所述上接触部由依次淀积的第二衬层和第二导电材料层形成。
12.根据权利要求7所述的半导体器件，其中，所述下接触部的顶部与所述栅极的顶部相齐。
13.根据权利要求7至12中任一项所述的半导体器件，其中，栅极宽度方向上，所述下接触部的宽度小于栅极宽度。
CN201010157574.1A 2010-04-21 2010-04-21 半导体器件及其制作方法 Active CN102237311B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201010157574.1A CN102237311B (zh) 2010-04-21 2010-04-21 半导体器件及其制作方法
EP10850023.2A EP2562794A4 (en) 2010-04-21 2010-09-17 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
US12/999,796 US8377777B2 (en) 2010-04-21 2010-09-17 Semiconductor device and method of fabricating the same
PCT/CN2010/001429 WO2011130889A1 (zh) 2010-04-21 2010-09-17 半导体器件及其制作方法
GB1122185.0A GB2484221B (en) 2010-04-21 2010-09-17 Semiconductor device and method of fabricating the same
CN201090000827.8U CN202839549U (zh) 2010-04-21 2010-09-17 一种半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010157574.1A CN102237311B (zh) 2010-04-21 2010-04-21 半导体器件及其制作方法

Publications (2)

Publication Number Publication Date
CN102237311A true CN102237311A (zh) 2011-11-09
CN102237311B CN102237311B (zh) 2015-06-17

Family

ID=44833620

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201010157574.1A Active CN102237311B (zh) 2010-04-21 2010-04-21 半导体器件及其制作方法
CN201090000827.8U Expired - Fee Related CN202839549U (zh) 2010-04-21 2010-09-17 一种半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201090000827.8U Expired - Fee Related CN202839549U (zh) 2010-04-21 2010-09-17 一种半导体器件

Country Status (4)

Country Link
EP (1) EP2562794A4 (zh)
CN (2) CN102237311B (zh)
GB (1) GB2484221B (zh)
WO (1) WO2011130889A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257993A (ja) * 2002-03-07 2003-09-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6835970B2 (en) * 2000-08-13 2004-12-28 Samsung Electronics Co., Ltd. Semiconductor device having self-aligned contact pads and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218271B1 (en) * 1999-10-08 2001-04-17 United Microelectronics Corp. Method of forming a landing pad on the drain and source of a MOS transistor
US6445050B1 (en) * 2000-02-08 2002-09-03 International Business Machines Corporation Symmetric device with contacts self aligned to gate
JP3669919B2 (ja) * 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
US6649481B2 (en) * 2001-03-30 2003-11-18 Silicon-Based Technology Corp. Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits
KR100420122B1 (ko) * 2001-07-21 2004-03-02 삼성전자주식회사 강유전체 메모리 장치 및 그 제조방법
KR100846099B1 (ko) * 2007-01-30 2008-07-14 삼성전자주식회사 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
US20090072400A1 (en) 2007-09-18 2009-03-19 International Business Machines Corporation Contact forming in two portions and contact so formed

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835970B2 (en) * 2000-08-13 2004-12-28 Samsung Electronics Co., Ltd. Semiconductor device having self-aligned contact pads and method for manufacturing the same
JP2003257993A (ja) * 2002-03-07 2003-09-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
GB201122185D0 (en) 2012-02-01
GB2484221A (en) 2012-04-04
EP2562794A4 (en) 2013-12-18
CN102237311B (zh) 2015-06-17
CN202839549U (zh) 2013-03-27
WO2011130889A1 (zh) 2011-10-27
GB2484221B (en) 2014-10-01
EP2562794A1 (en) 2013-02-27

Similar Documents

Publication Publication Date Title
US9824921B1 (en) Method and apparatus for placing a gate contact inside a semiconductor active region having high-k dielectric gate caps
US9941278B2 (en) Method and apparatus for placing a gate contact inside an active region of a semiconductor
US11935835B2 (en) Methods of manufacturing semiconductor devices
CN106206440B (zh) Cmos集成期间用密闭外延生长技术形成源极和漏极接点的方法
US9685340B2 (en) Stable contact on one-sided gate tie-down structure
US8421077B2 (en) Replacement gate MOSFET with self-aligned diffusion contact
CN106449388B (zh) 具有自对准源极接触和漏极接触的晶体管及其制造方法
US9401359B2 (en) Semiconductor device
TWI646647B (zh) 半導體裝置及其製造方法
US10170581B2 (en) FinFET with reduced parasitic capacitance
CN109786332A (zh) 集成电路装置及其形成方法
CN102891148A (zh) 用于单栅极非易失性存储器件的结构和方法
CN102640291A (zh) 自对准接触部
US10892338B2 (en) Scaled gate contact and source/drain cap
CN103811343B (zh) FinFET及其制造方法
CN109300780B (zh) 形成栅极接触点的导电间隔物的方法以及所得装置
US8377777B2 (en) Semiconductor device and method of fabricating the same
KR20170110332A (ko) 반도체 장치 및 그 제조 방법
US9893145B1 (en) On chip MIM capacitor
CN108878360B (zh) 用于形成垂直沟道器件的方法
US8409956B1 (en) Methods of forming integrated circuit devices using self-aligned contact formation techniques
CN108305894A (zh) 半导体器件及其制造方法
CN202839549U (zh) 一种半导体器件
US11349028B2 (en) Semiconductor device with gate cut structure
US20240030311A1 (en) Semiconductor device including a self-aligned contact layer with enhanced etch resistance

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant