JP2002094009A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 搭載するインダクターの寄生容量を低減し
て、高周波回路で高いＱ値を得ることが可能な半導体装
置およびその製造方法を提供する。 【解決手段】 インダクターを設けた所定領域の分離酸
化膜下に高濃度Ｎ+形拡散層を形成して、そのＮ+形拡散
層とＰ-形半導体基板からなるＰＮ接合を設けている。
こうすると、インダクターに寄生する容量はＭＯＳ容量
とＰＮ接合容量とを半導体基板に対して直列接続した構
成になり、その寄生容量が低減できる。そして、通常の
バイポーラトランジスターと同一の製造工程で製造でき
るので、簡易な構成で性能向上と低価格化が実現でき
る。
て、高周波回路で高いＱ値を得ることが可能な半導体装
置およびその製造方法を提供する。 【解決手段】 インダクターを設けた所定領域の分離酸
化膜下に高濃度Ｎ+形拡散層を形成して、そのＮ+形拡散
層とＰ-形半導体基板からなるＰＮ接合を設けている。
こうすると、インダクターに寄生する容量はＭＯＳ容量
とＰＮ接合容量とを半導体基板に対して直列接続した構
成になり、その寄生容量が低減できる。そして、通常の
バイポーラトランジスターと同一の製造工程で製造でき
るので、簡易な構成で性能向上と低価格化が実現でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上にイン
ダクターを有した半導体装置およびその製造方法に関す
るものである。
ダクターを有した半導体装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】一般に、携帯電話に代表される移動体通
信の端末機器ではアナログ電波の送受信部に電圧制御発
振器（以下、ＶＣＯと略す）が広く利用されている。近
年、携帯電話の普及により端末機器の小型化・高性能化
・低価格化が進展する中で、シリコン基板上に１チップ
のＶＣＯを実現するためにインダクターを搭載した高周
波集積回路（以下、ＲＦＩＣと略す）が開発されてい
る。
信の端末機器ではアナログ電波の送受信部に電圧制御発
振器（以下、ＶＣＯと略す）が広く利用されている。近
年、携帯電話の普及により端末機器の小型化・高性能化
・低価格化が進展する中で、シリコン基板上に１チップ
のＶＣＯを実現するためにインダクターを搭載した高周
波集積回路（以下、ＲＦＩＣと略す）が開発されてい
る。
【０００３】バイポーラ技術を用いたＲＦＩＣに搭載し
たインダクターについては、先行例として国際電子電気
学会発行のＢＣＴＭ（ＩＥＥＥ， Ｂｉｐｏｌａｒ Ｃ
ｉｒｃｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅ
ｔｉｎｇ）の技術文献（Ｐｒｏｃ．１９９７ Ｐ．１３
８−１４１）に示されたものがあり、以下に説明する。
図５は従来のスパイラル型のインダクターの断面構造図
であり、Ｐ-形半導体基板１上に分離酸化膜５を形成し
て、インダクターの形成領域をＰ形拡散層３で分離す
る。そして、この形成領域に上層の金属配線１４からな
るスパイラル状の導線部と、その中心をヴィアホール１
３で接続した下層の金属配線１１からなる取り出し導線
部を形成する。
たインダクターについては、先行例として国際電子電気
学会発行のＢＣＴＭ（ＩＥＥＥ， Ｂｉｐｏｌａｒ Ｃ
ｉｒｃｕｉｔ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｍｅｅ
ｔｉｎｇ）の技術文献（Ｐｒｏｃ．１９９７ Ｐ．１３
８−１４１）に示されたものがあり、以下に説明する。
図５は従来のスパイラル型のインダクターの断面構造図
であり、Ｐ-形半導体基板１上に分離酸化膜５を形成し
て、インダクターの形成領域をＰ形拡散層３で分離す
る。そして、この形成領域に上層の金属配線１４からな
るスパイラル状の導線部と、その中心をヴィアホール１
３で接続した下層の金属配線１１からなる取り出し導線
部を形成する。
【０００４】以上のように構成された従来例では、通常
の半導体装置を構成する要素だけでスパイラル型のイン
ダクターを実現している。
の半導体装置を構成する要素だけでスパイラル型のイン
ダクターを実現している。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では以下に述べる課題を有していた。
来の構成では以下に述べる課題を有していた。
【０００６】従来のインダクターは分離酸化膜上に形成
するので、半導体基板との寄生容量はその分離酸化膜か
らなるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）容量で、その値は酸化膜厚で決まる。
ここで、ＲＦＩＣに使用するインダクターはその動作周
波数での高いＱ値が要求され、その寄生抵抗や寄生容量
を低減することで達成できる。この場合、導体部は金属
配線で構成するのでその寄生抵抗は十分に小さい。一方
で、寄生容量の低減を図るには分離酸化膜の厚膜化やＳ
ＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）の使用が考えられるが、これらの手段では製造工程
の変更が必要になり、工程数の増加とコストアップを招
くことになる。つまり、従来の構成でさらにインダクタ
ーの高性能化を図るには製造技術の変更と半導体装置の
コストアップを招くことになる。
するので、半導体基板との寄生容量はその分離酸化膜か
らなるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）容量で、その値は酸化膜厚で決まる。
ここで、ＲＦＩＣに使用するインダクターはその動作周
波数での高いＱ値が要求され、その寄生抵抗や寄生容量
を低減することで達成できる。この場合、導体部は金属
配線で構成するのでその寄生抵抗は十分に小さい。一方
で、寄生容量の低減を図るには分離酸化膜の厚膜化やＳ
ＯＩ基板（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）の使用が考えられるが、これらの手段では製造工程
の変更が必要になり、工程数の増加とコストアップを招
くことになる。つまり、従来の構成でさらにインダクタ
ーの高性能化を図るには製造技術の変更と半導体装置の
コストアップを招くことになる。
【０００７】本発明は上記従来の問題点を解決するもの
で、簡易な構成で半導体装置に搭載するインダクターの
寄生容量を低減して、ＲＦＩＣで高いＱ値を得ることが
可能な半導体装置およびその製造方法を提供することを
目的とする。
で、簡易な構成で半導体装置に搭載するインダクターの
寄生容量を低減して、ＲＦＩＣで高いＱ値を得ることが
可能な半導体装置およびその製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、請求項１に記載の本発明の半導体装置は、一方導電
形の半導体基板と、前記半導体基板の表面に形成した他
方導電形の半導体層と、前記半導体層に形成して分離領
域を成す絶縁膜と、前記絶縁膜上の所定領域に形成した
誘導素子と、前記所定領域の前記絶縁膜下に形成した他
方導電形の拡散層とを備えて、前記半導体基板と前記他
方導電形の拡散層からなるＰＮ接合を有することを特徴
とする。
に、請求項１に記載の本発明の半導体装置は、一方導電
形の半導体基板と、前記半導体基板の表面に形成した他
方導電形の半導体層と、前記半導体層に形成して分離領
域を成す絶縁膜と、前記絶縁膜上の所定領域に形成した
誘導素子と、前記所定領域の前記絶縁膜下に形成した他
方導電形の拡散層とを備えて、前記半導体基板と前記他
方導電形の拡散層からなるＰＮ接合を有することを特徴
とする。
【０００９】この構成によって、誘導素子に寄生する容
量は、絶縁膜からなるＭＯＳ容量と、他方導電形の拡散
層と一方導電形の半導体基板間のＰＮ接合容量とを、半
導体基板に対して２段に直列接続した構成になるので、
半導体基板に対する寄生容量を等価的に低減することが
できる。
量は、絶縁膜からなるＭＯＳ容量と、他方導電形の拡散
層と一方導電形の半導体基板間のＰＮ接合容量とを、半
導体基板に対して２段に直列接続した構成になるので、
半導体基板に対する寄生容量を等価的に低減することが
できる。
【００１０】そして、請求項２に記載の本発明の半導体
装置は、一方導電形の半導体基板と、前記半導体基板の
表面に形成した他方導電形の半導体層と、前記半導体層
に形成して前記半導体基板に接続する分離領域を成す一
方導電形の第２拡散層と、前記半導体層の表面に形成し
た絶縁膜と、前記絶縁膜上の所定領域に形成した誘導素
子と、前記所定領域の前記半導体層下に形成した他方導
電形の第１拡散層と、前記所定領域の前記半導体層に形
成して前記第１の拡散層の上部に接続する一方導電形の
第３拡散層とを備えて、前記第３拡散層と前記第１拡散
層からなる第１のＰＮ接合と、前記半導体基板と前記第
１拡散層からなる第２のＰＮ接合を有することを特徴と
する。
装置は、一方導電形の半導体基板と、前記半導体基板の
表面に形成した他方導電形の半導体層と、前記半導体層
に形成して前記半導体基板に接続する分離領域を成す一
方導電形の第２拡散層と、前記半導体層の表面に形成し
た絶縁膜と、前記絶縁膜上の所定領域に形成した誘導素
子と、前記所定領域の前記半導体層下に形成した他方導
電形の第１拡散層と、前記所定領域の前記半導体層に形
成して前記第１の拡散層の上部に接続する一方導電形の
第３拡散層とを備えて、前記第３拡散層と前記第１拡散
層からなる第１のＰＮ接合と、前記半導体基板と前記第
１拡散層からなる第２のＰＮ接合を有することを特徴と
する。
【００１１】この構成によって、誘導素子に寄生する容
量は、絶縁膜からなるＭＯＳ容量と、他方導電形の第１
拡散層と一方導電形の半導体基板からなる第１のＰＮ接
合容量と、これに加えて一方導電形の第３拡散層と他方
導電形の拡散層からなる第２のＰＮ接合容量とを、半導
体基板に対して３段に直列接続した構成になるので、半
導体基板に対する寄生容量を更に低減することができ
る。
量は、絶縁膜からなるＭＯＳ容量と、他方導電形の第１
拡散層と一方導電形の半導体基板からなる第１のＰＮ接
合容量と、これに加えて一方導電形の第３拡散層と他方
導電形の拡散層からなる第２のＰＮ接合容量とを、半導
体基板に対して３段に直列接続した構成になるので、半
導体基板に対する寄生容量を更に低減することができ
る。
【００１２】次に、請求項４に記載の本発明の半導体装
置の製造方法は、一方導電形の半導体基板に他方導電形
の拡散層を形成する工程と、前記半導体基板の表面に他
方導電形の半導体層を形成する工程と、前記半導体層に
分離領域になる絶縁膜を形成する工程と、前記絶縁膜上
の所定領域に誘導素子を形成する工程とを含んで、前記
他方導電形の拡散層が他の領域に形成するバイポーラト
ランジスターのコレクタを成す埋め込み拡散層と同時に
形成することを特徴とする。
置の製造方法は、一方導電形の半導体基板に他方導電形
の拡散層を形成する工程と、前記半導体基板の表面に他
方導電形の半導体層を形成する工程と、前記半導体層に
分離領域になる絶縁膜を形成する工程と、前記絶縁膜上
の所定領域に誘導素子を形成する工程とを含んで、前記
他方導電形の拡散層が他の領域に形成するバイポーラト
ランジスターのコレクタを成す埋め込み拡散層と同時に
形成することを特徴とする。
【００１３】この構成によって、バイポーラトランジス
ターの製造工程に何らの工程を付加しなくても、コレク
タ埋め込み層の形成と同時に、誘導素子を形成する所定
領域の絶縁膜下に他方導電形の拡散層を形成できる。し
たがって、誘導素子の寄生容量は絶縁膜からなるＭＯＳ
容量と、他方導電形の拡散層と一方導電形の半導体基板
からなるＰＮ接合容量とを合成した容量になるので、そ
の寄生容量が低減される。
ターの製造工程に何らの工程を付加しなくても、コレク
タ埋め込み層の形成と同時に、誘導素子を形成する所定
領域の絶縁膜下に他方導電形の拡散層を形成できる。し
たがって、誘導素子の寄生容量は絶縁膜からなるＭＯＳ
容量と、他方導電形の拡散層と一方導電形の半導体基板
からなるＰＮ接合容量とを合成した容量になるので、そ
の寄生容量が低減される。
【００１４】そして、請求項５に記載の本発明の半導体
装置の製造方法は、一方導電形の半導体基板に他方導電
形の第１拡散層を形成する工程と、前記半導体基板の表
面に他方導電形の半導体層を形成する工程と、前記半導
体層に分離領域になる一方導電形の第２拡散層と前記他
方導電形の第１拡散層の上部に接続する一方導電形の第
３拡散層とを形成する工程と、前記半導体層の表面に絶
縁膜を形成する工程と、前記絶縁膜上の所定領域に誘導
素子を形成する工程とを含んで、前記他方導電形の第１
拡散層が他の領域に形成するバイポーラトランジスター
のコレクタを成す埋め込み拡散層と同時に形成すること
を特徴とする。
装置の製造方法は、一方導電形の半導体基板に他方導電
形の第１拡散層を形成する工程と、前記半導体基板の表
面に他方導電形の半導体層を形成する工程と、前記半導
体層に分離領域になる一方導電形の第２拡散層と前記他
方導電形の第１拡散層の上部に接続する一方導電形の第
３拡散層とを形成する工程と、前記半導体層の表面に絶
縁膜を形成する工程と、前記絶縁膜上の所定領域に誘導
素子を形成する工程とを含んで、前記他方導電形の第１
拡散層が他の領域に形成するバイポーラトランジスター
のコレクタを成す埋め込み拡散層と同時に形成すること
を特徴とする。
【００１５】この構成によって、バイポーラトランジス
ターの製造工程に何らの工程を付加しなくても、コレク
タ埋め込み層の形成と同時に、誘導素子を形成する所定
領域の半導体層下に他方導電形の第１拡散層を形成でき
る。そして、分離領域の一方導電形の第２拡散層の形成
と同時に、所定領域の絶縁膜下に他方導電形の第１拡散
層の上部に接続する他方導電形の第３拡散層を形成でき
る。したがって、誘導素子の寄生容量は絶縁膜からなる
ＭＯＳ容量と、一方導電形の第２拡散層と他方導電形の
第１拡散層からなる第１のＰＮ接合容量と、他方導電形
の第１拡散層と一方導電形の半導体基板からなる第２の
ＰＮ接合容量とを合成した容量になるので、その寄生容
量が低減される。
ターの製造工程に何らの工程を付加しなくても、コレク
タ埋め込み層の形成と同時に、誘導素子を形成する所定
領域の半導体層下に他方導電形の第１拡散層を形成でき
る。そして、分離領域の一方導電形の第２拡散層の形成
と同時に、所定領域の絶縁膜下に他方導電形の第１拡散
層の上部に接続する他方導電形の第３拡散層を形成でき
る。したがって、誘導素子の寄生容量は絶縁膜からなる
ＭＯＳ容量と、一方導電形の第２拡散層と他方導電形の
第１拡散層からなる第１のＰＮ接合容量と、他方導電形
の第１拡散層と一方導電形の半導体基板からなる第２の
ＰＮ接合容量とを合成した容量になるので、その寄生容
量が低減される。
【００１６】
【発明の実施の形態】［第１の実施形態］以下、本発明
の第１の実施形態について、図１と図２を参照しながら
説明する。
の第１の実施形態について、図１と図２を参照しながら
説明する。
【００１７】図１と図２はそれぞれ本発明の第１の実施
形態におけるスパイラル型のインダクターを搭載したバ
イポーラ型半導体装置の断面構造図と平面図を示すもの
である。図１において、１は低濃度Ｐ-形シリコン基板
（以下、Ｓｉ基板と略す）、２ａはＮＰＮ型のバイポー
ラトランジスター（以下、ＮＰＮＴｒと略す）でコレク
タ埋め込み層になる高濃度Ｎ+形拡散層、２ｂはインダ
クターの形成領域に設けた高濃度Ｎ+形拡散層、３は素
子分離でチャンネルストッパー領域になるＰ形拡散層、
４はＮＰＮＴｒのコレクタ領域になる低濃度Ｎ-形エピ
タキシャル層（以下、エピ層と略す）、５は分離酸化膜
になるシリコン酸化膜（以下、ＳｉＯ2膜と略す）、６
はＮＰＮＴｒのコレクタウォール領域になる高濃度Ｎ+
形拡散層、７はＮＰＮＴｒのベース領域になる高濃度Ｐ
+形拡散層、８はＮＰＮＴｒのエミッタ領域になる高濃
度Ｎ+形拡散層、９は表面保護膜になるＣＶＤ−ＳｉＯ2
膜、１０は各々の拡散層を接続するコンタクト窓、１１
ａは第１の金属配線になるアルミ合金配線（Ａｌ−Ｓｉ
−Ｃｕ）、１１ｂはスパイラル型のインダクターで中心
から取り出す導体部になる第１の金属配線、１２は層間
絶縁膜になるＣＶＤ−ＳｉＯ2膜、１３はインダクター
で金属配線間を接続するヴィアホール、１４ａは第２の
金属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）、
１４ｂはインダクターでスパイラル状の導体部になる第
２の金属配線である。また図２において、インダクター
の形成領域に設けた高濃度Ｎ+形拡散層２ｂはインダク
ター全体と重なるように分離酸化膜のＳｉＯ2膜５下に
設けている。
形態におけるスパイラル型のインダクターを搭載したバ
イポーラ型半導体装置の断面構造図と平面図を示すもの
である。図１において、１は低濃度Ｐ-形シリコン基板
（以下、Ｓｉ基板と略す）、２ａはＮＰＮ型のバイポー
ラトランジスター（以下、ＮＰＮＴｒと略す）でコレク
タ埋め込み層になる高濃度Ｎ+形拡散層、２ｂはインダ
クターの形成領域に設けた高濃度Ｎ+形拡散層、３は素
子分離でチャンネルストッパー領域になるＰ形拡散層、
４はＮＰＮＴｒのコレクタ領域になる低濃度Ｎ-形エピ
タキシャル層（以下、エピ層と略す）、５は分離酸化膜
になるシリコン酸化膜（以下、ＳｉＯ2膜と略す）、６
はＮＰＮＴｒのコレクタウォール領域になる高濃度Ｎ+
形拡散層、７はＮＰＮＴｒのベース領域になる高濃度Ｐ
+形拡散層、８はＮＰＮＴｒのエミッタ領域になる高濃
度Ｎ+形拡散層、９は表面保護膜になるＣＶＤ−ＳｉＯ2
膜、１０は各々の拡散層を接続するコンタクト窓、１１
ａは第１の金属配線になるアルミ合金配線（Ａｌ−Ｓｉ
−Ｃｕ）、１１ｂはスパイラル型のインダクターで中心
から取り出す導体部になる第１の金属配線、１２は層間
絶縁膜になるＣＶＤ−ＳｉＯ2膜、１３はインダクター
で金属配線間を接続するヴィアホール、１４ａは第２の
金属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）、
１４ｂはインダクターでスパイラル状の導体部になる第
２の金属配線である。また図２において、インダクター
の形成領域に設けた高濃度Ｎ+形拡散層２ｂはインダク
ター全体と重なるように分離酸化膜のＳｉＯ2膜５下に
設けている。
【００１８】以上のように構成された第１の実施形態に
よれば、ＮＰＮＴｒのコレクタ埋め込み層になるＮ+形
拡散層２ａと同時に形成した約１〜３μｍ程度の深さの
Ｎ+形拡散層２ｂをインダクターの形成領域に設けてい
る。こうすると、インダクターの寄生容量は分離酸化膜
のＳｉＯ2膜５と表面保護膜のＣＶＤ−ＳｉＯ2膜９から
なるＭＯＳ容量Ｃ１に、Ｎ+形拡散層２ｂとＰ-形Ｓｉ基
板１とからなるＰＮ接合容量Ｃ２を２段に直列接続した
容量ＣＴになるので、（１）式で示すようにその合成容
量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低減できる。
よれば、ＮＰＮＴｒのコレクタ埋め込み層になるＮ+形
拡散層２ａと同時に形成した約１〜３μｍ程度の深さの
Ｎ+形拡散層２ｂをインダクターの形成領域に設けてい
る。こうすると、インダクターの寄生容量は分離酸化膜
のＳｉＯ2膜５と表面保護膜のＣＶＤ−ＳｉＯ2膜９から
なるＭＯＳ容量Ｃ１に、Ｎ+形拡散層２ｂとＰ-形Ｓｉ基
板１とからなるＰＮ接合容量Ｃ２を２段に直列接続した
容量ＣＴになるので、（１）式で示すようにその合成容
量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低減できる。
【００１９】 ＣＴ＝Ｃ１Ｃ２／（Ｃ１＋Ｃ２）＜Ｃ１・・・（１） したがって、このインダクターで構成したＲＦＩＣで高
いＱ値を得ることができる。
いＱ値を得ることができる。
【００２０】［第２の実施形態］次に、本発明の第２の
実施形態について、図３を参照しながら説明する。
実施形態について、図３を参照しながら説明する。
【００２１】図３は本発明の第２の実施形態におけるス
パイラル型のインダクターを搭載したバイポーラ型半導
体装置の断面構造図を示すものである。図３において、
第１の実施形態の図１と共通の要素は同じ番号を用いて
おり、１は低濃度Ｐ-形Ｓｉ基板、２ａはＮＰＮＴｒの
コレクタ埋め込み層になる高濃度Ｎ+形拡散層、２ｂは
インダクターの形成領域に設けた高濃度Ｎ+形拡散層
（第１拡散層）、４はＮＰＮＴｒのコレクタ領域になる
低濃度Ｎ-型エピ層、１５ａは素子分離領域になるＰ形
拡散層（第２拡散層）、１５ｂは上記の高濃度Ｎ+形拡
散層２ｂに接続するＰ形拡散層（第３拡散層）、１６は
ＬＯＣＯＳ酸化膜（ＬｏｃａｌｉｚｅｄＯｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）になるＳｉＯ2膜、６は
ＮＰＮＴｒのコレクタウォール領域になる高濃度Ｎ+形
拡散層、７はＮＰＮＴｒのベース領域になる高濃度Ｐ+
形拡散層、８はＮＰＮＴｒのエミッタ領域になる高濃度
Ｎ+形拡散層、９は表面保護膜になるＣＶＤ−ＳｉＯ
2膜、１０は各々の拡散層を接続するコンタクト窓、１
１ａは第１の金属配線になるアルミ合金配線（Ａｌ−Ｓ
ｉ−Ｃｕ）、１１ｂはスパイラル型のインダクターで中
心から取り出す導体部になる第１の金属配線、１２は層
間絶縁膜になるＣＶＤ−ＳｉＯ2膜、１３はインダクタ
ーで金属配線間を接続するヴィアホール、１４ａは第２
の金属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃ
ｕ）、１４ｂはインダクターでスパイラル状の導体部に
なる第２の金属配線である。
パイラル型のインダクターを搭載したバイポーラ型半導
体装置の断面構造図を示すものである。図３において、
第１の実施形態の図１と共通の要素は同じ番号を用いて
おり、１は低濃度Ｐ-形Ｓｉ基板、２ａはＮＰＮＴｒの
コレクタ埋め込み層になる高濃度Ｎ+形拡散層、２ｂは
インダクターの形成領域に設けた高濃度Ｎ+形拡散層
（第１拡散層）、４はＮＰＮＴｒのコレクタ領域になる
低濃度Ｎ-型エピ層、１５ａは素子分離領域になるＰ形
拡散層（第２拡散層）、１５ｂは上記の高濃度Ｎ+形拡
散層２ｂに接続するＰ形拡散層（第３拡散層）、１６は
ＬＯＣＯＳ酸化膜（ＬｏｃａｌｉｚｅｄＯｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）になるＳｉＯ2膜、６は
ＮＰＮＴｒのコレクタウォール領域になる高濃度Ｎ+形
拡散層、７はＮＰＮＴｒのベース領域になる高濃度Ｐ+
形拡散層、８はＮＰＮＴｒのエミッタ領域になる高濃度
Ｎ+形拡散層、９は表面保護膜になるＣＶＤ−ＳｉＯ
2膜、１０は各々の拡散層を接続するコンタクト窓、１
１ａは第１の金属配線になるアルミ合金配線（Ａｌ−Ｓ
ｉ−Ｃｕ）、１１ｂはスパイラル型のインダクターで中
心から取り出す導体部になる第１の金属配線、１２は層
間絶縁膜になるＣＶＤ−ＳｉＯ2膜、１３はインダクタ
ーで金属配線間を接続するヴィアホール、１４ａは第２
の金属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃ
ｕ）、１４ｂはインダクターでスパイラル状の導体部に
なる第２の金属配線である。
【００２２】以上の第２の実施形態によれば、分離領域
になるＰ形拡散層１５ａと同時に形成した約１〜２μｍ
程度の深さのＰ形拡散層１５ｂと、これに接続してコレ
クタ埋め込み層になるＮ+形拡散層２ａと同時に形成し
た約１〜３μｍ程度の深さのＮ+形拡散層２ｂをインダ
クターの形成領域に設けている。こうすると、インダク
ターの寄生容量はＬＯＣＯＳ分離のＳｉＯ2膜１６と表
面保護膜のＣＶＤ−ＳｉＯ2膜９からなるＭＯＳ容量Ｃ
１に、Ｐ形拡散層１５ｂとＮ+形拡散層２ｂからなる第
１のＰＮ接合容量Ｃ２と、そしてＮ+形拡散層２ｂとＰ-
形Ｓｉ基板１からなる第２のＰＮ接合容量Ｃ３を３段に
直列接続した容量ＣＴになるので、（２）式で示すよう
にその合成容量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低
減できる。
になるＰ形拡散層１５ａと同時に形成した約１〜２μｍ
程度の深さのＰ形拡散層１５ｂと、これに接続してコレ
クタ埋め込み層になるＮ+形拡散層２ａと同時に形成し
た約１〜３μｍ程度の深さのＮ+形拡散層２ｂをインダ
クターの形成領域に設けている。こうすると、インダク
ターの寄生容量はＬＯＣＯＳ分離のＳｉＯ2膜１６と表
面保護膜のＣＶＤ−ＳｉＯ2膜９からなるＭＯＳ容量Ｃ
１に、Ｐ形拡散層１５ｂとＮ+形拡散層２ｂからなる第
１のＰＮ接合容量Ｃ２と、そしてＮ+形拡散層２ｂとＰ-
形Ｓｉ基板１からなる第２のＰＮ接合容量Ｃ３を３段に
直列接続した容量ＣＴになるので、（２）式で示すよう
にその合成容量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低
減できる。
【００２３】 ＣＴ＝Ｃ１Ｃ２Ｃ３／（Ｃ１Ｃ２＋Ｃ２Ｃ３＋Ｃ３Ｃ１）＜Ｃ１・・・（２） したがって、このインダクターで構成したＲＦＩＣで高
いＱ値を得ることができる。
いＱ値を得ることができる。
【００２４】［第３の実施形態］次に、本発明の第３の
実施形態でスパイラル型のインダクターを搭載したバイ
ポーラ型半導体装置の製造方法について、図４を参照し
ながら説明する。
実施形態でスパイラル型のインダクターを搭載したバイ
ポーラ型半導体装置の製造方法について、図４を参照し
ながら説明する。
【００２５】図４は図１に示した半導体装置の製造方法
を示す工程断面図である。
を示す工程断面図である。
【００２６】（ａ）低濃度Ｐ-形Ｓｉ基板１に周知の技
術を用いて、ＮＰＮＴｒのコレクタ埋め込み層になる高
濃度Ｎ+形拡散層２ａを形成する。この時、インダクタ
ーの形成領域に高濃度Ｎ+形拡散層２ｂを同時に形成す
る。そして、素子分離でチャンネルストッパー領域にな
るＰ形拡散層３を形成後、このＳｉ基板に低濃度Ｎ-形
エピ層４を成長する（例えば、比抵抗は約１．０Ω−ｃ
ｍでエピ厚は約１μｍ程度）。その後、リセスＬＯＣＯ
Ｓ法により分離領域を選択酸化して分離酸化膜になるＳ
ｉＯ2膜５を形成する。
術を用いて、ＮＰＮＴｒのコレクタ埋め込み層になる高
濃度Ｎ+形拡散層２ａを形成する。この時、インダクタ
ーの形成領域に高濃度Ｎ+形拡散層２ｂを同時に形成す
る。そして、素子分離でチャンネルストッパー領域にな
るＰ形拡散層３を形成後、このＳｉ基板に低濃度Ｎ-形
エピ層４を成長する（例えば、比抵抗は約１．０Ω−ｃ
ｍでエピ厚は約１μｍ程度）。その後、リセスＬＯＣＯ
Ｓ法により分離領域を選択酸化して分離酸化膜になるＳ
ｉＯ2膜５を形成する。
【００２７】（ｂ）次に、周知の技術を用いて、ＮＰＮ
Ｔｒのコレクタ取り出し領域にコレクタウォールの高濃
度Ｎ+形拡散層６を形成後、ＮＰＮＴｒの活性領域にベ
ース領域になる高濃度Ｐ+形拡散層７とエミッタ領域に
なる高濃度Ｎ+形拡散層８を順次形成する。そして、こ
のＳｉ基板１上に表面保護膜になるＣＶＤ−ＳｉＯ2膜
９を堆積してコンタクト窓１０を開口した後、第１の金
属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）１１
ａを形成する。この時、インダクターの形成領域にスパ
イラル型のインダクターで中心から取り出す導体部にな
る第１の金属配線１１ｂを同時に形成する。
Ｔｒのコレクタ取り出し領域にコレクタウォールの高濃
度Ｎ+形拡散層６を形成後、ＮＰＮＴｒの活性領域にベ
ース領域になる高濃度Ｐ+形拡散層７とエミッタ領域に
なる高濃度Ｎ+形拡散層８を順次形成する。そして、こ
のＳｉ基板１上に表面保護膜になるＣＶＤ−ＳｉＯ2膜
９を堆積してコンタクト窓１０を開口した後、第１の金
属配線になるアルミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）１１
ａを形成する。この時、インダクターの形成領域にスパ
イラル型のインダクターで中心から取り出す導体部にな
る第１の金属配線１１ｂを同時に形成する。
【００２８】（ｃ）次に、周知の技術を用いて、このＳ
ｉ基板１上に層間絶縁膜になるＣＶＤ−ＳｉＯ2膜１２
を堆積した後、インダクターの金属配線間を接続するヴ
ィアホール１３を開口して、第２の金属配線になるアル
ミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）１４ａを形成する。こ
の時、インダクターの形成領域にスパイラル状の導体部
になる第２の金属配線１４ｂを同時に形成する。こうし
て、図１に示した本実施形態のスパイラル型のインダク
ターを搭載した半導体装置を構成できる。
ｉ基板１上に層間絶縁膜になるＣＶＤ−ＳｉＯ2膜１２
を堆積した後、インダクターの金属配線間を接続するヴ
ィアホール１３を開口して、第２の金属配線になるアル
ミ合金配線（Ａｌ−Ｓｉ−Ｃｕ）１４ａを形成する。こ
の時、インダクターの形成領域にスパイラル状の導体部
になる第２の金属配線１４ｂを同時に形成する。こうし
て、図１に示した本実施形態のスパイラル型のインダク
ターを搭載した半導体装置を構成できる。
【００２９】以上のように構成された本実施形態の製造
方法によれば、ＮＰＮＴｒの製造工程に何の工程も付加
しないで、コレクタ埋め込み層のＮ+形拡散層２ａの形
成と同時に、インダクターの形成領域のＳｉＯ2膜５下
にＮ+形拡散層２ｂを形成できる。こうすると、第１の
実施形態で説明したように、インダクターの寄生容量は
分離酸化膜のＳｉＯ2膜５と表面保護膜のＣＶＤ−Ｓｉ
Ｏ2膜９からなるＭＯＳ容量Ｃ１に、Ｎ+形拡散層２ｂと
Ｐ-形Ｓｉ基板１からなるＰＮ接合容量Ｃ２を合わせた
容量ＣＴになるので、（１）式で示すようにその合成容
量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低減できる。
方法によれば、ＮＰＮＴｒの製造工程に何の工程も付加
しないで、コレクタ埋め込み層のＮ+形拡散層２ａの形
成と同時に、インダクターの形成領域のＳｉＯ2膜５下
にＮ+形拡散層２ｂを形成できる。こうすると、第１の
実施形態で説明したように、インダクターの寄生容量は
分離酸化膜のＳｉＯ2膜５と表面保護膜のＣＶＤ−Ｓｉ
Ｏ2膜９からなるＭＯＳ容量Ｃ１に、Ｎ+形拡散層２ｂと
Ｐ-形Ｓｉ基板１からなるＰＮ接合容量Ｃ２を合わせた
容量ＣＴになるので、（１）式で示すようにその合成容
量ＣＴは従来のＭＯＳ容量Ｃ１に比べて低減できる。
【００３０】したがって、ＮＰＮＴｒと同一の製造工程
でしかも通常の製造技術を用いて、寄生容量を低減した
インダクターを容易に形成できる。
でしかも通常の製造技術を用いて、寄生容量を低減した
インダクターを容易に形成できる。
【００３１】なお、本発明の各々の実施形態ではバイポ
ーラ型半導体装置を用いて説明したが、アナログ・デジ
タル混載型のバイポーラ・ＣＭＯＳ型の半導体装置に適
用しても本効果が得られるのは言うまでもない。そし
て、素子分離はリセスＬＯＣＯＳ法による酸化膜分離を
用いて説明したが、通常のＬＯＣＯＳ法にＰＮ接合を組
み合わせた分離方法やトレンチ分離を用いた半導体装置
に適用しても本効果が得られるのは言うまでもない。さ
らに、ＮＰＮ型のバイポーラトランジスターはイオン注
入法による一般的な構造を用いて説明したが、高周波特
性に優れたダブルポリシリコン型のトランジスター構造
や混晶半導体（例えばシリコン・ゲルマニウム）による
ヘテロバイポーラ型のトランジスター構造を用いた半導
体装置に適用しても本効果が得られるのは言うまでもな
い。
ーラ型半導体装置を用いて説明したが、アナログ・デジ
タル混載型のバイポーラ・ＣＭＯＳ型の半導体装置に適
用しても本効果が得られるのは言うまでもない。そし
て、素子分離はリセスＬＯＣＯＳ法による酸化膜分離を
用いて説明したが、通常のＬＯＣＯＳ法にＰＮ接合を組
み合わせた分離方法やトレンチ分離を用いた半導体装置
に適用しても本効果が得られるのは言うまでもない。さ
らに、ＮＰＮ型のバイポーラトランジスターはイオン注
入法による一般的な構造を用いて説明したが、高周波特
性に優れたダブルポリシリコン型のトランジスター構造
や混晶半導体（例えばシリコン・ゲルマニウム）による
ヘテロバイポーラ型のトランジスター構造を用いた半導
体装置に適用しても本効果が得られるのは言うまでもな
い。
【００３２】また、スパイラル型のインダクターは２層
配線を用いた半導体装置で説明したが、例えば３層〜４
層などの多層配線を用いた半導体装置に適用しても本効
果が得られるのは言うまでもない。そして、金属配線は
アルミ合金を用いて説明したが、抵抗率の小さい銅や金
を用いた半導体装置に適用しても本効果が得られるのは
言うまでもない。さらに、層間絶縁膜はシリコン酸化膜
を用いて説明したが、比誘電率の高いシリコン窒化膜や
強誘電体膜（例えばチタン酸ストロンチウム）を用いた
半導体装置に適用しても本効果が得られるのは言うまで
もない。
配線を用いた半導体装置で説明したが、例えば３層〜４
層などの多層配線を用いた半導体装置に適用しても本効
果が得られるのは言うまでもない。そして、金属配線は
アルミ合金を用いて説明したが、抵抗率の小さい銅や金
を用いた半導体装置に適用しても本効果が得られるのは
言うまでもない。さらに、層間絶縁膜はシリコン酸化膜
を用いて説明したが、比誘電率の高いシリコン窒化膜や
強誘電体膜（例えばチタン酸ストロンチウム）を用いた
半導体装置に適用しても本効果が得られるのは言うまで
もない。
【００３３】
【発明の効果】以上のように本発明の半導体装置は、イ
ンダクターを設けた所定領域の分離酸化膜下に高濃度Ｎ
+形拡散層を形成して、そのＮ+形拡散層とＰ-形半導体
基板からなるＰＮ接合を設けている。したがって、イン
ダクターに寄生する容量はＭＯＳ容量とＰＮ接合容量と
を半導体基板に対して直列接続した構成になるので、そ
の寄生容量は低減され、高いＱ値を持つＲＦＩＣを実現
できるものである。
ンダクターを設けた所定領域の分離酸化膜下に高濃度Ｎ
+形拡散層を形成して、そのＮ+形拡散層とＰ-形半導体
基板からなるＰＮ接合を設けている。したがって、イン
ダクターに寄生する容量はＭＯＳ容量とＰＮ接合容量と
を半導体基板に対して直列接続した構成になるので、そ
の寄生容量は低減され、高いＱ値を持つＲＦＩＣを実現
できるものである。
【００３４】そして、本発明の半導体装置の製造方法
は、通常のバイポーラトランジスターと同一の製造工程
に何の工程も付加しないで製造できるので、簡易な構成
で性能向上と低価格化が可能な優れた半導体装置を実現
できるものである。
は、通常のバイポーラトランジスターと同一の製造工程
に何の工程も付加しないで製造できるので、簡易な構成
で性能向上と低価格化が可能な優れた半導体装置を実現
できるものである。
【図１】本発明の第１の実施形態における半導体装置の
断面構造図
断面構造図
【図２】本発明の第１の実施形態における半導体装置の
外観平面図
外観平面図
【図３】本発明の第２の実施形態における半導体装置の
断面構造図
断面構造図
【図４】本発明の第３の実施形態における半導体装置の
製造方法を示す工程断面図
製造方法を示す工程断面図
【図５】従来の半導体装置の断面構造図
１ Ｐ-形Ｓｉ基板 ２ａ、２ｂ Ｎ+形拡散層 ３ Ｐ形拡散層 ４ Ｎ-形エピ層 ５ 分離酸化膜 １１ａ、１１ｂ 第１の金属配線 １２ 層間絶縁膜 １３ ヴィアホール １４ａ、１４ｂ 第２の金属配線 １５ａ、１５ｂ Ｐ形拡散層 １６ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5F003 AP05 BA22 BA93 BA97 BC08 BJ18 5F038 AV05 AV06 AZ04 DF12 EZ02 EZ20 5F082 AA25 BA04 BA05 BA07 BA11 BA23 BC01 BC14 DA02 EA09 GA02
Claims (6)
- 【請求項１】 一方導電形の半導体基板と、前記半導体
基板の表面に形成した他方導電形の半導体層と、前記半
導体層に形成して分離領域を成す絶縁膜と、前記絶縁膜
上の所定領域に形成した誘導素子と、前記所定領域の前
記絶縁膜下に形成した他方導電形の拡散層とを備えて、
前記半導体基板と前記他方導電形の拡散層からなるＰＮ
接合を有することを特徴とする半導体装置。 - 【請求項２】 一方導電形の半導体基板と、前記半導体
基板の表面に形成した他方導電形の半導体層と、前記半
導体層に形成して前記半導体基板に接続する分離領域を
成す一方導電形の第２拡散層と、前記半導体層の表面に
形成した絶縁膜と、前記絶縁膜上の所定領域に形成した
誘導素子と、前記所定領域の前記半導体層下に形成した
他方導電形の第１拡散層と、前記所定領域の前記半導体
層に形成して前記第１の拡散層の上部に接続する一方導
電形の第３拡散層とを備えて、前記第３拡散層と前記第
１拡散層からなる第１のＰＮ接合と、前記半導体基板と
前記第１拡散層からなる第２のＰＮ接合を有することを
特徴とする半導体装置。 - 【請求項３】 誘導素子は、スパイラル状の導線部を成
す上層の金属配線と、中心から取り出す導線部を成す下
層の金属配線とで構成して、これらの金属配線間を絶縁
する層間絶縁膜に設けた導通孔を介して接続することを
特徴とする請求項１乃至２に記載の半導体装置。 - 【請求項４】 一方導電形の半導体基板に他方導電形の
拡散層を形成する工程と、前記半導体基板の表面に他方
導電形の半導体層を形成する工程と、前記半導体層に分
離領域になる絶縁膜を形成する工程と、前記絶縁膜上の
所定領域に誘導素子を形成する工程とを含んで、前記他
方導電形の拡散層が他の領域に形成するバイポーラトラ
ンジスターのコレクタを成す埋め込み拡散層と同時に形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】 一方導電形の半導体基板に他方導電形の
第１拡散層を形成する工程と、前記半導体基板の表面に
他方導電形の半導体層を形成する工程と、前記半導体層
に分離領域になる一方導電形の第２拡散層と前記他方導
電形の第１拡散層の上部に接続する一方導電形の第３拡
散層とを形成する工程と、前記半導体層の表面に絶縁膜
を形成する工程と、前記絶縁膜上の所定領域に誘導素子
を形成する工程とを含んで、前記他方導電形の第１拡散
層が他の領域に形成するバイポーラトランジスターのコ
レクタを成す埋め込み拡散層と同時に形成することを特
徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に絶縁膜を介して下層の金
属配線を形成する工程と、前記下層の金属配線上に層間
絶縁膜を形成する工程と、前記下層の金属配線上の前記
層間絶縁膜に導通孔を形成する工程と、前記層間絶縁膜
上にスパイラル状の上層の金属配線を形成する工程とを
含んで、前記導通孔を介して前記下層の金属配線と前記
上層の金属配線を接続することを特徴とする請求項４乃
至５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284730A JP2002094009A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000284730A JP2002094009A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002094009A true JP2002094009A (ja) | 2002-03-29 |
| JP2002094009A5 JP2002094009A5 (ja) | 2006-03-23 |
Family
ID=18768905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000284730A Withdrawn JP2002094009A (ja) | 2000-09-20 | 2000-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002094009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065031A (ja) * | 2007-09-07 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
-
2000
- 2000-09-20 JP JP2000284730A patent/JP2002094009A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065031A (ja) * | 2007-09-07 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
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