以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態の説明においては、その構成および位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。
本実施の形態の半導体装置は、たとえばnチャネル型パワーMISFET、抵抗素子、低周波数帯(第1周波数帯(100MHzを含む))の回路(第1回路)にて用いられる容量素子、高周波数帯(第2周波数帯(800MHz〜900MHzまたは1.8GHz〜1.9GHzを含む))の回路(第2回路)にて用いられる容量素子、高周波数帯の回路にて用いられるインダクタ、スイッチング素子となるnチャネル型MISFETおよびpチャネル型MISFETを有し、高周波電力の増幅を行うチップである。また、抵抗素子、低周波数帯の回路にて用いられる容量素子、スイッチング素子となるnチャネル型MISFETおよびpチャネル型MISFETは、上記低周波数帯の回路である制御用CMOS回路(アナログ回路)を形成するものである。このような本実施の形態の半導体装置の製造工程について、図1〜図29を用いて説明する。
まず、図1および図2に示すような基板1を用意する。この基板1は、抵抗率が3mΩcm〜6mΩcm程度の単結晶シリコンからなる半導体基板2と、半導体基板2の主面にてエピタキシャル成長させた単結晶シリコン層3と、半導体基板2の裏面にて形成された酸化シリコン膜4とからなる。単結晶シリコン層3は、p型の導電型を有する不純物(たとえばB(ホウ素))がドープされ、抵抗率が18Ωcm〜23Ωcm程度であり、厚さを2.9μm〜3.1μm程度とすることを例示できる。酸化シリコン膜4は、半導体基板2の裏面を汚染および破損などから保護する機能を有する。また、その基板1は、たとえば以後の工程において保護ダイオードが形成される領域(図示は省略)と、nチャネル型パワーMISFETが形成される領域PWMISと、抵抗素子が形成される領域RESIと、アナログ回路を形成する容量素子が形成される領域CAPAと、nチャネル型MISFETが形成される領域NMISと、pチャネル型MISFETが形成される領域PMISと、上記高周波数帯の回路にて用いる容量素子が形成される領域MIMと、高周波数帯の回路にて用いられるインダクタが形成される領域INDと、ボンディングワイヤを接続するためのボンディングパッドが形成される領域PADとに分割されている。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとして単結晶シリコン層3にp型の導電型を有する不純物イオン(たとえばB)を導入することにより、p++型半導体領域(不純物層)5を形成する。その後、そのフォトレジスト膜を除去する。
続いて、基板を約850℃で熱処理することにより、単結晶シリコン層3およびp++型半導体領域5の表面に膜厚15nm程度の薄い酸化シリコン膜6を形成する。次いで、CVD法により酸化シリコン膜6上に膜厚140nm程度の窒化シリコン膜(図示は省略)を堆積する。次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしてその窒化シリコン膜をパターニング(エッチング)する。次に、そのフォトレジスト膜を除去した後、1050℃程度の蒸気を用いて基板1を33分程度熱処理し、酸化シリコン膜6の膜厚を選択的に厚くすることによって、厚さ350nm程度のフィールド絶縁膜7を形成する。このフィールド絶縁膜7が形成された領域を素子分離領域として規定することができ、それ以外の領域を素子形成領域(活性領域)として規定することができる。続いて、基板1を洗浄することにより、酸化シリコン膜6上に残っている窒化シリコン膜を除去する。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとし、後の工程にて容量素子が形成される領域CAPAにn型の導電型を有する不純物イオン(たとえばAs(ヒ素))を導入することにより、n型半導体領域10を形成する。このn型半導体領域10の役割については、領域CAPAにて容量素子が完成したところで詳しく説明する。
次に、図3および図4に示すように、基板1上に150nm程度のイントリンシックな多結晶シリコン膜(第1シリコン層)11を堆積する。続いて、その多結晶シリコン膜11上にONO膜12を成膜する。このONO膜12の成膜工程について、図5を用いて詳しく説明する。
図5は、領域RESI、CAPA付近を拡大して示した要部断面図である。上記多結晶シリコン膜11を堆積した後、まず、基板1に800℃程度の熱処理を施すことにより、多結晶シリコン膜11の表面に4〜5nm程度の薄い酸化シリコン膜12Aを形成する。続いて、多結晶シリコン膜11にn型の導電型を有する不純物イオン(たとえばP(リン))を導入する。この多結晶シリコン膜11に導入した不純物イオンは、抵抗素子の形成後の製造工程における熱処理の履歴により良好に多結晶シリコン膜11中に拡散させることができ、後の工程でこの多結晶シリコン膜11から抵抗素子を形成した際に、その抵抗素子を良好に活性化させることができる。
続いて、たとえばCVD法により酸化シリコン膜12A上に膜厚20nm程度の窒化シリコン膜12Bを堆積する。続いて、約1100℃の熱処理によって窒化シリコン膜12Bの表面を酸化することにより酸化シリコン膜12C1を形成する。続いて、CVD法によりその酸化シリコン膜12C1上に膜厚15nm程度の酸化シリコン膜12C2を堆積することによって、酸化シリコン膜12C1、12C2からなる酸化シリコン膜12Cを形成する。上記ONO膜12は、これら酸化シリコン膜12A、窒化シリコン膜12Bおよび酸化シリコン膜12Cから形成することができる。ONO膜12は、後の工程で容量素子の容量絶縁膜へと加工される。また、酸化シリコン膜12Cを形成する際に、酸化シリコン膜12C1上に酸化シリコン膜12C2を積層することにより、ONO膜12の経時絶縁破壊(Time Dependent Dielectric Breakdown)に対する耐性を向上することができる。それにより、後の工程で形成される容量素子の信頼性を向上することができる。
次に、図6に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしたエッチングにより、ONO膜12および多結晶シリコン膜11をパターニングする。それにより、抵抗素子が形成される領域RESIには、多結晶シリコン膜11からなる抵抗素子(配線層、受動素子)11Aを形成し、容量素子が形成される領域CAPAには、多結晶シリコン膜11からなるアナログ回路を形成する容量素子の下部電極(配線層)11Bを形成することができる。また、領域CAPAでは、パターニングされたONO膜12からなるアナログ回路を形成する容量素子の容量絶縁膜を形成することができる。
次に、上記ONO膜12および多結晶シリコン膜11のパターニングに用いたフォトレジスト膜を除去した後、図7に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとしてpチャネル型MISFETが形成される領域PMISの単結晶シリコン層3にn型の導電型を有する不純物イオン(たとえばP)を導入することにより、n型ウェル13を形成する。
続いて、上記n型ウェル13の形成に用いたフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとしてp型の導電型を有する不純物イオン(たとえばB)を導入することにより、nチャネル型パワーMISFETが形成される領域PWMISおよびnチャネル型MISFETが形成される領域NMISの単結晶シリコン層3にp型ウェル14を形成する。また、領域PMISにおける活性領域を取り囲むフィールド絶縁膜7の下部の単結晶シリコン層3にもp型ウェル14を形成する。このフィールド絶縁膜7の下部に形成されたp型ウェル14は、領域PMISにpチャネル型MISFETが形成された後において、チャネルストッパとして機能させることができる。
次に、上記p型ウェル14の形成に用いたフォトレジスト膜を除去した後、図8に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとしてp型の導電型を有する不純物イオン(たとえばBF2(二フッ化ホウ素))を導入することにより、領域NMISにp−型半導体領域15を形成する。このp−型半導体領域15を形成することにより、後の工程で領域NMISに形成されるnチャネル型MISFETのしきい値電圧を調整することができる。また、MISFETは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになることから、そのp−型半導体領域15を形成することによって、その短チャネル効果を抑制することが可能となる。
次に、上記p−型半導体領域15の形成に用いたフォトレジスト膜を除去した後、基板1を洗浄する。続いて、基板1に800℃程度の熱処理を施すことにより、nチャネル型パワーMISFETが形成される領域PWMIS、nチャネル型MISFETが形成される領域NMISおよびpチャネル型MISFETが形成される領域PMISのそれぞれの活性領域の表面にゲート絶縁膜16を形成する。続いて、基板1上に不純物イオン(たとえばPまたはB)がドープされた多結晶シリコン膜(第2シリコン層)17、WSi(タングステンシリサイド)膜18および酸化シリコン膜19を順次下層より積層する。これら多結晶シリコン膜17、WSi膜18および酸化シリコン膜19は、それぞれCVD法で堆積することができ、それぞれの膜厚を100nm程度、150nm程度および150nm程度とすることを例示できる。また、WSi膜18を堆積する代わりに、窒化チタン膜などのバリア金属膜およびW(タングステン)膜を下層より順次積層してもよい。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしたエッチングにより、酸化シリコン膜19、WSi膜18および多結晶シリコン膜17をパターニングする。これにより、領域PWMISにおいては多結晶シリコン膜17およびWSi膜18からなるゲート電極(配線層)20Aを形成し、領域CAPAにおいては下部電極11B上の領域に多結晶シリコン膜17およびWSi膜18からなるアナログ回路を形成する容量素子の上部電極(配線層)20Bを形成し、領域NMIS、PMISにおいてはそれぞれ多結晶シリコン膜17およびWSi膜18からなるゲート電極(配線層)20C、20Dを形成することができる。ゲート電極20A、20C、20Dを多結晶シリコン膜17およびWSi膜18を積層した構造とすることにより、ゲート電極20A、20C、20Dの配線抵抗を低減することができる。また、ここまでの工程により、領域CAPAにおいては、下部電極11Bと容量絶縁膜であるONO膜12と上部電極20Bとからなるアナログ回路を形成する容量素子(第1容量素子、受動素子)Cを形成することができる。
上記酸化シリコン膜19、WSi膜18および多結晶シリコン膜17のパターニング時において、領域CAPAでは、ONO膜12を形成する窒化シリコン膜12B(図5参照)をエッチングストッパとし、下部電極11Bをオーバーエッチングから保護することができる。
上記したように、本実施の形態では、多結晶シリコン膜17およびWSi膜18からなるゲート電極20A、20C、20Dを形成したが、これらゲート電極20A、20C、20Dを上記抵抗素子11Aおよび容量素子Cの下部電極11Bと同様に多結晶シリコン膜11から形成する手段も考えられる。しかしながら、ゲート電極20A、20C、20Dを多結晶シリコン膜11から形成した場合には、その後の工程で酸化シリコン膜19、WSi膜18および多結晶シリコン膜17をパターニングした際にゲート電極20A、20C、20Dの側壁がエッチングされ、ゲート電極20A、20C、20Dの寸法が設計値と異なるものになってしまうことが懸念される。そのため、本実施の形態のように、ゲート電極20A、20C、20Dは、多結晶シリコン膜17およびWSi膜18から形成することが好ましい。
ここで、図9に示すように、本実施の形態においては、領域PWMISに形成されるnチャネル型パワーMISFETのゲート長L1が領域PMISに形成されるpチャネル型MISFETのゲート長L2よりも小さくなるようにゲート電極20A、20Dをそれぞれパターニングする。ここで、そのnチャネル型パワーMISFETのゲート長L1およびpチャネル型MISFETのゲート長L2は、それぞれ0.3μm程度および1μm程度とすることを例示できる。なお、領域NMISに形成されるnチャネル型MISFETのゲート長も1μm程度とすることを例示できる。また、前記図8における領域PWMISは、図9中に示すA−A線に沿った断面を図示したものであり、領域NMIS、PMISは、図9中に示すB−B線に沿った断面を図示したものである。
本実施の形態においては、高周波電力を増幅する目的から、nチャネル型パワーMISFETについては利得の向上が求められる。ここで、MISFETの利得はゲート長に反比例することから、nチャネル型パワーMISFETのゲート長が極力小さくなるようにゲート電極20Aをパターニングする手段が考えられる。また、MISFETは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになる。そこで、nチャネル型パワーMISFETが形成される領域PWMISにおいては、p型ウェル14および単結晶シリコン層3にp型の導電型を有する不純物イオンを導入することによって、nチャネル型パワーMISFETおける短チャネル効果を抑制することを可能とする。
一方、領域PMISに形成されるpチャネル型MISFETはスイッチング素子となることから、nチャネル型パワーMISFETに比べて大きな利得は求められない。そこで、そのpチャネル型MISFETについては、n型の導電型を有する不純物イオンの導入によって短チャネル効果を抑制する手段を用いずに、ゲート長を大きくすることによって短チャネル効果を抑制することを可能とする。
すなわち、本実施の形態においては、上記したように領域PMISに形成されるpチャネル型MISFETのゲート長L2が領域PWMISに形成されるnチャネル型パワーMISFETのゲート長L1より大きくなるようにそれぞれのゲート電極20A、20Dをパターニングするものである。なお、領域NMISに形成されるnチャネル型MISFETは、pチャネル型MISFETに比べて短チャネル効果によるパンチスルーが発生しやすいので、本実施の形態においては、そのnチャネル型MISFETにおける短チャネル効果を抑制するための不純物イオンの導入(上記p−型半導体領域の形成)は行う。
上記酸化シリコン膜19、WSi膜18および多結晶シリコン膜17のパターニングに用いたフォトレジスト膜を除去した後、図10に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとして領域PWMISの単結晶シリコン層3にn型の導電型を有する不純物イオン(たとえばP)を導入することにより、n−型半導体領域21を形成する。続いて、基板1上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとしてp型ウェル14および領域PWMISの単結晶シリコン層3にn型の導電型を有する不純物イオン(たとえばAs)を導入することにより、領域PWMIS、NMISにそれぞれn+型半導体領域22A、22Bを形成する。ここまでの工程により、領域PWMISにおいてはn+型半導体領域22Aをソース・ドレインとするnチャネル型パワーMISFET(能動素子、第2MISFET)Qpwを形成することができ、領域NMISにおいてはn+型半導体領域22Bをソース・ドレインとするnチャネル型MISFET(能動素子、第1MISFET)Qnを形成することができる。
次に、基板1上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとして領域PWMISのp型ウェル14にp型の導電型を有する不純物イオン(たとえばB)を導入することにより、p−型半導体領域23を形成する。この時、その不純物イオンは、基板1の主面(素子形成面)に対して斜めに打ち込むようにする。このp−型半導体領域23を形成することによって、nチャネル型パワーMISFETQpwにおける短チャネル効果を抑制することができる。
続いて、基板1上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとして、領域PMIS、領域PWMISおよび領域CAPAにp型の導電型を有する不純物イオン(たとえばBF2)を導入することにより、それぞれp+型半導体領域24、25、26を形成する。ここまでの工程により、領域PMISにおいては、p+型半導体領域24をソース・ドレインとするpチャネル型MISFET(能動素子)Qpを形成することができる。また、領域PWMISにおいては、p+型半導体領域25をチャネルストッパとすることができる。p+型半導体領域26は、平面においてn型半導体領域10を取り囲む領域に形成される。
上記のように、本実施の形態では、容量素子Cの直下の単結晶シリコン層3の表面にn型半導体領域10が形成されていることから、容量素子Cに正の電圧を印加した場合には、容量素子C直下の単結晶シリコン層3の表面にn型の反転層(図示は省略)が形成され、さらにその反転層の直下に空乏層(図示は省略)が形成される。このような反転層および空乏層が形成された場合には、容量素子Cおよび反転層を容量電極とし酸化シリコン膜6を容量絶縁膜とする寄生容量と、反転層および単結晶シリコン層3を容量電極とし空乏層を容量絶縁膜とする寄生容量とが形成されることになる。ここで、容量素子Cと単結晶シリコン層3との間で形成される寄生容量は、容量素子Cと反転層との間で形成される寄生容量と、反転層と単結晶シリコン層3との間で形成される寄生容量とを直列に接続した合成容量となることから、その容量値を低減することができる。また、本実施の形態においては、平面においてp+型半導体領域26がn型半導体領域10を取り囲む領域に形成されていることから、上記反転層および空乏層が水平方向(基板の主面に沿った方向)に伸びていくことを防ぐことができる。それにより、容量電極の面積が増大することを防ぐことができるので、その寄生容量値が増大することを防ぐことができる。
次に、p+型半導体領域24、25、26の形成に用いたフォトレジスト膜を除去した後、図11および図12に示すように、基板1上に膜厚0.65μm程度の酸化シリコン膜(第1絶縁膜)30を堆積する。続いて、CMP(Chemical Mechanical Polishing)法にて酸化シリコン膜30の表面を研磨し、その表面を平坦化した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示は省略)をマスクとして酸化シリコン膜30をエッチングし、接続孔31A〜31Iを穿孔する。接続孔31Aは領域PWMISにてn+型半導体領域22Aおよびp+型半導体領域25と接続し、接続孔31Bは領域RESIにて抵抗素子11Aと接続し、接続孔31Cは領域CAPAにて抵抗素子C(図8参照)の下部電極11Bと接続し、接続孔31Dは領域CAPAにて抵抗素子Cの上部電極20Bと接続し、接続孔31Eは領域NMISにてn+型半導体領域22Bと接続し、接続孔31Fは領域PMISにてp+型半導体領域24と接続し、接続孔31Gは領域RESIにてp++型半導体領域5と接続し、接続孔31Hは領域CAPAにてp++型半導体領域5と接続し、接続孔31Iは領域NMISにてp++型半導体領域5と接続する。この時、ゲート電極20A、20C、20Dに達する接続孔も穿孔されるが、図11中での図示は省略する。
接続孔31Dを穿孔する際には、酸化シリコン膜に比べてエッチング選択比の小さいWSi膜18をエッチングストッパとすることができるので、接続孔31Dが下部電極11Bに達してしまうことを防ぐことができる。すなわち、後の工程で接続孔31D内にプラグを形成した際に、そのプラグにより抵抗素子Cの上部電極20Bと下部電極11Bとが短絡してしまう不具合を防ぐことができる。
次に、接続孔31A〜31Fの穿孔に用いたフォトレジスト膜を除去した後、図13および図14に示すように、接続孔31A〜31Iの内部およびゲート電極20A、20C、20Dに達する接続孔の内部を含む酸化シリコン膜30上に、膜厚30nm程度のTi(チタン)膜および膜厚80nm程度のTiN(窒化チタン)膜を順次下層より堆積する。続いて、基板1に650℃程度の熱処理を施した後、基板1上に上記接続孔を埋め込む膜厚700nm程度のW(タングステン)膜を堆積する。次いで、エッチバック法により、酸化シリコン膜30上のW膜、TiN膜およびTi膜を除去することにより、上記接続孔内に、TiN膜およびTi膜をバリア導体膜としW膜を主導電層とするプラグ32を形成することができる。なお、図14は、そのプラグ32の形成時におけるnチャネル型パワーMISFETQpw、nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれのゲート電極20A、20C、20Dの付近を拡大した要部平面図である。また、図13における領域PWMISは図14中のA−A線に沿った断面を図示したものであり、領域NMIS、PMISは、図14中のB−B線に沿った断面を図示したものである。
次に、図15および図16に示すように、基板1上に、たとえば膜厚10nm程度のTi膜、Cu(銅)およびSi(シリコン)を含む膜厚400nm程度のアルミニウム合金膜、膜厚10nm程度のTi膜および膜厚75nm程度のTiN膜を順次下層より堆積することによって積層膜(第1金属層、第1導電性膜)を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとしてその積層膜をドライエッチングすることにより、その積層膜からなりプラグ32と接続する配線(配線層)33、33A、33Bを形成する。ここで、領域RESIにおいて配線33Aは抵抗素子11Aとp++型半導体領域5とを電気的に接続し、領域CAPAにおいて配線33Aはアナログ回路を形成する容量素子C(図8参照)の下部電極11Bとp++型半導体領域5とを電気的に接続し、領域NMISにおいて配線33Aはnチャネル型MISFETQnのソースとなるn+型半導体領域22Bとp++型半導体領域5とを電気的に接続する。また、配線33Bは、領域MIMに形成される。
前述したように、配線33、33A、33Bの下部の酸化シリコン膜30の表面は平坦化されている。そのため、後述する工程で領域MIMに形成される容量素子の下部電極となる配線33Bについても平坦な表面とすることができるので、配線33B上に形成される容量絶縁膜を安定した膜厚で成膜することが可能となる。それにより、領域MIMにおいては、この配線33Bを下部電極として、容量値のばらつきの少ない容量素子を形成することが可能となる。
ここで、図17および図18は、それぞれ上記配線33、33Aが形成された際の領域RESIおよび領域CAPAの要部を示した平面図であり、配線33、33Aはハッチングを付して示してある。また、図15中の領域RESI、CAPAは、それぞれ図17中のC−C線および図18中のD−D線に沿った断面を図示したものであるが、図17中においては、配線33Aとp++型半導体領域5とを接続するプラグ32(接続孔31G)の図示は省略してある。
図17に示すように、本実施の形態においては、1本の配線33、33Aと抵抗素子11Aとの間には2本のプラグ32(接続孔31B)が形成されているが、図15においては、これら配線33、33A、抵抗素子11Aおよびプラグ32(接続孔31B)の位置関係をわかりやすくするために、プラグ32(接続孔31B)については1本のみの図示としている。また、図17では、1本の配線33、33Aと抵抗素子11Aとの間にて2本のプラグ32(接続孔31B)が配置された例を図示したが、プラグ32(接続孔31B)の数はこれに限定されるものではない。
また、図18に示すように、本実施の形態においては、配線33Aと容量素子Cの下部電極11Bとの間には多数のプラグ32(接続孔31Cまたは接続孔33H)が形成され、配線33と容量素子Cの上部電極20Bとの間には多数のプラグ32(接続孔31D)が形成されている。D−D線に沿った断面においては、配線33と上部電極20Bとを接続するプラグ32(接続孔31D)が多数現れることになるが、図15においては、配線33、33Aおよびプラグ32(接続孔31C、31D、33H)の位置関係をわかりやすくするために、配線33と上部電極20Bとを接続するプラグ32(接続孔31D)については1本のみの図示としている。このように、配線33Aと下部電極11Bとの間および配線33と上部電極20Bとの間に多数のプラグ32を設けることにより、たとえば1本のプラグで配線33Aと下部電極11Bとの間および配線33と上部電極20Bとの間を接続する場合に比べて、下部電極11Bおよび上部電極20Bの抵抗値の低減ができて、容量素子Cの寄生抵抗値を低減することができる。その結果、その寄生抵抗が本実施の形態のチップに形成される回路の動作に支障を来たしてしまうことを防ぐことが可能となる。
次に、配線33、33Aのパターニングに用いたフォトレジスト膜を除去した後、図19および図20に示すように、基板1上に膜厚0.95μm程度の酸化シリコン膜34を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして領域MIMの酸化シリコン膜34をエッチングすることにより、配線33Bに達する接続孔35Aを穿孔する。次いで、そのフォトレジスト膜を除去した後、たとえばCVD法にて接続孔35Aの内部を含む基板1上に膜厚100nm程度の酸化シリコン膜(第2絶縁膜)C1を堆積する。この酸化シリコン膜C1は、後述する工程で領域MIMに形成する容量素子の容量絶縁膜となるものである。ここで、この酸化シリコン膜C1は、前述した容量素子C(たとえば図8参照)の容量絶縁膜となるONO膜12の形成時よりも低温の熱処理を伴い、数10nmオーダーでの膜厚の制御が可能な成膜方法によって形成するものである。前述したように、酸化シリコン膜C1の下部の配線33Bの表面が平坦になっていることから、酸化シリコン膜C1は安定した膜厚で成膜することができる。それにより、領域MIMにおいては、この酸化シリコン膜C1を容量絶縁膜として、容量値のばらつきの少ない容量素子を形成することができる。
次いで、スパッタリング法にてその酸化シリコン膜上に膜厚80nm程度の窒化チタン膜C2を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして窒化チタン膜C2および酸化シリコン膜C1をエッチングすることにより、接続孔35A内を含む領域MIMに窒化チタン膜C2および酸化シリコン膜C1を残す。
次に、そのフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜34をエッチングすることにより、配線33に達する接続孔35Bを穿孔する。続いて、そのフォトレジスト膜を除去する。
次に、図21および図22に示すように、接続孔35A、35Bの内部を含む酸化シリコン膜34上に、たとえば膜厚30nm程度のTi膜および膜厚100nm程度のTiN膜を順次下層より堆積することによってバリア導体膜を形成する。続いて、そのバリア導体膜上にたとえば膜厚20nm程度のTi膜およびCuとSiとを含む膜厚1200nm程度のアルミニウム合金膜を順次下層より堆積することによって、前記バリア導体膜、Ti膜およびアルミニウム合金膜からなる積層膜(第2金属層、第2導電性膜)を形成する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングすることにより、配線(配線層)36、36Aを形成する。ここで、配線36Aは、接続孔35Aの内部を含む領域MIMに形成され、ここまでの工程により領域MIMには、配線33Bを下部電極とし、酸化シリコン膜C1を容量絶縁膜とし、窒化チタン膜C2および配線36Aを上部電極とする容量素子(第2容量素子)MIMCを形成することができる。なお、図23は、その容量素子MIMCの平面図である。このような工程によれば、表面が平坦化された酸化シリコン膜30上に下部電極となる配線33Bが形成されているので、容量値のばらつきの少ない容量素子MIMCを形成することができる。
ところで、上記容量素子MIMCは、前述した容量素子C(たとえば図8参照)より上層に形成される。すなわち、容量素子MIMCの電極(下部電極(配線33B)および上部電極(配線36A))は、容量素子Cの電極(下部電極11Bおよび上部電極20B)よりも基板1から離間して形成されている。そのため、容量素子MIMCの電極と基板1との間で発生する寄生容量値を容量素子Cの電極と基板1との間で発生する寄生容量値より小さくすることができる。
また、容量素子Cでは、上部電極20Bおよび下部電極11Bに多結晶シリコン膜を含み、容量絶縁膜は、たとえば約1000℃以上の高温を伴う熱酸化処理およびCVD法等によって数nmオーダーで膜厚を薄く制御しつつ形成している。これは、多結晶シリコン膜が高温の加熱によっても変形し難いからであり、容量素子Cの容量絶縁膜を形成する際には数nmオーダーで膜厚の制御が可能な高温を伴う成膜手段を用いているのである。その結果、容量絶縁膜の膜厚が薄くなったことにより、容量素子Cは単位面積当たりの容量値が大きくなる。すなわち、所望の容量値の容量素子Cを小さな面積の上部電極20Bおよび下部電極11Bで形成できるようになるので、本実施の形態の半導体装置を有するチップを小型化することが可能となる。
一方、容量素子MIMCは、上記したように容量絶縁膜となる酸化シリコン膜C1を数10nmオーダーで膜厚を制御しつつ形成しており、上記容量素子Cよりも容量絶縁膜の膜厚が厚くなる。これは、容量素子MIMCの下部電極を形成する配線33Bに含まれるアルミニウム合金膜が高温の加熱によって変形しやすいことに起因するものであり、酸化シリコン膜C1の成膜時には、前述したように容量素子Cの容量絶縁膜となるONO膜12の形成時よりも低温の熱処理を伴う手段を適用することによって、そのアルミニウム合金膜の変形を防いでいるのである。このような成膜手段を用いた場合、酸化シリコン膜C1の膜厚の制御は数10nmオーダーとなってしまうことから、容量素子MIMCは、容量素子Cより単位面積当たりの容量値が小さくなる。そのため、容量素子MIMCは、容量素子Cより単位容量値の小さい容量素子となる。このようにして、本実施の形態では、高周波数帯の回路にて用いることが可能な容量素子MIMCを形成するものである。
次に、図24および図25に示すように、基板1上に膜厚1.65μm程度の酸化シリコン膜(第3絶縁膜)37を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその酸化シリコン膜37をエッチングすることにより、領域INDの酸化シリコン膜37に配線36に達する接続孔38を形成する。
次に、接続孔38の内部を含む酸化シリコン膜37上に、たとえば膜厚10nm程度のTi膜および膜厚50nm程度のTiN膜を順次下層より堆積することによってバリア導体膜を形成する。続いて、そのバリア導体膜上にたとえば膜厚20nm程度のTi膜およびCuとSiとを含む膜厚1200nm程度のアルミニウム合金膜を順次下層より堆積する。次いで、そのアルミニウム合金膜上にCuとSiとを含む膜厚800nm程度のアルミニウム合金膜を順次下層より堆積するバリア導体膜、Ti膜および2層のアルミニウム合金膜からなる積層膜(第3金属層、第3導電性膜)を形成する。
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングすることにより、下層の配線より膜厚の厚い配線(第1配線層)39A、39Bを形成する。この配線39A、39Bは、基板1上にて最上層の金属配線となる。ここで、図26は、その配線39A、39B形成時における領域INDの要部平面図である。図26に示すように、配線39Aは、領域INDにてスパイラルコイル(インダクタ)を形成し、その一端(第1の端子)は最上層に配置され、他の一端(第2の端子)は接続孔38を通じて下部の配線36と接続する。この配線39Aから形成されるスパイラルコイルは、高周波数帯の回路にて用いられるものである。なお、図26中において、ハッチングを付して示した領域は、接続孔38を示している。また、配線39Bは、領域PADにてボンディングワイヤを接続するためのボンディングパッドとなる。本実施の形態においては、最上層の配線(配線39A、39B)は、スパイラルコイルおよびボンディングパッドに用いる。そのため、下層の配線に比べて配線幅および配線間隔が大きい。それにより、その最上層の配線は、下層の配線よりも配線のアスペクト比を大きく取り、緩やかな加工精度で形成することが可能となる。すなわち、最上層の配線39A、39Bは、下層の配線より厚い膜厚で形成することが可能となる。
上記したように、本実施の形態においては、配線33、33Aより相対的に膜厚の厚い配線39Aを用いてスパイラルコイルを形成している。このスパイラルコイルと同程度の特性を有するスパイラルコイルを配線33、33Aと同層の配線から形成する場合を想定すると、寄生容量値を低減するために酸化シリコン膜34の膜厚を厚くする必要がある。しかしながら、酸化シリコン膜34の膜厚を厚くすることによって、接続孔35Bのアスペクト比が大きくなり、接続孔35Bの開孔が困難になってしまうことから、接続孔35Bの径を大きくする必要が出てくる。そのため、微細な加工ができなくなってしまい、本実施の形態の半導体装置を含むチップの大きさを小さくできなくなってしまう不具合が生じてしまう。また、寄生抵抗値を低減するために、これらの配線を形成するアルミニウム合金膜の膜厚を配線39Aと同程度にまで厚くする必要がある。このように配線33、33A等を形成するアルミニウム合金膜の膜厚を厚くした場合にも、配線33、33A等の微細な加工が困難になってしまうことが懸念される。そのため、本実施の形態のように、配線33、33Aより相対的に膜厚の厚い配線39Aを用いてスパイラルコイルを形成することが好ましい。
また、配線33、33Aより相対的に膜厚の厚い配線39Aを用いてスパイラルコイルを形成することから、スパイラルコイルを配線33、33Aと同層の配線から形成する場合よりスパイラルコイルの寄生抵抗値を低減することができる。
また、配線33、33Aより上層に形成される配線39Aを用いてスパイラルコイルを形成することから、スパイラルコイルを配線33、33Aと同層の配線から形成する場合よりスパイラルコイルと基板1との間の層間膜厚が厚くなるため、スパイラルコイルと基板1との間の寄生容量値を低減することができる。
たとえば本実施の形態の半導体装置を高周波電力増幅装置に用い、その高周波電力増幅装置が複数段の増幅段から形成されている場合には、上記スパイラルコイルおよび容量素子MIMCを増幅段間の段間整合回路(共振回路)として用いることができる。ここで、Q(Quality Factor)を共振回路の共振の鋭さを表す量、frを自己共振周波数、fを回路の周波数、Rを寄生容量値、Cを寄生容量値、およびLをインダクタンス値とすると、スパイラルコイルにおいてはQ=2πfL/Rおよびfr=1/(2π(CL)1/2)となり、容量素子MIMCにおいてはQ=1/(2πfCR)となる。なお、frは、Q=0とする周波数であり、frを高めることによりスパイラルコイルの特性を向上することができる。
上記の式より、スパイラルコイルおよび容量素子MIMC共に、寄生抵抗値が大きくなるに従ってQの値を小さくしてしまうことになる。また、スパイラルコイルは、寄生容量値が大きくなるに従って共振周波数を低下させてしまうことから、高周波回路においては、Qの値を低下させてしまうことになる。そのため、本実施の形態においては、上記のように最上層の金属配線である配線39Aを用いてスパイラルコイルを形成することにより、スパイラルコイルと基板1との間に発生する寄生容量を可能な限り低減している。その結果、本実施の半導体装置の製造方法によれば、スパイラルコイルと基板1との間の寄生容量の低減により、Qの値を低下を防ぐことが可能となる。
一方、容量素子MIMCにおいては、容量素子MIMC本来の容量値と寄生容量値との合成用量値が容量素子MIMCの容量値となって現れることから、寄生容量値が大きくなるに従って容量素子MIMCの容量値が小さくなってしまうことになる。つまり、容量素子MIMCの容量値が設計値と異なるものになってしまうことになる。また、上記の式より、容量素子MIMCにおいては、寄生抵抗値および寄生容量値が大きくなるに従ってQの値を低下させてしまうことになる。
すなわち、前述したように、本実施の形態のスパイラルコイルおよび容量素子MIMCにおいては、それぞれ寄生抵抗値および寄生容量値の低減を実現していることから、本実施の形態のスパイラルコイルおよび容量素子MIMCを用いて共振の鋭い共振回路を形成することが可能となる。
また、前述したように、アナログ回路は比較的低い周波数(たとえば100MHz程度)で動作することから、整合回路の容量に高いQの値が要求されない。そのため、上記スパイラルコイルおよび容量素子MIMCを有する高周波数帯の回路に比べて寄生容量が問題にならない。そこで、前述した容量素子C(たとえば図8参照)のように単位面積当たりの容量値の大きい多結晶シリコンを容量電極として用いることで、容量素子の占める面積を低減することが可能となる。すなわち、本実施の形態の半導体装置を含むチップの面積を低減することが可能となる。また、本実施の形態のように、容量素子MIMCと容量素子Cとを異なる配線層を用いて同一の基板1上に形成することによっても、チップの面積の低減に有効となる。
次に、配線39A、39Bのパターニングに用いたフォトレジスト膜を除去した後、図27に示すように、基板1上に膜厚600nm程度の酸化シリコン膜および膜厚500nm程度の窒化シリコン膜を順次下層より堆積し、その酸化シリコン膜および窒化シリコン膜からなる絶縁膜40を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜40をエッチングし、配線39Bに達する開口部41を形成する。この開口部41を形成することにより、配線39Bの表面が現れ、配線39Bをボンディングパッドとして用いることが可能となる。
次に、開口部41の形成に用いた上記フォトレジスト膜を除去した後、図28および図29に示すように、基板1の裏面を研削することによって半導体基板2の裏面を保護していた酸化シリコン膜4を除去する。続いて、基板1の裏面に、たとえば膜厚50nm程度のNi(ニッケル)膜42A、膜厚100nm程度のTi膜42B、膜厚200nm程度のNi膜42Cおよび膜厚100nm程度のAu(金)膜42Dをスパッタリング法によって順次堆積することにより、Ni膜42A、Ti膜42B、Ni膜42CおよびAu膜42Dからなり、p++型半導体領域5と電気的に接続する裏面電極(導電性膜)42を形成する。その後、基板1を切断することによって個々のチップへと分割し、本実施の形態の半導体装置を製造する。
上記の本実施の形態によれば、領域NMISに形成されたnチャネル型MISFETQnのソース領域(n+型半導体領域22B)へは、基板1の裏面側からp++型半導体領域5、プラグ32および配線33Aを介して固定電位(接地電位)を供給することが可能となる。領域RESIに形成された抵抗素子11Aおよび領域CAPAに形成された容量素子Cについても同様に、基板1の裏面側からプラグ32および配線33Aを介して固定電位(接地電位)を供給することが可能となっている。それにより、nチャネル型MISFETQnのソース領域、抵抗素子11Aおよび容量素子Cへ固定電位を供給するための配線を基板1上に引き回す必要がなくなることから、本実施の形態の半導体装置を含むチップを小型化することができる。また、その固定電位を供給するための配線を基板1上に引き回す必要がなくなることから、他の配線の配置レイアウトをしやすくすることができる。
また、上記の本実施の形態によれば、nチャネル型パワーMISFETQpw(図10参照)、抵抗素子11A(図10参照)、低周波数帯の回路にて用いられる容量素子C(図10参照)、高周波数帯の回路にて用いられる容量素子MIMC(図22参照)、高周波数帯の回路にて用いられるスパイラルコイル(配線39A(図25参照))、スイッチング素子となるnチャネル型MISFETQn(図10参照)およびpチャネル型MISFETQp(図10参照)が1つのチップに形成されている。そのため、本実施の形態の半導体装置を高周波電力増幅装置に用い、その高周波電力増幅装置が複数段の増幅段から形成され、スパイラルコイルおよび容量素子MIMCを増幅段間の段間整合回路(共振回路)として用いる場合には、それらスパイラルコイルおよび容量素子MIMCについて別途チップとして形成する必要をなくすことができる。すなわち、高周波電力増幅装置全体では、部品(チップ)数を低減することが可能となる。その結果、その高周波電力増幅装置の製造コストを低減することが可能となる。
図30は、本実施の形態の半導体装置を含む高周波電力増幅装置の要部平面図である。この高周波電力増幅装置は、たとえば使用周波数が約800MHz〜900MHzのGSM(Global System for Mobile Communication)方式および使用周波数が約1.8GHz〜1.9GHzのDCS(Digital Cellular System)方式の2方式を組み込んだデュアルバンド型の送信用パワーアンプである。
図30に示すように、配線基板51上には、上記の本実施の形態の半導体装置が形成されたチップ52、チップ52に従属接続され、チップ52と同様に高周波電力の増幅を行うチップ53、54、およびトランジスタ、容量、抵抗またはコイルなどのチップ55が実装されている。本実施の形態においては、たとえばチップ53はGSM方式用の第1の増幅系に含まれ、チップ54はDCS方式用の第2の増幅系に含まれるものとする。
図31に示すように、配線基板51は絶縁層56と配線層57(もしくは配線層GND)とを交互に積み上げることによって形成されたビルドアップ配線版である。
本実施の形態の半導体装置が形成されたチップ52に形成されたボンディングパッド(配線39B(図29参照))と配線基板51の最上層に形成された配線層57とはボンディングワイヤ58によって電気的に接続されている。配線基板51を貫通するように形成された複数のビアホール59内に埋め込まれた導電性材料60を介して、チップ52の裏面に形成されている裏面電極42(図28および図29参照)と配線基板51の下面に形成された電極61とは電気的に接続されている。また、チップ52の駆動中にチップ52から発生する熱は、このビアホール59内に埋め込まれた導電性材料60を通して電極61から高周波電力増幅装置の外部へ放出することができる。
チップ55は、フェイスダウンボンディングにより、直接配線基板51へ実装される。チップ55が接続され、配線基板51の最上層に形成された配線層57は、絶縁層56に形成されたビアホール62内に埋め込まれた導電性材料63を介してさらに下層の配線層57と電気的に接続され、さらに配線基板51の下面に形成された電極64と電気的に接続されている。
図32は、本実施の形態の高周波電力増幅装置の要部の等価回路図である。
図32に示すように、本実施の形態の高周波電力増幅装置は、第1の増幅系であるGSM方式用の増幅系eと、第2の増幅系であるDCS方式用の増幅系fとを有している。増幅系eおよび増幅系fは、それぞれ使用する電子部品の性能は異なるものもあるが、回路構成はほぼ同一となっている。従って、増幅系eの説明において、増幅系eに対応する増幅系fの部品の記号を括弧内に示し、増幅系fの説明とする。
増幅系eでの外部電極端子は、入力端子としてのPin−GSM(増幅系fではPin−DCS)、出力端子としてのPout−GSM(増幅系fではPout−DCS)、第1基準電位(電源電位)としてのVdd−GSM(増幅系fではVdd−DCS)、第2基準電位としてのVdd、バイアス端子としてのVapc−GSM(増幅系fではVapc−DCS)である。
Pin−GSM(Pin−DCS)とPout−GSM(Pout−DCS)との間には3段の増幅段が従属接続されている。初段増幅段、第2段増幅段および第3段増幅段(最終段増幅段)は、回路ブロック(第1回路ブロック、第2回路ブロック)CB1、CB2、CB3(CB4、CB5、CB6)で形成されている。各回路ブロックに含まれ、各増幅段を構成するトランジスタのそれぞれは、その段への入力信号及びバイアス電位を受ける制御端子(ゲート電極)と、その段の出力信号を送出する第1の端子(ドレイン電極)と、その段のための固定(基準)電位(接地電位)を受けるための第2の端子(ソース電極)とからなっている。
Pin−GSM(Pin−DCS)は所定の整合回路を介して回路ブロックCB1に含まれるトランジスタQ1(Q11)のゲート電極に接続されている。また、トランジスタQ1(Q11)にはトランジスタQ2(Q12)がカスコード接続され、トランジスタQ1(Q11)とトランジスタQ2(Q12)とでデュアルゲートパワーMISFETを形成している。この2つのトランジスタQ1(Q11)、Q2(Q12)によって高周波電力の増幅を行うものである。増幅系は3段構成であることから、第2段増幅段である回路ブロックCB2(CB5)に含まれるトランジスタおよび第3段増幅段である回路ブロックCB3(CB6)に含まれるトランジスタのゲート電極は共に前段のトランジスタのドレイン電極に所定の整合回路を介して接続されている。最終段増幅段であり出力段となる回路ブロックCB3(CB6)に含まれるトランジスタQ4(Q14)のドレイン電極は、所定の整合回路を介してPout−GSM(Pout−DCS)に接続されている。
トランジスタQ1、Q3(Q11、Q13)のゲート電極は、それぞれ抵抗および回路ブロックCB7(CB8)を介してVapc−GSM(Vapc−DCS)に接続されている。本実施の形態において、回路ブロックCB7(CB8)は、カレントミラー回路を形成している。
図32中において、CHIP1で示す領域が上記の本実施の形態の製造方法によって製造されたチップ52(図30参照)である。すなわち、トランジスタQ1、Q2、Q3(Q11、Q12、Q13)は、前述したnチャネル型パワーMISFETQpw(図10参照)から形成することができる。また、回路ブロックCB2に含まれるトランジスタQ3のゲート電極と回路ブロックCB1に含まれるトランジスタQ2のドレイン電極に配置されている段間整合回路は、容量C11およびインダクタL11によって形成されている。この容量C11およびインダクタL11は、それぞれ前述した容量素子MIMC(図22および図23参照)および配線39Aからなるスパイラルコイル(図25および図26参照)から形成することができる。
また、回路ブロック(第1回路ブロック、第2回路ブロック)CB7、CB8、CB9、CB10、CB11、CB12、CB13が制御用CMOS回路(アナログ回路)であり、上記の本実施の形態の製造方法によって形成された抵抗素子11A(図10参照)、容量素子C(図10参照)、スイッチング素子となるnチャネル型MISFETQn(図10参照)およびpチャネル型MISFETQp(図10参照)が含まれる。また、その制御用CMOS回路(アナログ回路)は、GSM用の増幅系eまたはDCS用の増幅系fの切り替え動作(選択)を行うものである。
なお、回路ブロックCB3(CB6)は、前述したチップ53(54)に相当する。
図33は、回路ブロック間の接続を示す説明図である。図33に示す回路ブロックCBA、CBBは、上記回路ブロックCB1〜CB13(回路ブロックCB3、CB6を除く)のいずれかに相当するものであり、回路ブロックCBAと回路ブロックCBBとの間に他の回路ブロックは配置されていないものとする。
前述したように、本実施の形態では、固定(基準)電位(接地電位)の供給が必要な素子については、基板1(たとえば図28および図29参照)の裏面よりp++型半導体領域5を介して固定(基準)電位(接地電位)の供給を行う。そのため、図33に示すように、回路ブロックCBAおよび回路ブロックCBBに形成された基準電位(電源電位)供給用の端子70間を接続する配線71は配置するが、回路ブロックCBAおよび回路ブロックCBBに形成された接地電位供給用の端子72間を接続する配線を基板1上にて省略することができる。なお、各回路ブロック内においては、所定本数の接地電位供給用の配線は形成される。その結果、回路ブロックCBAと回路ブロックCBBとを電気的に接続し両回路ブロックに接地電位を供給するための配線を基板1上に引き回さずに済むので、前述したように、本実施の形態の半導体装置が形成されるチップ52(図30参照)を小型化することが可能となる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、前記実施の形態においては、アナログ回路を形成する抵抗素子および容量素子を基板の裏面電極に電気的に接続する場合について示したが、このような構成にするのは回路構成上抵抗素子および容量素子に固定電位(接地電位)を供給する必要があるときだけでよい。
また、前記実施の形態においては、基板に形成したp++型半導体領域を用いてアナログ回路を形成するpチャネル型MISFETのソースに固定電位(接地電位)を供給する例について示したが、縦型構造のパワーMISFET(ドレインに対してソースが上になる)においても同様の手段でソースに固定電位(接地電位)を供給してもよい。