WO2004049439A1 - 半導体装置 - Google Patents

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WO2004049439A1
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Satoru Konishi
Tsuneo Endoh
Tomio Yamada
Mikio Negishi
Hirokazu Nakajima
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a technology effective when applied to a semiconductor device, particularly a semiconductor module having a configuration in which a plurality of electronic components are mounted via an in-poser on a semiconductor chip having external electrode terminals on a lower surface.
  • a hybrid module is known as an example of a semiconductor device in which a semiconductor chip incorporating an active element such as a transistor and a chip component incorporating a passive element such as a resistor / capacitor are mounted on a wiring board.
  • circuit components such as semiconductor elements are mounted on the lower surface of a circuit board that has land electrodes that serve as external electrode terminals on the lower surface, and a plurality of discrete chip-shaped electronic components are mounted on the upper surface.
  • a structure is known in which a metal case that covers the chip-shaped electronic component is mounted on the upper surface.
  • the circuit component is mounted in a concave portion provided on the lower surface of the circuit board, and a heat sink is provided on the lower surface of the bracket, so that heat generated by the circuit component can be transferred to the parent circuit board (mother board (For example, see Patent Document 1).
  • Japanese Patent Publication No. 2000-0-584 741 Pages 5-6, Fig. 1
  • mobile communication terminal equipment mobile phones, etc.
  • High-frequency amplifiers power amplifier modules: PA
  • the GSM (Global System for Mobile Communication) method is known as one of the communication methods, but the external dimensions of the power amplifier module for this GSM method are currently 10 mm long and 8 mm wide. By the way, it is assumed that the size of the next-generation module will be 6 mm long and 5 mm wide.
  • the current 6 mm length and, 6 mm length are required to be 5 mm length and 5 mm width, and 4 mm height and 4 mm width. Can be assumed.
  • the two-dimensional surface mounting of a module board consisting of a wiring board alone requires only a semiconductor chip II, which incorporates active elements such as transistors, resistors (chip resistors), and components.
  • Chip components consisting of passive elements such as capacitors (chip capacitors) cannot be mounted, and three-dimensional mounting is required.
  • each electronic component is mounted on an interposer, so that a semiconductor device is used rather than an interposer.
  • the outer shape of the device cannot be reduced, and it is difficult to reduce the size of this type of structure.
  • An object of the present invention is to reduce the size of a semiconductor device by improving the mounting density of mounted components.
  • a semiconductor chip having one or more active elements (transistors) incorporated in a monolithic manner, having a connection electrode on an upper surface, and an external electrode terminal on a lower surface;
  • An intermediate wiring board which is disposed on the upper surface of the semiconductor chip and is electrically connected to the connection electrode of the semiconductor chip;
  • An electronic component mounted on the intermediate wiring substrate and electrically connected to the wiring of the intermediate wiring substrate,
  • the intermediate interposer is smaller than the semiconductor chip, and the edge of the interposer does not protrude outward from the edge of the semiconductor chip.
  • the upper surface of the region outside the element formation region becomes lower, and the height of the connection electrode (second connection electrode) for connecting the semiconductor chip region outside the element formation region and the wiring of the intermediate wiring board is as described above.
  • a conductor penetrating from the upper surface to the lower surface is formed in a region outside the element formation region, and the conductor is electrically connected to an external electrode terminal provided on the lower surface of the semiconductor chip,
  • a part of the conductor is electrically connected to the wiring of the intermediate wiring board, and a part of the conductor is in contact with the sealing portion.
  • FIG. 1 is a plan view of a semiconductor module according to one embodiment (Embodiment 1) of the present invention.
  • FIG. 2 is a schematic sectional view showing the internal configuration of the semiconductor module.
  • FIG. 3 is a bottom view of the semiconductor module.
  • FIG. 4 is a plan view of the semiconductor module with the sealing portion removed.
  • FIG. 5 is a schematic cross-sectional view showing a connection state between an interposer and a semiconductor chip in the semiconductor module and a mounting state of a chip-shaped electronic component on the interposer.
  • FIG. 6 is a schematic sectional view showing a transistor portion formed on a semiconductor chip of the semiconductor module.
  • FIG. 7 is a partial schematic cross-sectional view showing a state where the semiconductor module is mounted on a mounting board.
  • FIG. 8 is a partial schematic cross-sectional view showing a mounting portion of the semiconductor module.
  • FIG. 9 is a flowchart showing a method of manufacturing the semiconductor module according to the first embodiment.
  • FIG. 10 is a schematic sectional view of a wafer corresponding to S101 to S106 in the flowchart.
  • FIG. 11 is a schematic cross-sectional view corresponding to S201 to S204 of the flowchart and showing a method of manufacturing an in-poser with components mounted thereon.
  • FIG. 12 is a schematic cross-sectional view corresponding to S108 to S110 of the flowchart and showing a state in which an ink poser having components mounted thereon is mounted on a semiconductor chip.
  • FIG. 13 is a schematic cross-sectional view corresponding to S111 to S114 of the flowchart and showing a state of manufacturing a semiconductor module covered with a sealing portion.
  • FIG. 14 is a schematic sectional view showing a semiconductor module according to a modification of the first embodiment.
  • Fig. 15 shows a high-frequency amplifier applicable to the semiconductor module of the first embodiment.
  • FIG. 16 is a schematic sectional view showing a semiconductor module according to another embodiment (Embodiment 2) of the present invention.
  • FIG. 17 is a schematic enlarged sectional view of the IPD in the semiconductor module of the second embodiment.
  • FIG. 18 is a schematic sectional view showing a semiconductor module according to another embodiment (Embodiment 3) of the present invention.
  • FIG. 19 is a schematic enlarged cross-sectional view showing a passive element built in the component mounting board of the semiconductor module of the third embodiment.
  • FIG. 20 is a schematic sectional view showing a semiconductor module according to another embodiment (Embodiment 4) of the present invention.
  • FIGS. 1 to 13 are diagrams relating to a semiconductor module (power amplifier module) according to an embodiment (Embodiment 1) of the present invention.
  • 1 to 6 are diagrams relating to the shape and structure of the semiconductor module
  • FIGS. 7 and 8 are diagrams relating to the mounting of the semiconductor module
  • FIGS. 9 to 13 are diagrams relating to a method of manufacturing the semiconductor module.
  • a semiconductor module (semiconductor device) 1 of the first embodiment includes a semiconductor chip 2, 3 and a plurality of discrete electronic components (discrete Component) 4, a sealing portion 5 provided on the upper surface of the semiconductor chip 2 and made of an insulating resin having a certain height and covering the ink poser 3 and the electronic component 4, and a lower surface of the semiconductor chip 2 And a plurality of external electrode terminals 7.
  • An insulator 8 is provided on the lower surface of the semiconductor chip 2.
  • the heat radiation pad 6 is formed on the surface of the insulator 8.
  • the external electrode terminal ⁇ is formed in a region where the insulating film 8 is partially removed, and is electrically connected to the conductor 32.
  • the heat radiating pad 6 is made of a conductive layer and is widely distributed in the center of the lower surface of the semiconductor chip 2, and has a role of efficiently dissipating heat generated by a transistor formed on the semiconductor chip 2 to the outside from the lower surface of the semiconductor chip 2. Fulfill.
  • the heat radiation pad 6 has the first reference potential, that is, the ground potential.
  • the external electrode terminals 7 are composed of bump electrodes (bump electrodes), and are arranged along each side of the semiconductor chip 2 having a rectangular shape as shown in the bottom view of FIG.
  • the external electrode terminal 7 overlaps a conductor 32 provided so as to penetrate from the upper surface to the lower surface of the semiconductor chip 2 and is in an electrically connected state.
  • the external electrode terminal 7 and the heat radiation pad 6 are formed of a solder containing no Pb (hereinafter referred to as Pb-free solder).
  • Pb-free solder for example, a solder including Zn and Bi in Sn-Ag ⁇ Cu is used.
  • connection electrode 10 composed of a protruding electrode.
  • the connection electrode 10 includes a first connection electrode 10 a provided in a region where the insulating film 9 covering the element formation region of the semiconductor chip 2 is provided, and a second connection electrode 10 a provided in a region outside the element formation region. It consists of connection electrodes 10b.
  • the first connection electrode 10a is electrically connected to the exposed wiring. Therefore, the first connection electrode 10a connects each electrode such as a transistor formed on the semiconductor chip 2 to the wiring of the interposer 3.
  • the region outside the element formation region is one step lower than the surface of the element formation region, and the above-described conductor 32 penetrating vertically is provided in this region.
  • the second connection electrode 10b is disposed on some of the conductors 32 (the second connection electrode 10b at the right end in FIG. 2).
  • the second connection electrode 10 b is electrically connected to the external electrode terminal 7 via the conductor 32. Therefore, the wiring of the inner poser 3 and the external electrode terminal 7 are connected by the second connection electrode 10b.
  • the conductor 32 on which the second connection electrode 10b shown on the left end of FIG. 2 is not arranged on the upper surface, has the sealing portion 5 on the upper surface. It serves to transmit to the external electrode terminal 7.
  • the heat of the sealing portion 5 can be quickly dissipated to the mounting board via the conductors 32 and the external electrode terminals 7.
  • the distance between the upper surface of the semiconductor chip 2 and the lower surface of the ink poser 3 is larger than the element formation region in the region outside the element formation region, so that the connection height of the first connection electrode 10a is large.
  • the connection height of the second connection electrode 10b is larger than that of FIG. Therefore, the second connection electrode 10b is larger than the first connection electrode 10a.
  • the semiconductor module 1 is manufactured based on a semiconductor mother board (wafer) in which product forming sections are arranged vertically and horizontally. An interposer 3 on which electronic components 4 are mounted is superimposed on each product forming section of the wafer, and then an insulating resin layer having a certain height is formed on the upper surface of the wafer. Since a number of semiconductor modules 1 are manufactured, the semiconductor module 1 becomes a flat rectangular parallelepiped as shown in the plan view of FIG. 1 and the height (thickness) becomes constant as shown in FIG. .
  • a plurality of chip-shaped electronic components 4 are mounted as discrete electronic components mounted on the upper surface of the in-poser 3.
  • the chip-shaped electronic component 4 is a chip component such as a chip resistor, a chip capacitor, and a chip inductor. If the electrode pattern (wiring pattern) on the top surface of the interposer 3 is changed, it is possible to mount electronic components incorporating active elements, that is, semiconductor chips or resin-sealed small transistors. .
  • the sealing portion 5 may be formed by transfer molding di ring, for example, the thermal expansion coefficient Higa 1 8 0 ⁇ 2 0 0 x 1 0 one 6 /.
  • C Young's modulus E is 1 to 20 OMPa. This has the effect of preventing solder flashing due to solder expansion in the package at the riff mouth mounted by the customer.
  • the semiconductor chip 2 is formed based on, for example, a silicon single crystal substrate, and one or more electronic elements such as active elements such as transistors are provided at predetermined locations by ordinary epitaxy growth, selective diffusion of impurities serving as a donor chip, or the like. Numbers are formed.
  • the electrodes of these electronic elements are connected by wiring as required, and predetermined electrodes are led out to the upper surface of the semiconductor chip 2 as electrode terminals.
  • a connection electrode 10 (first connection electrode 10a) is provided on this electrode terminal (see FIG. 2).
  • the first connection electrode 10 a is connected to an electrode on the lower surface of the ink reservoir 3.
  • the transistor formed on the semiconductor chip 2 has, for example, a structure as shown in FIG.
  • a semiconductor substrate 11 made of a P-type low-resistance Si substrate On the main surface (upper surface) of a semiconductor substrate 11 made of a P-type low-resistance Si substrate, an epitaxial layer 12 made of a P-type high-resistance Si is formed.
  • a gate oxide film 13 and an interlayer insulating film 14 are formed so as to overlap and selectively.
  • a P-type well region 15 and an N-type source region 16 are formed in a ring shape on the surface layer of the epitaxial layer 12.
  • the inner periphery of the source region 16 is formed at a predetermined distance inward from the inner periphery of the peg region 15, and the outer periphery of the source region 16 is formed at a predetermined distance inward from the outer periphery of the peg region 15.
  • the bottom of the source region 16 is shallower than the bottom of the well region 15 and has a predetermined space therebetween.
  • An N-type drain region 17 is provided in the surface layer of the epitaxial layer 12 at the center of the ring-shaped well region 15.
  • the drain region 17 does not contact the well region 15.
  • an N-type drain offset region 19 is provided from the drain region 17 to a region slightly entering the inner peripheral edge of the well region 15.
  • the gate oxide film 13 and the interlayer insulating film 14 on the drain region 17 are selectively removed, and extend over the interlayer insulating film 14 including the removed contact hole to extend the drain.
  • Electrode 20 is provided. Also, the gate oxide film 13 and the interlayer insulating film 14 on the source region 16 are selectively removed, and the source electrode 2 extends over the interlayer insulating film 14 including the removed contact hole. 1 is provided.
  • a gate electrode 22 is provided on the gate oxide film 13 extending from the drain offset region 19 to the source region 16.
  • the gate electrode 22 is covered with the inter-layer insulating film 14, but a part of the gate electrode 22 is led out onto the inter-layer insulating film 14 by the gate wiring to become a gate wiring.
  • an insulating film 9 is provided as a final passivation film.
  • the gate wiring, the drain electrode 20 and the source electrode 21 extend as wiring between the interlayer insulating film 14 and the insulating film 9 and are incorporated in a predetermined circuit.
  • connection electrode 10a is provided on this connection terminal.
  • the connection electrodes 10 are also made of Pb-free solder.
  • the epitaxial layer 12 on the outer peripheral portion of the p-type region 15 is provided with a P-type region 25 reaching the surface portion of the semiconductor substrate 11, and the surface portion of the P-type region 25 has an impurity concentration.
  • a high P-type contact region 26 is formed.
  • the P-type region 25 and the contact region 26 are provided in a ring shape along the outer periphery of the ring-shaped well region 15.
  • the source electrode 21 connected to the source region 16 penetrates the interlayer insulating film 14 and the gate oxide film 13 and is electrically connected to the contact region 26.
  • the semiconductor substrate 11 has the same potential as the source electrode 21. In the first embodiment, the source electrode 21 has the first reference potential, that is, the ground potential.
  • a conductor 32 is provided from the upper surface to the lower surface in a region (region along each side of the square chip) outside the element formation region of the semiconductor chip 2. That is, as shown in FIG. 8, a through hole 30 is provided in a portion of the semiconductor chip 2 outside the element formation region, and an inner peripheral surface of the through hole 30 is covered with an insulating film 31. Further, the inside thereof is filled with a conductor 32. The upper surface of the conductor 32 is connected to the aforementioned second connection electrode 10b or comes into contact with the sealing portion 5.
  • FIG. 5 is a schematic diagram showing a connection state of the interposer 3 mounted on the semiconductor chip 2 and a connection state of the electronic component 4 mounted on the interposer 3.
  • the surface portion of the semiconductor substrate 11 of the semiconductor chip 2 is covered with an interlayer insulating film 14, and wirings 42 are formed on the interlayer insulating film 14 in a predetermined pattern.
  • the wiring 42 includes a lower first layer 42 a and a second layer 42 b formed on the first layer 42 a, and the first layer 42 a
  • the second layer 42b is composed of T i (lower layer) / A 1—Cu—S i.
  • these wirings 42 are covered with the insulating film 9 covering the surface of the semiconductor substrate 11, but the insulating film 9 is removed from the portion where the first connection electrode 10a is arranged.
  • a plating film 44 is provided on the exposed surface of the wiring 42.
  • the plating film 44 has a two-layer structure of a lower layer 44a and an upper layer 44b.
  • the lower layer 44a is a Ti layer
  • the upper layer 44b is a Ni layer.
  • the in-poser 3 is composed of a printed circuit board (PCB) 45, and has wiring layers 46 of a predetermined pattern on the upper and lower surfaces and inside thereof, and the wiring layers 46 are formed of conductors filled in the through holes 47. It is electrically connected via 49.
  • a conductive plating film 48 is formed on the inner peripheral surface of the through hole 47.
  • the internal wiring layer 46 has a plurality of layers.
  • a plating film 50 is provided at a portion where the electrodes are connected.
  • the plating film 50 is composed of a lower plating film 50a and an upper plating film 50b formed on the lower plating film 50a.
  • the lower plating film 50a is made of a Ni plating film
  • the upper plating film 50b is made of an Au plating film.
  • the lower surface of the ink poser 3 is connected to the upper surface of the semiconductor chip 2 via the first connection electrode 10a. That is, the plating film 44 provided at the connection portion of the wiring 42 of the semiconductor chip 2 and the plating film 50 provided at the connection portion of the wiring layer 46 on the lower surface of the interconnector 3 are the first connection. It is electrically connected by electrode 10a.
  • a chip-shaped electronic component 4 is mounted on the upper surface of the inner poser 3.
  • the chip-shaped electronic component 4 has a structure having electrodes 4 a at both ends, and each electrode 4 a is formed on a metal film 50 provided on a connection portion of the wiring layer 46 on the upper surface of the interposer 3. b Free solder 5 Electric by 5 Connected.
  • the interposer 3 is smaller than the semiconductor chip 2, and the end of the interposer 3 does not protrude outward from the end of the semiconductor chip 2. Thereby, the outer shape of the semiconductor chip 2 becomes the outer shape of the semiconductor module 1 as it is.
  • the semiconductor module 1 has, for example, a semiconductor chip 2 having a thickness of 0.05 mm, an interposer 3 having a thickness of 0.4 mm, a chip-shaped electronic component 4 having a thickness of 0.6 mm, and a semiconductor chip 2.
  • connection electrode 10 for connecting the inner electrode 3 is about 0.02 mm and the height (thickness) of the sealing portion 5 is about 1.0 mm,
  • the height from the lower surface of the external electrode terminal 7 to the upper surface of the sealing portion 5 is as thin as about 1.1 mm.
  • Such a semiconductor module 1 is used by being mounted on a mounting substrate 60 made of a PCB substrate as shown in FIG.
  • the mounting board 60 has wiring layers 61 of a predetermined pattern on the upper and lower surfaces and inside thereof, and these wiring layers 61 are electrically connected via conductors 64 filled in through holes.
  • the internal wiring layer 61 has a plurality of layers.
  • a plating film for improving connection performance is provided at a portion where the electrodes are connected. That is, FIG. 8 is a schematic diagram showing a semiconductor chip portion connected to the mounting board 60.
  • the conductor 32 filled in the through hole 30 vertically penetrating the semiconductor chip 2 is electrically connected to the wiring layer 61 on the upper surface of the mounting board 60 via the external electrode terminal 7.
  • a wiring film 65 is provided on the surface of the wiring layer 61.
  • the printing film 65 has a two-layer structure of a lower layer 65a and an upper layer 65b.
  • the lower layer 65 a is the Ni layer
  • the upper layer 65b is an Au layer.
  • an external electrode terminal 7 made of Pb-free solder is mounted thereon.
  • the semiconductor module 1 has an element formed on a wafer (S101), a deep hole formed (S102), a deep hole insulation treatment (S103), and a deep hole.
  • connection electrode formation For the wafer that has passed, the other manufacturing process is the formation of protruding electrodes on the wiring motherboard (S201), mounting of components on the wiring motherboard (S202) s Reflow (S203), wiring
  • the in-poser manufactured through each step of cutting the mother board (S204) is processed into the wafer through the in-poser mounting (S109) and reflow (S110) steps. Each of them is equipped with an in-line poser, then an insulating resin layer is formed on the upper surface of the wafer (S111), an electrode is formed on the lower surface of the wafer (S111), and testing (S111) is performed.
  • the semiconductor module 1 of the first embodiment uses a semiconductor motherboard (wafer) and a wiring motherboard in its manufacture.
  • the semiconductor mother substrate (wafer) is used in the process from step 101 (S101) to step 114 (S114), and the wiring mother substrate is used in another process, step2. It is used in the process from 0 1 (S 2 0 1) to step 2 4 (S 2 0 4).
  • the wiring motherboard is cut lengthwise and crosswise along the edge of the product forming portion to form a plurality of ink posi- tors 3.
  • the interposer 3 is mounted on the upper surface of the wafer in step S109.
  • the wafer is cut lengthwise and crosswise along the edge of the product forming portion in the final step S114, whereby a plurality of semiconductor modules 1 are manufactured.
  • product forming portions each formed of a quadrangular region are arranged vertically and horizontally.
  • the single product forming part of the wafer is the square semiconductor chip 2 shown in FIGS. 1 and 2
  • the product forming part of the wiring motherboard is the square in-line poser 3 shown in FIGS. 1 and 2. is there.
  • the product forming part of the wiring motherboard has a smaller rectangular shape than the product forming part of the wafer.
  • the wiring motherboard 70 is made of a flat printed circuit board, and has a size such that the product forming parts f are arranged in n rows and m columns.
  • the wiring motherboard 70 is shown in four rows for convenience of explanation.
  • Product formation part The structure of the printed circuit board of f is the structure of the above-mentioned interposer 3.
  • the protruding electrodes 71 are formed on the wiring motherboard 70 to mount the electronic components 4 on the upper surface of the wiring motherboard 70.
  • the protruding electrode 71 is formed by printing and heating (S201).
  • the protruding electrode 71 is, for example, a ball electrode made of Pb-free solder.
  • the protruding electrodes 71 are formed on the mask film 50 of the wiring layer 46 shown in FIG. A ball electrode may be attached instead of printing.
  • the electronic component 4 is mounted on the upper surface of the wiring motherboard # 0 and fixed by reflow (S202, S203). That is, as shown in FIG. 11 (b), the electronic component 4 is supplied so that the electrode 4a is overlapped on the projecting electrode 7 1 of each product forming part f, and then the projecting electrode 7 is heated by a predetermined temperature. 1 is temporarily melted (a single opening), and the electronic component 4 is mounted on the wiring motherboard 70 with Pb-free solder 55 (see Fig. 5).
  • the mounted electronic component 4 is, for example, a passive component such as a chip resistor, a chip capacitor, or a chip inductor.
  • the wiring mother board 70 is cut vertically and horizontally. The cutting is performed at the boundary between the adjacent product forming parts f. Thereby, a plurality of interposers 3 are manufactured.
  • a semiconductor mother substrate (wafer) 75 is prepared as shown in FIG. 10 (a).
  • the wafer 75 shown in FIG. 10 (a) also has the product forming portions e arranged vertically and horizontally, and has L rows and M columns. In FIG. 10 (a), there are eight columns for convenience of explanation.
  • an active element such as a transistor and a wiring connecting each electronic element, and an insulating film 43 such as a final passivation film are already formed (S101).
  • the element formation portion is conveniently formed below a portion represented by the insulating film 9.
  • the product forming part e is a part to be the semiconductor chip 2.
  • a silicon single crystal substrate having a diameter of 6 inches and a thickness of 7500 ⁇ m is used as a wafer.
  • a deep hole 76 is formed at a predetermined position of each product forming portion e by etching (S102).
  • the deep hole 76 is formed, for example, corresponding to the external electrode terminal 7 shown in FIG.
  • the deep hole 76 is a circular hole having a diameter of about 10 to 20 ⁇ m, and is formed deeper than 100 ⁇ m. This is because the back surface of the wafer is removed by polishing in the final stage to have a thickness of 100 zm, and the deep hole is made into a through hole 30 at this time.
  • an insulating film 31 is formed on the inner peripheral surface of the deep hole 76 (S103).
  • the insulating film 31 is made of, for example, a SiO 2 film, and can be formed by, for example, covering the surface of the wafer 75 except for the deep hole 76 with a resist film and performing heat treatment.
  • the thickness of the insulating film 31 is, for example, about 1 ⁇ m in order to achieve electrical insulation separation.
  • FIGS. 10 (c) to (: f) a part of a single product forming part e is shown.
  • the conductor 32 is filled in the deep hole 76 to fill the deep hole 76 (S104).
  • the conductor 32 is made of, for example, Cu.
  • the back surface of the wafer 75 is polished and removed to a predetermined thickness (S105).
  • the thickness of the wafer 75 becomes about 100 ⁇ m, and the deep hole 76 becomes the through hole 30.
  • the conductor 32 extends from the upper surface of the wafer 75 to the lower surface thereof. The back surface polishing is performed so that the conductor 32 is exposed on the lower surface of the wafer 75.
  • a back surface insulation process is performed (S ⁇ b> 106), and an insulating film 8 is selectively formed on the back surface of the wafer 75.
  • the insulating film 8 is made of a SiO 2 film, and can be formed by forming a resist film in a portion where the insulating film is not formed and performing heat treatment.
  • the insulating film 8 has a thickness of, for example, about 2 zm for electrical insulation separation.
  • the insulating film 8 may be formed by forming the entire lower surface of the wafer 75 by an oxidation process and then etching and removing a predetermined portion.
  • connection electrode 10 is formed at a predetermined location on the upper surface of the wafer 75, that is, at a location for electrical connection to the in-poser 3 (S108). .
  • This connection electrode 10 is a Pb-free solder and is a ball-shaped electrode.
  • the connection electrode 10 is formed in a hemispherical or spherical shape by printing and heating, for example. A ball electrode may be attached.
  • connection electrode 10 In forming the connection electrode 10, a first connection electrode 10 a is formed on the element formation region, and a second connection electrode 10 b is formed on a predetermined conductor 32 outside the element formation region.
  • the connection electrodes 10, that is, the first connection electrodes 10 a and the second connection electrodes 10 b are for electrically connecting the semiconductor chip 2 and the interposer 3.
  • the element forming region and the element There is a step between the portion outside the formation region. Therefore, the second connection electrode 10b is larger (has a higher height) than the first connection electrode 10a.
  • FIG. 12 (b) the interposer 3 mounted with the electronic component 4 shown in FIG. 11 (c) manufactured by the steps S 201 to S 204, As shown in FIG.
  • connection electrode 10 is lifted (S11).
  • the interposer 3 is fixed (mounted) on the wafer 75 by the connection electrodes 10 respectively.
  • an insulating resin layer 80 was formed at a predetermined height on the upper surface of the wafer 75 by, for example, a transfer molding method, and mounted on the upper surface of the wafer 75. Cover the inner poser 3 and the electronic component 4 (S111).
  • the heat radiation pad 6 and the external electrode terminals are formed on the lower surface of the wafer 75 by, for example, printing and heating (S112 :).
  • the wafer 75 is cut vertically and horizontally.
  • the cutting is performed at the boundary between the adjacent product forming sections e. Thereby, a plurality of semiconductor modules 1 are manufactured.
  • This cutting turns the wafer 75 into a semiconductor chip 2.
  • FIG. 14 shows a modification of the first embodiment.
  • the upper surface of the semiconductor chip 2 may not be covered with the sealing portion as shown in FIG.
  • the semiconductor module 1 has the same effects as the semiconductor module 1 of the first embodiment except for the effects attributable to the sealing portion.
  • FIG. 15 shows an example of a high-frequency power amplifier applicable to the semiconductor module of the first embodiment.
  • This high frequency power amplifier has a circuit configuration as shown in FIG.
  • This high-frequency power amplifier amplifies two types of communication systems.
  • the amplification system that amplifies each communication system has a three-stage configuration in which three transistors are connected in cascade.
  • one communication system has a first-stage transistor Q1, a second-stage transistor Q2, and a last-stage (output-stage) transistors Q3 and Q4 connected in parallel between the input terminal Pin1 and the output terminal Pout1.
  • the power supply voltage Vdd 1 is applied to the drain electrode of each transistor, and the gate electrode of each transistor is biased by the voltage input from the control terminal Vapc. ing.
  • the first-stage transistor Q5, the second-stage transistor Q6, and the last-stage (output-stage) transistors Q7 and Q are connected between the input terminal Pin2 and the output terminal Pout2.
  • the power supply voltage Vdd 2 is applied to the drain electrode of each transistor, and the gate electrode of each transistor is biased by the control voltage input from the control terminal Vapc. It has become.
  • the control terminal Vapc is connected to the switch SW1, and the switch SW1 is switched by a switching signal by the switching terminal Vctl, and the control voltage of the control terminal Vapc amplifies the communication system specified by the switch SW1. To do so.
  • Transistors Q 1, Q 2, Q 5, and Q 6 are monolithically formed on a single semiconductor chip (chip 1), and are used as output transistors of one communication system.
  • Q3 and Q4 are monolithically formed on a single semiconductor chip (chip 2), and Q7 and Q8 of the other communication output transistors are formed on a single semiconductor chip (chip 3). It is formed monolithically.
  • one communication system is a DCS (Digital Cellular System 1800) system in which the frequency band is 1710 to 1785 MHz, and the other communication system has a frequency band of 88 GSM (Global System for Mobile Communication) to be 0 to 9 15 MHz;
  • DCS Digital Cellular System 1800
  • Chip 1 which incorporates an output transistor that generates a large amount of heat, is formed on the semiconductor chip 2 and comes into direct contact with the mounting board via the heat radiation pad 6. The amount of heat generated is smaller than that of the output transistor.
  • Chip 2 and chip 3 incorporating the sufficiently small first and second stage transistors are mounted on the top of the in-poser 3.
  • the semiconductor device 1 of the first embodiment has the following effects.
  • a semiconductor chip 2 having an external electrode terminal ⁇ on the lower surface is mounted on an upper surface of a poser 3, and a chip-shaped electronic component 4 is mounted on an upper surface of the poser 3. Since the semiconductor module 1 is configured, the mounting density can be improved and the size can be reduced.
  • the inner poser 3 is smaller than the semiconductor chip 2, and the inner poser 3 is arranged so that the end of the inner chip poser 3 does not protrude from the end of the semiconductor chip 2. Therefore, the size of the semiconductor module 1 can be reduced.
  • the heat dissipation pad 6 is provided on the lower surface of the semiconductor chip 2, heat generated from active elements such as transistors formed on the semiconductor chip 2 can be quickly transmitted to the mounting board, and heat dissipation And the stable operation of the active device becomes possible.
  • a high-frequency amplifying device is formed by the semiconductor module 1 of the present invention, in a multi-stage amplifying stage, a transistor of the last stage (output stage) that generates a large amount of heat is formed on the semiconductor chip 2 to generate heat.
  • a high-frequency amplifying device having good thermal characteristics can be provided.
  • the semiconductor module 1 can be quickly dissipated to the outside of the semiconductor module 1 via the semiconductor module 1.
  • FIG. 16 is a schematic cross-sectional view showing a semiconductor module according to another embodiment (Embodiment 2) of the present invention
  • FIG. 17 is a schematic enlarged cross-sectional view of an IPD in the semiconductor module of Embodiment 2 of the present invention. It is.
  • the semiconductor module 1 of the second embodiment is the same as the semiconductor module 1 of the first embodiment, except that an IPD (integrated Passive Device) 85 is mounted on the upper surface of the in-poser 3.
  • the IPD 85 is formed by sequentially laminating a conductor layer 87 and a dielectric layer 88 on a main surface of a substrate 86 made of a glass plate or the like in a predetermined position and a predetermined shape, and this is repeated.
  • the resistance element 90, the capacitance element 91, and the inductance element (inductance element) 92 are built into the insulating layer 89 having a layered structure, and they are integrated into one circuit, not shown in FIG. 17.
  • the external electrode terminal 95 has a structure protruding from the surface of the insulating layer 89.
  • This IPD85 has been widely used in recent years because many passive elements can be incorporated in a small size. As shown in FIG. 16, the IPD 85 is electrically connected to an electrode (not shown) of the interposer 3 via the external electrode terminal 95.
  • each passive component is formed by forming a diffusion region of a predetermined pattern on a main surface of a semiconductor substrate, and a structure in which each passive component is formed by forming an insulating layer, wiring, and the like.
  • the small IPD 85 incorporating a large number of passive elements is mounted on the interposer 3, more passive elements (passive components) are included in the interposer 3. ) Can be installed. This makes it possible to reduce the size of the semiconductor module 1 when the number of mounted passive components is limited.
  • FIG. 18 is a schematic cross-sectional view showing a semiconductor module according to another embodiment (Embodiment 3) of the present invention
  • FIG. 19 is a passive element incorporated in a component mounting board of the semiconductor module of Embodiment 3. It is a typical expanded sectional view which shows.
  • the semiconductor module 1 according to the third embodiment has a configuration in which the passive component 100 with a built-in substrate is incorporated in the interposer 3 in the semiconductor module 1 according to the first embodiment.
  • the semiconductor module 1 of the third embodiment as shown in FIG. 18, three passive components 100 with built-in substrates, which are different in size, are incorporated.
  • the passive component 100 built into the substrate has a configuration as shown in FIG.
  • the passive component 100 embedded in the substrate is formed by sequentially laminating a conductor layer 101 and a dielectric layer 102 in a predetermined shape in a predetermined shape at the time of manufacturing a PCB substrate constituting the interposer 3, and forming a resistor element 103, It incorporates a capacitive element 104 and an inductor 105 and connects it to the wiring on the PCB substrate.
  • the size of the board-mounted passive component 100 differs depending on the number of passive elements to be incorporated. In the first embodiment, two other thin and small passive components 100 with a built-in substrate are also incorporated.
  • the heat radiation pad 6 provided at the center of the lower surface of the semiconductor chip 2 is constituted by a plurality of electrodes. This multiple The electrodes are integrated on the mounting board when the semiconductor module 1 is mounted. With this configuration, the stress between the module and the mounting board can be relaxed.
  • the semiconductor module 1 of the third embodiment can also achieve high integration and miniaturization by incorporating the passive components 100 built into the substrate.
  • FIG. 20 is a schematic sectional view showing a semiconductor module according to another embodiment (Embodiment 4) of the present invention.
  • the semiconductor module 1 of the fourth embodiment is different from the semiconductor module 1 of the third embodiment in that an electrode serving as a heat radiation pad 6 is not provided.
  • an electrode serving as a heat radiation pad 6 is not provided.
  • the interposer 3 is a PCB substrate.
  • the interposer 3 may be formed of a wiring substrate such as a ceramic substrate.
  • a metal oxide semiconductor field effect transistor (MOS FET) is used as an amplifying element.
  • MOS FET metal oxide semiconductor field effect transistor
  • a bipolar transistor containing another silicon or compound semiconductor may be used.
  • the size of the semiconductor module can be reduced by improving the mounting density of the mounted components.
  • the semiconductor module according to the present invention includes an electronic component including a passive component or the like, which is connected to an upper surface of a semiconductor chip in which an active element having a large amount of heat is incorporated and which is connected to the upper surface of the semiconductor chip. It is a structure to mount.
  • heat generated in the semiconductor chip is transmitted to the mounting board via a heat radiation pad provided on the lower surface of the semiconductor chip, efficient heat radiation is possible, and stable operation of the semiconductor module is enabled.
  • a plurality of semiconductor chips can be mounted in the semiconductor chip in consideration of heat dissipation or on the upper surface of the interposer, and a high-frequency power amplifier for a wireless communication device such as a mobile phone can be provided. As the best.

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Description

明 細 書 半導体装置 技術分野
本発明は半導体装置、 特に下面に外部電極端子を有する半導体チップ 上にィン夕ーポーザを介して複数の電子部品を搭載した構成の半導体モ ジュールに適用して有効な技術に関する。 背景技術
トランジス夕等の能動素子を組み込んだ半導体チップ、 抵抗ゃコンデ ンサ等の受動素子を組み込んだチップ部品をそれぞれ配線基板に搭載し た半導体装置の一例として、 ハイブリ ッ ドモジュールが知られている。 ハィブリ ッ ドモジュールの一例として、 下面に外部電極端子になるラ ン ド電極を有する回路基板の下面に半導体素子等の回路部品を搭載する とともに、 上面に複数のディスク リートなチップ状電子部品を搭載し、 かつ上面に前記チップ状電子部品を被う金属ケースが取り付けられた構 造が知られている。 前記回路部品は回路基板の下面に設けられた凹部に 取り付けられ、 かっこの回路部品の下面には放熱板が設けられて、 回路 部品で発生した熱を、 実装状態で親回路基板 （マザ一ボード等の実装基 板） に放散するようになっている （例えば、 特許文献 1参照）。
〔特許文献 1〕
特閧 2 0 0 0— 5 8 7 4 1号公報 （第 5— 6頁、 図 1 ) 一方、 移動体通信の端末機器 （携帯電話機等） には多くの電子部品が 組み込まれている。 携帯電話機の送信系に組み込まれる高周波増幅装置 (パワーアンプモジュール ： P A ) も急速な小型 ·高機能化が進んで来 てい る。 通信方式の一つと して G S M ( Global System for Mobile Communication)方式が知られているが、 この G SM方式用のパワーアン プモジュールの外形寸法は、 現状では縦 1 0 mm, 横 8 mmの大きさで あるが、 次世代のモジュールでは縦 6 mm, 横 5 mmのサイズのものが 主流になると想定される。
また、 CDMA ( code division multiple access符号分割多元接続） 分野においても現状の縦 6 mm, 橫 6 mmのものが、 縦 5 mm， 横 5 m m、 さらには縦 4mm, 横 4 m mと順次要請されるものと想定できる。
このような超小型のパワーアンプモジュールでは、 配線基板構成のモ ジュール基板における表面の二次元的を部品実装だけでは、 トランジス 夕等の能動素子を組み込んだ半導体チップゃ、 抵抗 （チヅプ抵抗）， コン デンサ （チップコンデンサ） 等の受動素子からなるチップ部品が搭載で きなくなり、 三次元実装が必要になる。
回路基板を中間介在配線基板 （イ ンターポーザ） として用いる特許文 献 1のような半導体装置では、 イ ン夕一ポーザに各電子部品を搭載する 構造になることから、 イ ンターポ一ザよ り も半導体装置の外形を小さ く することはできなくなり、 この種の構造での小型化は難しい。
本発明の目的は搭載部品の実装密度向上による半導体装置の小型化を 図ることにある。
本発明の他の目的は発熱量の多い半導体チップの熱放散性を高めるこ とができる半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、 本明細書の記 述および添付図面からあきらかになるであろう。 発明の開示
+本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記のとおりである。
( 1 ) 1乃至複数の能動素子 （ トランジスタ） がモノ リシヅクに組み 込まれ、 上面に接続用電極を有し、 下面に外部電極端子を有する半導体 チップと、
前記半導体チップの上面に重ねて配置され、 前記半導体チップの前記接 続用電極に電気的に接続される中間介在配線基板と、
前記中間介在配線基板上に搭載され、 前記中間介在配線基板の配線に電 気的に接続される電子部品 （受動部品または受動部品及び能動部品） と を含む半導体モジュールであって、
前記中間介在配線基板は、 前記半導体チップよりも小さくなり、 前記中 間介在配線基板の縁は前記半導体チップの縁から外側に突出せず、 前記素子形成領域の半導体チップの上面に比較して前記素子形成領域を 外れた領域の上面は低くなり、 前記素子形成領域から外れた半導体チッ プ領域と前記中間介在配線基板の配線を接続する接続用電極 （第 2接続 電極） の高さは、 前記半導体チップの素子形成領域内の電極と前記中間 介在配線基板の配線を接続する接続用電極 （第 1接続電極） の高さより も高くなり、
前記素子形成領域の外側の領域に上面から下面を貫通する導体が形成さ れているとともに、 この導体は前記半導体チップの下面に設けられる外 部電極端子に電気的に接続され、
一部の前記導体は前記中間介在配線基板の配線に電気的に接続され、 一部の前記導体は前記封止部に接触していることを特徴とする。 図面の簡単な説明
図 1は本発明の一実施形態 （実施形態 1 ) である半導体モジュールの 平面図である。 図 2は前記半導体モジュールの内部構成を示す模式的断面図である。 図 3は前記半導体モジュールの底面図である。
図 4は封止部を除去した半導体モジュールの平面図である。
図 5は前記半導体モジュールにおけるィンターポーザと半導体チップ の接続状態及びィン夕ーポーザ上のチップ状電子部品の搭載状態を示す 模式的断面図である。
図 6は前記半導体モジュールの半導体チップに形成された トランジス 夕部分を示す模式的断面図である。
図 7は前記半導体モジュールを実装基板に実装した状態を示す一部の 模式的断面図である。
図 8は前記半導体モジュールの実装部分を示す一部の模式的断面図で ある。
図 9は本実施形態 1の半導体モジュールの製造方法を示すフ口一チヤ ートである。
図 1 0はフローチャートの S 1 0 1〜 S 1 0 6に対応するウェハの模 式的断面図である。
図 1 1はフローチャートの S 2 0 1〜 S 2 0 4に対応し、 部品を搭載 したィン夕ーポーザの製造方法を示す模式的断面図である。
図 1 2はフローチャートの S 1 0 8〜 S 1 1 0に対応し、 部品を搭載 したィン夕一ポーザを半導体チップ上に搭載する状態を示す模式的断面 図である。
図 1 3はフローチャートの S 1 1 1〜 S 1 1 4に対応し、 封止部に被 われた半導体モジュールを製造する状態を示す模式的断面図である。 図 1 4は本実施形態 1の変形例による半導体モジュールを示す模式的 断面図である。
図 1 5は本実施形態 1の半導体モジュールに適用可能な高周波増幅器 の回路図である。
図 1 6は本発明の他の実施形態 （実施形態 2 ) である半導体モジュ一 ルを示す模式的断面図である。
図 1 7は本実施形態 2の半導体モジュールにおける I P Dの模式的拡 大断面図である。
図 1 8は本発明の他の実施形態 （実施形態 3 ) である半導体モジュ一 ルを示す模式的断面図である。
図 1 9は本実施形態 3の半導体モジュールの部品搭載基板に内蔵され た受動素子を示す模式的拡大断面図である。
図 2 0は本発明の他の実施形態 （実施形態 4 ) である半導体モジユ ー ルを示す模式的断面図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態を詳細に説明する。 なお、 発明の実施の形態を説明するための全図において、 同一機能を有するも のは同一符号を付け、 その繰り返しの説明は省略する。
(実施形態 1 )
図 1乃至図 1 3は本発明の一実施形態 （実施形態 1 ) である半導体モ ジュール （パワーアンプモジュール） に係わる図である。 図 1乃至図 6 は半導体モジュールの形状及び構造に係わる図、 図 7及び図 8は半導体 モジュールの実装に係わる図、 図 9乃至図 1 3は半導体モジュールの製 造方法に係わる図である。
本実施形態 1の半導体モジュール （半導体装置） 1は、 図 2の断面図 に示すように、 半導体チップ 2 と、 この半導体チヅプ 2の上面に重ねて 接続される中間介在配線基板 （インタ一ポーザ） 3 と、 前記イン夕一ポ 一ザ 3に搭載された複数のディスク リートな電子部品 （ディスクリート 部品） 4と、 半導体チップ 2の上面に設けられ前記イ ン夕一ポーザ 3及 び電子部品 4を被う一定高さの絶縁性樹脂からなる封止部 5 と、 前記半 導体チップ 2の下面に設けられる放熱パッ ド 6及び複数の外部電極端子 7 とを有する構成になつている。 半導体チップ 2の下面には絶縁体 8が 設けられている。 放熱パッ ド 6は絶縁体 8の表面に形成されている。 ま た、 外部電極端子 Ίは絶縁膜 8が部分的に除去された領域に形成され、 導体 3 2に電気的に接続されている。 放熱パッ ド 6は導体層からなり、 半導体チップ 2の下面中央に広く分布し、 半導体チップ 2 に形成された トランジス夕で発生する熱を半導体チップ 2の下面から外部に効率的に 放散する役割を果たす。 本実施形態 1では、 放熱パッ ド 6は第 1基準電 位、 即ちグラン ド電位になっている。
外部電極端子 7は突起電極 （バンプ電極） からなり、 図 3の底面図に 示すように、 四角形状からなる半導体チップ 2の各辺に沿って配置され ている。 外部電極端子 7は、 半導体チップ 2の上面から下面に亘つて貫 通して設けられる導体 3 2 に重なり、 電気的に接続された状態になって いる。 本実施形態 1では、 外部電極端子 7及び放熱パッ ド 6は P bを含 まない半田 （以下 P b フ リー半田と呼称） で形成される。 P b フ リ ー半 田としては、 例えば、 S n - A g · C uに Z nや B iを含む半田が使用 される。
半導体チップ 2 とイ ン夕一ポ一ザ 3は突起電極からなる接続用電極 1 0で接続される。 接続用電極 1 0は、 半導体チップ 2の素子形成領域上 を被う絶縁膜 9が設けられる領域に配置される第 1接続電極 1 0 aと、 素子形成領域から外れた領域に設けられる第 2接続電極 1 0 b とからな つている。
素子形成領域上においては、 所定箇所では絶縁膜 9 にコンタク ト孔が 設けられ、 この孔の底には トランジス夕の各電極等に接続される配線が 露出する。 第 1接続電極 1 0 aはこの露出する配線に電気的に接続され ている。 従って、 第 1接続電極 1 0 aは半導体チヅプ 2に形成された ト ランジス夕等の各電極とインターポーザ 3の配線を接続することになる。 素子形成領域から外れた領域は、 素子形成領域の表面よりも一段低く なり、 この領域に上下に貫通する前述の導体 3 2が設けられている。 そ して、 一部の導体 3 2上には第 2接続電極 1 0 bが配置される （図 2の 右端の第 2接続電極 1 0 b )。この第 2接続電極 1 0 bは導体 3 2を介し て外部電極端子 7に電気的に接続される。 従って、 第 2接続電極 1 0 b によってイン夕一ポーザ 3の配線と外部電極端子 7が接続されることに なる。
また、 図 2の左端に示す第 2接続電極 1 0 bが上面に配置されない導 体 3 2は、 その上面に封止部 5が重なることから、 この導体 3 2は封止 部 5の熱を外部電極端子 7に伝達する役割を果たす。 この結果、 半導体 モジュール 1を実装基板に実装した場合、 封止部 5の熱を導体 3 2及び 外部電極端子 7を介して実装基板に速やかに放散することができる。 こ のような放熱用の外部電極端子 7を各所に配置することによって封止部 5の効果的な放熱が可能になる。
半導体チップ 2の上面とィン夕一ポーザ 3の下面との間隔は、 素子形 成領域上に比較して素子形成領域から外れた領域が広いため、 第 1接続 電極 1 0 aの接続高さに比較して第 2接続電極 1 0 bの接続高さが大き くなる。 このため、 第 2接続電極 1 0 bは第 1接続電極 1 0 aよりも大 きくなつている。
半導体モジュール 1は、 製品形成部を縦横に整列配置する半導体母基 板 （ウェハ） を基にして製造される。 ウェハの各製品形成部上に電子部 品 4を搭載したインターポーザ 3を重ねて搭載し、 その後ウェハの上面 に一定高さの絶縁性樹脂層を形成し、 ついでウェハを縦横に切断して複 数の半導体モジュール 1 を製造することから、 半導体モジュール 1は、 図 1の平面図に示すように、 偏平な直方体となり、 高さ （厚さ） も図 2 に'示すように一定のものとなる。
本実施形態 1では、 図 4に示すように、 イ ン夕一ポーザ 3の上面に搭 載するディスク リートな電子部品として、 チップ状の電子部品 4を複数 搭載している。 チップ状電子部品 4は、 例えば、 チップ抵抗， チヅプコ ンデンサ， チップイ ンダク夕等のチヅプ部品である。 なお、 イ ンターポ 一ザ 3の上面の電極パターン （配線パターン） を変えれば、 能動素子を 組み込んだ電子部品、 即ち、 半導体チップや樹脂封止された小型の トラ ンジス夕等の搭載も可能である。
封止部 5は、 例えばトランスファモールディ ングによって形成され、 例えば、 熱膨張率ひが 1 8 0〜 2 0 0 x 1 0一6 /。 C、 ヤング率 Eが 1〜 2 0 O M P aになるシリコーンレジンで形成されている。 これによ り、 顧客実装のリフ口一でのパヅケージ内の半田膨張による半田フラッシュ 防止効果がある。
半導体チップ 2は、 例えばシリコン単結晶基板を基に形成され、 常用 のェピタキシャル成長， ドナーゃァクセプ夕となる不純物の選択拡散等 によって トランジスタ等の能動素子等の電子素子が所定箇所に 1乃至複 数形成される。 これら各電子素子の竃極は必要に応じて配線によって接 続されるとともに、 所定の電極は半導体チップ 2の上面に電極端子とし て引き出される。 この電極端子上には、 接続用電極 1 0 (第 1接続電極 1 0 a ) が設けられる （図 2参照）。 第 1接続電極 1 0 aは、 イ ン夕一ポ —ザ 3の下面の電極に接続される。
半導体チップ 2 に形成される トランジスタは、 例えば、 図 6のような 構造になっている。 P型低抵抗の S i基板からなる半導体基板 1 1の主 面 （上面） には、 P型高抵抗 S iからなるェピタキシャル層 1 2が形成 され、 このェピタキシャル層 1 2の表面にはゲート酸化膜 1 3及び層間 絶縁膜 1 4が重ねてかつ選択的に形成されている。
ェピタキシャル層 1 2の表層部分にはリ ング状に P型のゥエル領域 1 5及び N型のソース領域 1 6が形成されている。 ソース領域 1 6の内周 縁はゥエル領域 1 5の内周縁から所定距離内側に離れ、 ソース領域 1 6 の外周縁はゥエル領域 1 5の外周縁から所定距離内側に離れて形成され ている。 また、 ソース領域 1 6の底はゥエル領域 1 5の底よ り も浅く、 両者間には所定の間隔を有するようになつている。
リ ング状のゥエル領域 1 5の中心のェピタキシャル層 1 2の表層部分 には N型の ドレイ ン領域 1 7が設けられている。 この ドレイ ン領域 1 7 はゥエル領域 1 5 には接触しない。 ドレイ ン領域 1 7の外周には ドレイ ン領域 1 7からゥエル領域 1 5の内周縁に少し入る領域に亘つて N型の ドレイ ンオフセヅ ト領域 1 9が設けられている。 ドレイ ン領域 1 7上の ゲ一 ト酸化膜 1 3及び層間絶縁膜 1 4は選択的に除去され、 この除去さ れたコンタク ト孔を含んで層間絶縁膜 1 4上に延在して ドレイ ン電極 2 0が設けられている。 また、 ソース領域 1 6上のゲート酸化膜 1 3及び 層間絶縁膜 1 4 も選択的に除去され、 この除去されたコンタク ト孔を含 んで層間絶縁膜 1 4上に延在してソース電極 2 1が設けられている。
ドレイ ンオフセヅ ト領域 1 9からソ一ス領域 1 6 に至るゲート酸化膜 1 3上にはゲー ト電極 2 2が設けられている。 このゲー ト電極 2 2は層 間絶縁膜 1 4に被われるが、 一部はゲ一 ト配線によって層間絶縁膜 1 4 上に引き出されてゲート配線となる。 このゲート配線， ドレイ ン電極 2 0及びソース電極 2 1上には、 ファイナルパッシぺ一シヨン膜として絶 縁膜 9が設けられる。 ゲー ト配線， ドレイ ン電極 2 0及びソース電極 2 1は層間絶縁膜 1 4 と絶縁膜 9 との間を配線として延在し、 所定の回路 に組み込まれる。 そして、 層間絶縁膜 1 4 と絶縁膜 9 との間を延在する 配線上の一部の絶縁膜 9は除去され、 この除去された部分 （孔） の底に それそれ配線が露出して接続端子となる。 この接続端子上には前述の第 1接続電極 1 0 aが設けられる。 接続用電極 1 0も P bフリ一半田が使 用される。
ゥエル領域 1 5の外周縁部分のェピタキシャル層 1 2には半導体基板 1 1の表層部分に到達する P型領域 2 5が設けられるとともに、 P型領 域 2 5の表層部分には不純物濃度が高い P型のコン夕ク ト領域 2 6が形 成されている。 P型領域 2 5及ぴコン夕ク ト領域 2 6はリング状のゥェ ル領域 1 5の外周に沿ってリング状に設けられている。 ソース領域 1 6 に接続される前記ソース電極 2 1は層間絶縁膜 1 4及びゲート酸化膜 1 3を貫通してコンタク ト領域 2 6に電気的に接続されている。 また、 半 導体基板 1 1はソース電極 2 1 と等電位になる。 本実施形態 1ではソー ス電極 2 1は第 1基準電位、 即ちグラン ド電位になる。
また、 図 2に示すように、 半導体チップ 2の素子形成領域から外れた 領域 （四角形状チップの各辺に沿う領域） には、 上面から下面に亘つて 導体 3 2が設けられている。 即ち、 図 8に示すように、 素子形成領域か ら外れた半導体チップ 2部分には、 貫通孔 3 0が設けられるとともに、 この貫通孔 3 0の内周面は絶縁膜 3 1で被われ、 かつその内側には導体 3 2が充填されている。 この導体 3 2はその上面が前述の第 2接続電極 1 0 bに接続されるか、 または封止部 5に接触するようになる。
図 5は半導体チップ 2に搭載されるインターポーザ 3の接続状態と、 インターポーザ 3に搭載される電子部品 4の接続状態を示す模式図であ る。 半導体チップ 2の半導体基板 1 1の表層部分は層間絶縁膜 1 4で被 われるとともに、 この層間絶縁膜 1 4上には配線 4 2が所定のパターン に形成されている。 例えば、 配線 4 2は、 下層の第 1層 4 2 aと、 この 第 1層 4 2 a上に形成される第 2層 4 2 bとからなり、 第 1層 4 2 aは T i (下層） / T i Nからなり、 第 2層 42 bは T i (下層） / A 1— C u— S iからなつている。 また、 これら配線 42は半導体基板 1 1の 表面を被う絶縁膜 9に被われているが、 第 1接続電極 1 0 aを配置する 箇所は絶縁膜 9が取り除かれている。 この露出した配線 42の表面には メ ツキ膜 44が設けられている。 メ ツキ膜 44は下層 44 aと、 上層 4 4 bの二層構成になっている。 例えば、 下層 44 aは T i層であり、 上 層 44 bは N i層である。 そして、 この上に P bフ リー半田からなる第 1接続電極 1 0 aが取り付けられる。
ィ ン夕ーポーザ 3はプリ ン ト回路基板 （P CB) 4 5からなり、 上下 面及び内部に所定パターンの配線層 4 6を有するとともに、 これら配線 層 4 6はスルーホール 47に充填された導体 49を介して電気的に接続 されている。 スルーホール 47の内周面には導電性のメ ヅキ膜 48が形 成されている。 内部の配線層 46は複数層になっている。 プリ ン ト回路 基板 4 5の上下面の配線層 46においては、 電極が接続される部分には メ ツキ膜 5 0が設けられている。 このメ ツキ膜 5 0は、 下メ ツキ膜 5 0 aと、 この下メ ヅキ膜 5 0 a上に形成される上メ ツキ膜 5 0 bとからな つている。 例えば、 下メ ツキ膜 5 0 aは N iメ ッキ膜からなり、 上メ ッ キ膜 5 0 bは Auメ ツキ膜からなっている。
ィ ン夕—ポーザ 3の下面は第 1接続電極 1 0 aを介して半導体チップ 2の上面に接続される。 即ち、 半導体チップ 2の配線 42の接続部分に 設けられたメ ツキ膜 44と、 イ ン夕一ポーザ 3の下面の配線層 46の接 続部分に設けられたメ ツキ膜 5 0が第 1接続電極 1 0 aによって電気的 に接続される。 また、 イ ン夕一ポーザ 3の上面にはチヅプ状の電子部品 4が搭載される。 チップ状電子部品 4は両端にそれぞれ電極 4 aを有す る構造となり、 各電極 4 aがイ ンターポーザ 3の上面の配線層 4 6の接 続部分に設けられたメ ヅキ膜 5 0上に P bフ リー半田 5 5によって電気 的に接続される。
イ ン夕一ポーザ 3は半導体チップ 2 よ り も小さ く、 かつイ ンターポー ザ 3の端が半導体チップ 2の端から外側に突出しないようになつている。 これによ り、 半導体チップ 2の外形がそのまま半導体モジュール 1の外 形になる。
また、 ィ ン夕ーポ一ザ 3の配線と半導体チップ 2の下面の外部電極端 子 7は、 半導体チップ 2 に貫通状態で設けられる短い導体 3 2で電気的 に接続されるため（図 2参照）、配線の低ィ ンピーダンス化が可能になる。 半導体モジュール 1は、 例えば、 半導体チヅプ 2の厚さが 0 . 0 5 m m、 イ ンターポーザ 3の厚さが 0 . 4 m m、 チップ状電子部品 4の厚さ が 0 . 6 m m、 半導体チップ 2 とイ ン夕一ポ一ザ 3を接続する接続用電 極 1 0の厚さが 0 . 0 2 m m程度、 封止部 5 の高さ （厚さ） が 1 . 0 m m程度となることから、 外部電極端子 7の下面から封止部 5の上面まで の高さは 1 . 1 m m程度と薄くなる。
このような半導体モジュール 1は、 図 7に示すように P C B基板から なる実装基板 6 0に実装されて使用される。 実装基板 6 0は上下面及び 内部に所定パターンの配線層 6 1を有するとともに、 これら配線層 6 1 はスルーホールに充填された導体 6 4を介して電気的に接続されている。 内部の配線層 6 1は複数層になっている。 実装基板 6 0の上下面の配線 層 4 6 においては、 電極が接続される部分には接続性能を向上するため のメ ツキ膜が設けられている。 即ち、 図 8は実装基板 6 0に接続される 半導体チップ部分を示す模式図である。 半導体チップ 2 を上下に貫通す る貫通孔 3 0に充填された導体 3 2は、 外部電極端子 7を介して実装基 板 6 0の上面の配線層 6 1 に電気的に接続されている。 配線層 6 1の表 面にはメ ヅキ膜 6 5が設けられている。 メ ヅキ膜 6 5は下層 6 5 aと、 上層 6 5 bの二層構成になつている。 例えば、 下層 6 5 aは N i層であ り、 上層 6 5 bは Au層である。 そして、 この上に P bフ リー半田から なる外部電極端子 7が取り付けられる。
つぎに、 本実施形態 1の半導体モジュール 1の製造方法について、 図 9乃至図 1 4を参照しながら説明する。 半導体モジュール 1は、 図 9の フローチャートに示すように、 ウェハ上への素子形成 （ S 1 0 1 )、 深孔 形成（ S 1 0 2 )、深孔絶縁処理（ S 1 0 3 )、深孔導体充填（ S 1 0 4 )、 裏面研磨 （ S 1 0 5 )、 裏面絶縁処理 （ S 1 0 6 )、 ウェハ検査 （ S 1 0 7 ) 接続用電極形成 （ S 1 0 8 ) の各工程を経たウェハに対し、 他方の 製造工程である配線母基板への突起電極形成（ S 2 0 1 )、 配線母基板へ の部品搭載 ( S 2 0 2 )s リ フロー （ S 2 0 3 )、 配線母基板の切断 （ S 2 0 4 ) の各工程を経て製造されたィ ン夕ーポーザを、 イ ン夕—ポーザ 搭載 （ S 1 0 9 )、 リ フロー （ S 1 1 0 ) の工程を経てウェハ上にそれそ れイ ン夕一ポーザを搭載し、 ついでウェハ上面への絶縁樹脂層形成 （ S 1 1 1 )、 ウェハ下面への電極形成 （ S 1 1 2 )、 テスティ ング （ S 1 1 3 )、 ウェハの分割 （ S 1 1 4 ) の各工程を経て製造される。
つぎに、 図 1 0乃至図 1 3を参照しながら半導体モジュール 1の製造 方法について説明する。 本実施形態 1の半導体モジュール 1は、 その製 造において半導体母基板 （ウェハ） 及び配線母基板が使用される。 半導 体母基板 （ウェハ） はステップ 1 0 1 ( S 1 0 1 ) からステップ 1 1 4 ( S 1 1 4 ) に至る工程で使用され、 配線母基板は別の工程であるステ ップ 2 0 1 ( S 2 0 1 ) からステップ 2 0 4 ( S 2 0 4 ) に至る工程で 使用される。 配線母基板は最終工程で製品形成部の縁に沿うように縦横 に切断されて複数のィ ン夕一ポ一ザ 3が形成される。 このイ ンターポー ザ 3は S 1 0 9の工程でウェハの上面にそれぞれ搭載される。 ウェハは 最終工程である S 1 1 4で製品形成部の縁に沿う ように縦横に切断され て複数の半導体モジュール 1が製造される。 ウェハ及び配線母基板は、 四角形領域からなる製品形成部が縦横に整 列配置されることになる。 ウェハの単一の製品形成部は図 1及び図 2に 示す四角形状の半導体チップ 2であり、 配線母基板の製品形成部は図 1 及び図 2に示す四角形状のィン夕一ポーザ 3である。 配線母基板の製品 形成部はウェハの製品形成部よりも小さな四角形状となっている。
ここで、 S 1 0 1乃至 S 1 1 4の工程の説明の前に、 S 2 0 1乃至 S 2 0 4の工程について、 図 1 1 ( a ) 〜 （ c ) を参照しながら説明する。 配線母基板 7 0は、 図 1 1 ( a ) に示すように、 平坦なプリン ト回路 基板からなり、 製品形成部 f を n行 m列整列配置する大きさになってい る。図 1 1では説明の便宜上、配線母基板 7 0を 4列状態で示してある。 製品形成部 : f のプリン ト回路基板の構造は前述のィンターポーザ 3の構 造である。
このような配線母基板 7 0に対して、 図 1 1 ( a ) に示すように、 配 線母基板 7 0の上面に電子部品 4を搭載するために突起電極 7 1を供給 形成する。 例えば、 印刷と加熱によって突起電極 7 1を形成する （ S 2 0 1 )。突起電極 7 1は、例えば P bフ リ一半田によるボール電極である。 突起電極 7 1は、 図 5で示す配線層 4 6のメ ッキ膜 5 0上にそれそれ形 成される。 印刷の替わりにボール電極を取り付けてもよい。
つぎに、 図 1 1 ( b ) に示すように、 配線母基板 Ί 0の上面に電子部 品 4を搭載しかつリフローによって固定する （ S 2 0 2 , S 2 0 3 )。 即 ち、 図 1 1 ( b ) に示すように、 電子部品 4を各製品形成部 f の突起電 極 7 1上に電極 4 aが重なるように供給した後所定温度の加熱によって 前記突起電極 7 1を一時的に溶融 （リ フ口一） して、 電子部品 4を配線 母基板 7 0に P bフ リー半田 5 5にて搭載する （図 5参照）。搭載される 電子部品 4は、 例えば、 チップ抵抗， チップコンデンサ、 チヅブイ ンダ クタ等の受動部品である。 つぎに、 図 1 1 ( c ) に示すように、 配線母基板 7 0を縦横に切断す る。 切断は隣接する製品形成部 f の境界で行われる。 これによ り、 複数 のイ ンターポーザ 3が製造される。
一方、 半導体モジュール 1の製造においては、 図 1 0 ( a ) に示すよ うに、 半導体母基板 （ウェハ） 7 5が用意される。 図 1 0 ( a ) に示す ウェハ 7 5 も縦横に製品形成部 eが整列配置されるものであり、 L行 M 列になっている。 図 1 0 ( a ) では、 説明の便宜上 8列になっている。 そして、 各製品形成部 eには既に トランジスタ等の能動素子や各電子素 子を接続する配線、 さらにはフアイナルパッシベーション膜等の絶縁膜 4 3 も形成されている （ S 1 0 1 )。 素子形成部分は、 便宜的に絶縁膜 9 で代表される部分下に形成されている。 製品形成部 eは半導体チップ 2 となる部分である。 実際には、 例えば、 直径 6イ ンチ、 厚さ 7 5 0〃 m のシリコン単結晶基板がウェハとして使用される。
つぎに、 図 1 0 ( b ) に示すように、 深孔 7 6 を各製品形成部 eの所 定箇所にエッチングによって形成する（ S 1 0 2 )。深孔 7 6は、例えば、 図 3 に示す外部電極端子 7に対応して形成される。 深孔 7 6は直径 1 0 〜 2 0〃m程度の円形孔であり、 その深さは 1 0 0〃mよ り も深く形成 される。 これは、 ウェハは最終段階で裏面を研磨によって除去して 1 0 0 z mの厚さとされるが、 この際前記深孔は貫通孔 3 0 とさせるためで ある。
つぎに、 図 1 0 ( c ) に示すように、 深孔 7 6の内周面に絶縁膜 3 1 を形成する （ S 1 0 3 )。 絶縁膜 3 1 は、 例えば、 S i 0 2膜からな り、 例えば深孔 7 6 を除く ウェハ 7 5の表面をレジス ト膜で被い、 熱処理す ることによつて形成することができる。 絶縁膜 3 1の厚さは電気的絶縁 分離を図るため、 例えば、 1 〃m程度の厚さになっている。 図 1 0 ( c ) 〜 （： f ) においては単一の製品形成部 eの一部を示すことにする。 つぎに、 図 1 0 ( d ) に示すように、 深孔 7 6内に導体 3 2を充填し て深孔 7 6を埋める （ S 1 0 4 )。 導体 3 2は、 例えば、 C uからなる。 つぎに、 図 1 0 ( e ) に示すように、 ウェハ 7 5の裏面を所定厚さ研 磨して除去する （ S 1 0 5 )。 この裏面研磨によってウェハ 7 5の厚さは 1 0 0〃m程度となり、 深孔 7 6は貫通孔 3 0になる。 また、 導体 3 2 はウェハ 7 5の上面から下面に貫通して存在するようになる。 裏面研磨 は導体 3 2がウェハ 7 5の下面に露出させるぺく行われる。
つぎに、 図 1 0 ( f ) に示すように、 裏面絶縁処理を行って （ S 1 0 6 )、 ウェハ 7 5の裏面に選択的に絶縁膜 8 を形成する。絶縁膜 8は S i 0 2膜からなり、 絶縁膜を形成しない部分にレジス ト膜を形成し、 熱処 理することによつて形成することができる。 絶縁膜 8は電気的絶縁分離 を図るため、 例えば、 2 z m程度の厚さになっている。 絶縁膜 8はゥェ ハ 7 5の下面全域を酸化処理によって形成した後、 所定箇所をエツチン グ除去する方法でもよい。
つぎに、 ウェハの状態で各製品形成部 eの電気特性検査（ウェハ検査） を行う （ S 1 0 7 )。
つぎに、 図 1 2 ( a ) に示すように、 ウェハ 7 5の上面の所定箇所、 即ちィン夕ーポーザ 3 との電気的接続箇所に接続用電極 1 0を形成する ( S 1 0 8 )。 この接続用電極 1 0は P bフ リー半田であり、 ボール状電 極になっている。 接続用電極 1 0は、 例えば、 印刷と加熱によって半球 状または球状に形成される。 ボール電極を取り付けてもよい。
この接続用電極 1 0の形成において、 素子形成領域上には第 1接続電 極 1 0 aを形成し、 素子形成領域から外れた所定の導体 3 2上には第 2 接続電極 1 0 bを形成する。 これら接続用電極 1 0、 即ち第 1接続電極 1 0 a及び第 2接続電極 1 0 bは、 半導体チップ 2 とイ ンターポーザ 3 を電気的に接続するためのものである。 また、 素子形成領域部分と素子 形成領域から外れた部分との間に段差がある。 そこで、 第 2接続電極 1 0 bは第 1接続電極 1 0 aに比較して大きく（高さが高く）なっている。 つぎに、 図 1 2 ( b ) に示すように、 前記工程 S 2 0 1〜 S 2 0 4に よって製造された図 1 1 ( c ) に示す電子部品 4を搭載したインターポ —ザ 3を、 図 1 2 ( a ) に示すようにウェハ 7 5の上面の各製品形成部 eに位置決めして載置した （ S 1 0 9 ) 後、 前記接続用電極 1 0をリフ 口一 （ S 1 1 0 ) して、 図 1 2 ( b ) に示すように接続用電極 1 0によ つてインターポーザ 3をウェハ 7 5上にそれそれ固定 （搭載） する。 つぎに、 図 1 3 ( a ) に示すように、 ウェハ 7 5の上面に所定高さに 絶縁樹脂層 8 0を、 例えばトランスファモールディ ング方法によって形 成し、 ウェハ 7 5の上面に搭載したィ ン夕一ポーザ 3及び電子部品 4を 被う （ S 1 1 1 )。
つぎに、 図 1 3 ( b ) に示すように、 例えば、 印刷と加熱によってゥ ェハ 7 5の下面に放熱パッ ド 6及び外部電極端子 Ίを形成する （ S 1 1 2：)。
つぎに、 図 1 3 ( c ) に示すように、 ウェハ 7 5を縦横に切断する。 切断は隣接する製品形成部 eの境界で行われる。 これにより、 複数の半 導体モジュール 1が製造される。 この切断によってウェハ 7 5は半導体 チヅプ 2 に変わる。
図 1 4は本実施形態 1の変形例である。 例えば信頼性に問題がない場 合には、 図 1 4に示すように、 半導体チップ 2の上面を封止部で被わな くてもよい。 この半導体モジュール 1では、 封止部に起因する効果を除 いて実施形態 1の半導体モジュール 1 と同様の効果を有する。
図 1 5は本実施形態 1の半導体モジュールに適用できる高周波電力増 幅装置の例である。 この高周波電力増幅装置は図 1 5に示すような回路 構成になっている。 この高周波電力増幅装置は 2種類の通信系を増幅す る構成であり、 各通信系を増幅する増幅系はトランジスタを 3段従属接 続した 3段構成となっている。
即ち、 一方の通信系は入力端子 Pin 1と、 出力端子 Pout 1との間に初 段トランジスタ Q 1，次段トランジスタ Q 2，並列接続される最終段（出 力段） トランジスタ Q 3， Q 4を順次接続した構成になり、 各トランジ ス夕の ドレイ ン電極には電源電圧 Vdd 1が印加され、 各トランジスタの ゲ一ト電極には制御端子 Vapc から入力される電圧によってバイァスさ れるようになっている。
また、 他方の通信系は入力端子 P in 2と、 出力端子 Pout 2との間に初 段トランジスタ Q 5，次段トランジスタ Q 6，並列接続される最終段（出 力段） トランジスタ Q 7， Q 8を順次接続した構成になり、 各トランジ ス夕の ドレイ ン電極には電源電圧 Vdd 2が印加され、 各トランジスタの ゲ一ト電極には制御端子 Vapc から入力される制御電圧によってバイァ スされるようになっている。
制御端子 Vapc はスィ ッチ S W 1に接続され、 このスィ ッチ SW 1は 切替端子 Vctl による切替え信号によって切り替わり、 制御端子 Vapc の制御電圧はこのスィ ツチ SW 1によって特定された通信系の増幅を行 うようになっている。
トランジスタ Q 1 , Q 2 , Q 5 , Q 6は単一の半導体チヅプ （チップ 1 ) にモノ リ シックに形成され、 一 の通信系の出力段トランジスタの
Q 3 , Q 4は単一の半導体チヅプ （チヅプ 2 ) にモノ リシヅクに形成さ れ、 他方の通信系の出力段トランジスタの Q 7 , Q 8は単一の半導体チ ヅプ （チップ 3 ) にモノ リ シヅ クに形成されている。
両通信系においては、 Cで表示される容量素子 （ C P , C G, CB)、 Rで表示される抵抗素子 (R P， R G )、 Lで表示されるイ ンダクタが多 数組み込まれ、 整合回路やバイアス回路を構成している。 本実施形態 1では、 例えば、 一方の通信系は周波数帯域が 1 7 1 0〜 1 7 8 5 MH z となる D C S (Digital Cellular System 1800) 方式で あり、 他方の通信系は周波数帯域が 8 8 0〜 9 1 5 MH z となる G S M ( Global System for Mobile Communication) ；¾式である。
発熱量が大きい出力段トランジス夕を組み込んだチップ 1は半導体チ 、ソプ 2に形成されて直接実装基板に放熱パッ ド 6を介して接触するよう になり、 発熱量が出力段トランジスタに比較して充分小さい初段 · 次段 トランジスタを組み込んだチップ 2及びチヅプ 3はィ ン夕一ポーザ 3の 上面に搭載される。
本実施形態 1の半導体装置 1は以下の効果を有する。
( 1 ) 下面に外部電極端子 Ίを有する半導体チップ 2の上面にイ ン夕 —ポーザ 3を搭載し、 このイ ン夕一ポーザ 3の上面にチップ状電子部品 4を搭載して所定の回路構成の半導体モジュール 1を構成していること から、実装密度を向上させることができるとともに小型化が達成できる。
( 2 ) また、 イ ン夕一ポーザ 3は半導体チヅプ 2よ り も小さ く、 また、 ィ ン夕一ポーザ 3の端が半導体チヅプ 2の端から突出しないようにイ ン 夕一ポーザ 3を配置することから、 半導体モジュール 1の小型化が達成 できる。
( 3 ) 半導体チップ 2の下面には放熱パヅ ド 6が設けられていること から、 半導体チップ 2に形成された トランジスタ等の能動素子から発生 する熱を速やかに実装基板に伝達でき、 熱放散性が高くなり、 能動素子 の安定動作が可能になる。 例えば、 本発明の半導体モジュール 1で高周 波増幅装置を形成した場合、 多段構成の増幅段において、 熱の発生が大 きい最終段 （出力段） の トランジスタを半導体チップ 2に形成し、 発熱 量の小さい初段の トランジス夕や制御用の トランジス夕を形成した半導 体チップをィ ン夕一ポーザ 3の上面に搭載する場合には、 小型でかつ放 熱特性が良好な高周波増幅装置を提供することができる。
( 4 ) ィン夕一ポーザ 3の配線と半導体チップ 2の下面の外部電極端 子 7は、 半導体チップ 2に貫通状態で設けられる短い導体 3 2で接続さ れるため、 配線の低インピーダンス化が可能になり、 半導体モジュール 1の高周波特性が向上する。
( 5 ) 外部電極端子 7に接続される導体 3 2の一部はその上面に封止 部 5が接触していることから、 封止部 5の熱を導体 3 2及び外部電極端 子 7を介して速やかに半導体モジュール 1の外部に放散することができ るため、 半導体モジュール 1の安定動作が可能になる。
(実施形態 2 )
図 1 6は本発明の他の実施形態 （実施形態 2 ) である半導体モジュ一 ルを示す模式的断面図、 図 1 7は本実施形態 2の半導体モジュールにお ける I P Dの模式的拡大断面図である。
本実施形態 2の半導体モジュール 1は、 実施形態 1の半導体モジユー ル 1 において、 イン夕一ポーザ 3の上面に I P D ( integrated Pass ive Device :集積受動デバイス） 8 5を搭載したものである。 I P D 8 5は、 図 1 7に示すように、 ガラス板等からなる基板 8 6の一主面に導体層 8 7や誘電体層 8 8を所定箇所所定形状に順次積層し、 これも繰り返し積 層された構成の絶縁層 8 9内に抵抗素子 9 0 , 容量素子 9 1 , インダク 夕ンス素子 （インダク夕） 9 2を組み込み、 一つの回路構成にしたもの であり、 図 1 7では図示しないが外部電極端子 9 5は前記絶縁層 8 9の 表面に突出させた構造になっている。 この I P D 8 5は多くの受動素子 を小型に組み込むことができるため近年多用されている。 図 1 6に示す ように、 I P D 8 5は外部電極端子 9 5を介してインターポ一ザ 3の図 示しない電極に電気的に接続されている。
ェ P Dとしては、 配線基板上に導体又は誘電体からなる薄膜を順次形 成して各受動部品を形成する構造や、 半導体基板の主面に所定パターン の拡散領域を形成するとともに、 絶縁層や配線等を形して各受動部品を 形成する構造が知られている。
本実施形態 1の半導体モジュール 1は、 複数の受動素子を多数組み込 んだ小型の I P D 8 5をインターポーザ 3に搭載することから、 イン夕 一ポーザ 3にはより以上多くの受動素子 （受動部品） を搭載することが 可能になる。 これは、 搭載する受動部品の数が限られている場合は半導 体モジュール 1の小型化も可能になる。
(実施形態 3 )
図 1 8は本発明の他の実施形態 （実施形態 3 ) である半導体モジユー ルを示す模式的断面図、 図 1 9は本実施形態 3の半導体モジュールの部 品搭載基板に内蔵された受動素子を示す模式的拡大断面図である。
本実施形態 3の半導体モジュール 1は、 実施形態 1の半導体モジユー ル 1において、 インターポーザ 3の内部に基板内蔵受動部品 1 0 0を組 み込んだ構成になっている。 本実施形態 3の半導体モジュール 1では、 図 1 8に示すように、 大きさは異なるが 3個の基板内蔵受動部品 1 0 0 を組み込んである。
基板内蔵受動部品 1 0 0は、 図 1 9に示すような構成になっている。 基板内蔵受動部品 1 0 0は、 インターポ一ザ 3を構成する P C B基板の 製造時、 導体層 1 0 1や誘電体層 1 0 2を所定箇所所定形状に順次積層 し、 抵抗素子 1 0 3 , 容量素子 1 0 4 , インダク夕 1 0 5を組み込み、 P C B基板の配線に接続したものである。組み込む受動素子の数により、 基板内蔵受動部品 1 0 0の大きさは異なる。 本実施形態 1では薄くかつ 小型の他の基板内蔵受動部品 1 0 0も 2個組み込まれている。
また、 本実施形態 3の半導体モジュール 1では、 半導体チップ 2の下 面中央に設ける放熱パッ ド 6は複数の電極で構成してある。 この複数の 電極は、 半導体モジュール 1の実装時、 実装基板上で一体化する。 この 構成によ り、 モジュールと実装基板の応力緩和が図れる。
本実施形態 3の半導体モジュール 1 も基板内蔵受動部品 1 0 0の内蔵 によ り、 高集積度化、 小型化が達成できる。
(実施形態 4 )
図 2 0は本発明の他の実施形態 （実施形態 4 ) である半導体モジユー ルを示す模式的断面図である。 本実施形態 4の半導体モジュール 1は、 実施形態 3の半導体モジュール 1 において、 放熱パッ ド 6 となる電極を 設けないものである。 この構成の半導体モジュール 1は、 モジュール中 央に電極が無く、 その部分を使用することによ りモジュール実装基板側 の配線自由度が大きくなる効果がある。
以上本発明者によつてなされた発明を実施形態に基づき具体的に説明 したが、 本発明は上記実施形態に限定されるものではなく、 その要旨を 逸脱しない範囲で種々変更可能であることはいうまでもない。 実施形態 1ではイ ンターポ一ザ 3を P C B基板としたが、 セラ ミ ック基板等の配 線基板で形成してもよい。 また、 実施形態 1では、 増幅素子として M O S F E T ( Metal Oxide Semiconductor F ie ld Effect Trans istor )を用 いているが、 他のシリコンまたは化合物半導体を含むバイポーラ系 トラ ンジス夕であってもよい。
本願において開示される発明のうち代表的なものによって得られる効 果を簡単に説明すれば、 下記のとおりである。
( 1 ) 搭載部品の実装密度向上による半導体モジュールの小型化を図 ることができる。
( 2 ) 発熱量の多い半導体チップの熱放散性を高めることができる半 導体モジュールを提供することができる。 産業上の利用可能性
以上のように、 本発明に係る半導体モジュールは、 発熱量の大きい能 動素子を組み込む半導体チップの上面にィン夕ーポーザを重ねて接続し かつイン夕一ポーザ上に受動部品等からなる電子部品を搭載する構造と なる。 また、 半導体チップで発生した熱は半導体チップの下面に設けた 放熱パッ ドを介して実装基板に伝達されるため、 効率的な放熱が可能に なり、 半導体モジュールの安定動作が可能になる。 特に、 複数の半導体 チップを、 熱放散性を考慮して半導体チップ内に、 またはインターポー ザの上面に搭載する構成とすることができ、 携帯電話機等の無線通信装 置用の高周波電力増幅装置として最適である。

Claims

請 求 の 範 囲
1 . 半導体チップと、
前記半導体チップ上に重ねて配置され、 前記半導体チップに電気的に接 続された中間介在配線基板と、
前記中間介在配線基板上に配置され、 前記中間介在配線基板と電気的に 接続された受動部品とを含む半導体モジュールであって、
前記中間介在配線基板の重なり方向の長さは、 前記半導体チップの重な り方向の長さより も大きくないことを特徴とする半導体モジュール。
2 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記半導体 チップには能動素子が形成されていることを特徴とする半導体モジユー ル 0
3 . 請求の範囲第 1項記載の半導体モジュールにおいて、 受動部品は 前記中間介在配線基板内にも形成されていることを特徴とする半導体モ ジュール。
4 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記半導体 チップにはその上面から下面を貫通する導体が形成され、 この導体は前 記半導体チップの下面に設けられる外部電極端子に電気的に接続されて いることを特徴とする半導体モジュール。
5 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記半導体 チップの裏面には放熱パッ ドが設けられていることを特徴とする半導体 モジュール。
6 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記受動部 品はディスク リー ト部品であることを特徴とする半導体モジュール。
7 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記受動部 品は半田で前記中間介在配線基板に接続されていることを特徴とする半 導体モジュール。
8 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記半導体 チップ、 前記中間介在配線基板及び前記受動部品は絶縁性の樹脂からな る封止部で被われていることを特徴とする半導体モジュール。
9 . 請求の範囲第 1項記載の半導体モジュールにおいて、 前記封止部 を形成する樹脂はヤング率が 1〜 2 0 0 M p a、 熱膨張 ひが 1 8 0 X 1 0 - 6 / °C ~ 2 0 0 x 1 0 - 6 / °Cのシ リ コーンレジンや、 ヤング率が 1 0 0 0〜 1 0 0 0 O M p aのエポキシレジンであることを特徴とする 半導体モジュール。
1 0 . 請求の範囲第 1項の半導体モジュールは、 パワーアンプモジュ ールであることを特徴とする半導体モジュール。
1 1 . 請求の範囲第 1項の半導体モジュールは、 携帯電話に搭載され ることを特徴とする半導体モジュール。
1 2 . 半導体チップと、
前記半導体チップ上に重ねて配置され、 前記半導体チップに電気的に接 続された中間介在配線基板と、
前記中間介在配線基板上に配置され、 前記中間介在配線基板と電気的に 接続された受動部品とを含む半導体モジュールであって、
前記中間介在配線基板の重なり方向の長さは、 前記半導体チップの重な り方向の長さよりも小さく、
前記中間介在配線基板の縁は前記半導体チップの縁よりも内側に位置し、 前記半導体チップにはその上面から下面を貫通する導体が形成され、 こ の導体は前記半導体チップの下面に設けられる外部電極端子に電気的に 接続され、
前記半導体チップの裏面には放熱パッ ドが設けられていることを特徴と する半導体モジュール。
1 3 . 請求の範囲第 1 2項に記載の半導体モジュールにおいて、 前記 中間介在配線基板は前記半導体チップの素子形成領域内の電極に第 1接 続電極を介して接続されるとともに、 前記素子形成領域から外れた半導 体チップ領域に第 2接続電極を介して接続されていることを特徴とする 半導体モジュール。
1 4 . 請求の範囲第 1 3項に記載の半導体モジュールにおいて、 前記 素子形成領域の外側の領域に上面から下面を貫通する導体が形成され、 この導体は前記半導体チップの下面に設けられる外部電極端子に電気的 に接続されていることを特徴とする半導体モジュール。
1 5 . 前記導体は前記中間介在配線基板の配線に電気的に接続されて いることを特徴とする請求の範囲第 1 2項に記載の半導体モジュール。
1 6 . 半導体チヅプと、
前記半導体チップ上に形成された集積受動デバィスとを含む半導体モジ ユール。
1 7 . 請求の範囲第 1 6項に記載の半導体モジュールにおいて、 前記 半導体チップぉよび集積受動デバィスは絶縁性樹脂からなる封止部によ つて覆われていることを特徴とする半導体モジュール。
1 8 . 請求の範囲第 1 7項に記載の半導体モジュールにおいて、 前記 封止部の端部は、 前記半導体チップの端部より外側に位置していないこ とを特徴とする半導体モジュール。
1 9 . 請求の範囲第 1 6項に記載の半導体モジュールにおいて、 前記 チップは能動素子を含むことを特徴とする半導体モジュール。
2 0 . 1乃至複数の能動素子がモノ リシックに組み込まれ、 上面に接 続用電極を有し、 下面に外部電極端子を有する半導体チップと、 前記半導体チップの上面に重ねて配置され、 前記半導体チップの前記接 続用電極に電気的に接続される中間介在配線基板と、 Z7
前記中間介在配線基板上に搭載され、 前記中間介在配線基板の配線に電 気的に接続される電子部品とを含む半導体モジュールであって、 前記中間介在配線基板は、 前記半導体チップよりも小さくなり、 前記中 間介在配線基板の縁は前記半導体チップの縁から外側に突出しないこと を特徴とする半導体モジュール。
2 1 . 前記接続用電極は前記半導体チップの素子形成領域内の電極と 前記中間介在配線基板の配線を接続する第 1接続電極と、 前記素子形成 領域から外れた半導体チップ領域と前記中間介在配線基板の配線を接続 する第 2接続電極とからなり、
前記素子形成領域の半導体チップの上面に比較して前記素子形成領域を 外れた領域の上面は低くなり、
前記第 2接続電極の高さは前記第 1接続電極の高さよりも高くなつてい ることを特徴とする請求の範囲第 2 0項に記載の半導体モジュール。
2 2 . 前記電子部品は受動部品または受動部品及び能動部品であるこ とを特徴とする請求の範囲第 2 0項に記載の半導体モジュール。
2 3 . 下記の工程を有する半導体モジュールの製造方法。
( a ) 半導体チップとなる部分が複数形成されたウェハを準備するェ 程、
( b ) 前記ウェハの各半導体チップとなる部分の上面に中間介在配線 基板を搭載する工程、
( c ) 前記工程 （ b ) の後、 前記ウェハの上面に前記中間介在配線基 板を被う絶縁性の樹脂層を形成する工程、
( d ) 前記工程 （ c ) の後、 前記各半導体チップとなる部分の境界で 前記ウェハ及び前記樹脂層を切断して複数の半導体モジュールを形成す る工程。
2 4 . 請求の範囲第 2 3項において、 前記工程 （ a ) の後、 さらに以 下の工程を有する
( Θ ) 前記半導体ウェハに孔を空ける工程
( f ) 前記孔に導電体を形成する工程
( g) 前記導電体に電極を接続する工程
2 5. 請求の範囲第 2 4項において、 前記工程 （ f ) と （ g) の間に、 さらに以下の工程を有する
( h) 前記ウェハ裏面を研削し、 前記工程 （ e ) で形成した孔を貫 通孔とする工程
2 6. 下記の工程を有する半導体モジュールの製造方法
( a) 半導体チップとなる部分が複数形成されたウェハを準備するェ 程、
( b ) 前記ウェハの各半導体チップとなる部分の上面に中間介在配線 基板を搭載する工程、
( c ) 前記工程 （ b ) の後、 前記各半導体チップとなる部分の境界で 前記ウェハ及び前記樹脂層を切断して複数の半導体モジュールを形成す る工程。
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