JP2000150867A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 高集積密度かつ、トランジスタのオン抵抗の
小さいパワートランジスタおよびその製造方法を提供す
る。 【解決手段】 第1導電型の半導体基板1上に形成され
た第2導電型のウェル領域4と、半導体基板1とウェル
領域4の境界領域に形成された第2導電型の埋込層2
と、ウェル領域4の表面に形成された第1導電型のベー
ス領域5と、ベース領域5内に形成された第2導電型の
ソース領域6と、ベース領域5が形成された領域以外の
ウェル領域4の表面から埋込層2に向けて形成されたリ
ング状の低抵抗材料からなるトレンチシンカー16と、
トレンチシンカー16の内部に位置する第2導電型の半
導体領域からなる拡散層シンカー17とを少なくとも有
する。トレンチシンカー16と拡散層シンカー17の占
有率は狭く、かつこれらの抵抗値は低いので、同じオン
抵抗であるための実行面積は従来に比べて減少すること
ができる。
小さいパワートランジスタおよびその製造方法を提供す
る。 【解決手段】 第1導電型の半導体基板1上に形成され
た第2導電型のウェル領域4と、半導体基板1とウェル
領域4の境界領域に形成された第2導電型の埋込層2
と、ウェル領域4の表面に形成された第1導電型のベー
ス領域5と、ベース領域5内に形成された第2導電型の
ソース領域6と、ベース領域5が形成された領域以外の
ウェル領域4の表面から埋込層2に向けて形成されたリ
ング状の低抵抗材料からなるトレンチシンカー16と、
トレンチシンカー16の内部に位置する第2導電型の半
導体領域からなる拡散層シンカー17とを少なくとも有
する。トレンチシンカー16と拡散層シンカー17の占
有率は狭く、かつこれらの抵抗値は低いので、同じオン
抵抗であるための実行面積は従来に比べて減少すること
ができる。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特にインテリジェント・パワー・
デバイス(IPD)などに用いられる電力用半導体装置
(パワーデバイス)などの半導体装置およびその製造方
法に関する。
の製造方法に係わり、特にインテリジェント・パワー・
デバイス(IPD)などに用いられる電力用半導体装置
(パワーデバイス)などの半導体装置およびその製造方
法に関する。
【0002】
【従来の技術】図9は、特開平7−221192号公報
に開示された従来の“パワーMOSFET”を示す。図
9(a)は平面図を示し、図9(b)は図9(a)のC
−C方向に沿った断面図である。
に開示された従来の“パワーMOSFET”を示す。図
9(a)は平面図を示し、図9(b)は図9(a)のC
−C方向に沿った断面図である。
【0003】従来のパワーMOSFETは図9(b)に
示すように、p型基板51の表面にn+ 型埋込層52が
形成され、その上にn型ドレイン領域54が形成され、
n型ドレイン領域54内にp型ベース領域55および熱
拡散により形成されたn+ 型ドレイン取り出し領域(ド
レイン引出し領域)57が形成されている。p型ベース
領域55表面の一部にn+ 型ソース領域56が形成さ
れ、n+ 型ドレイン取り出し領域57の表面にはn+ 型
ドレインコンタクト領域58が形成されている。p型ベ
ース領域55の上に、ゲート絶縁膜59を介してゲート
電極60が形成されている。さらに、n型ドレイン領域
54とゲート電極60の上に第1層間絶縁膜61が形成
され、その上にソース電極62および第1ドレイン電極
63が形成されている。n+ 型ソース領域56とソース
電極62が接続され、またn+ 型ドレインコンタクト領
域58と第1ドレイン電極63が接続されている。ソー
ス電極62および第1ドレイン電極63の上に、第2層
間絶縁膜64が形成され、さらにその上に第2ドレイン
電極65が形成されている。第1ドレイン電極63と第
2ドレイン電極65が接続されている。
示すように、p型基板51の表面にn+ 型埋込層52が
形成され、その上にn型ドレイン領域54が形成され、
n型ドレイン領域54内にp型ベース領域55および熱
拡散により形成されたn+ 型ドレイン取り出し領域(ド
レイン引出し領域)57が形成されている。p型ベース
領域55表面の一部にn+ 型ソース領域56が形成さ
れ、n+ 型ドレイン取り出し領域57の表面にはn+ 型
ドレインコンタクト領域58が形成されている。p型ベ
ース領域55の上に、ゲート絶縁膜59を介してゲート
電極60が形成されている。さらに、n型ドレイン領域
54とゲート電極60の上に第1層間絶縁膜61が形成
され、その上にソース電極62および第1ドレイン電極
63が形成されている。n+ 型ソース領域56とソース
電極62が接続され、またn+ 型ドレインコンタクト領
域58と第1ドレイン電極63が接続されている。ソー
ス電極62および第1ドレイン電極63の上に、第2層
間絶縁膜64が形成され、さらにその上に第2ドレイン
電極65が形成されている。第1ドレイン電極63と第
2ドレイン電極65が接続されている。
【0004】図9(a)の平面図に示すように、1つの
ドレインセル領域69の周りを1列のソースセル70が
取り巻く形状に配置されている。そして、2つのドレイ
ンセル領域69の間には2列のソースセル領域70が存
在する。
ドレインセル領域69の周りを1列のソースセル70が
取り巻く形状に配置されている。そして、2つのドレイ
ンセル領域69の間には2列のソースセル領域70が存
在する。
【0005】図9(a)、(b)に示すように、n+ 型
埋込層52と第1ドレイン電極63とをn+ 型ドレイン
取り出し領域(シンカー)57によって電気的に低抵抗
で接続している。このn+ 型ドレイン取り出し領域57
は熱拡散によって形成されるが、n+ 型埋込層52まで
の深さが深いため熱拡散時に横方向にも広がってしま
う。したがって、ドレイン開口部面積(すなわちドレイ
ンセル領域69の面積)を大きくする必要がある。その
ため、図9(a)に示すように、マトリックス状に配列
されたソースセル領域70の2行2列の合計4個分の面
積と夫々の間隔部分の面積とを加えた面積が1つのドレ
インセル領域69として占有される。また隣り合った2
つのソースセル領域70間の距離は、p型ベース領域5
5相互間の抵抗(JFET抵抗)が大きくなるので必要
以上には近付けられない。また、ソースセル領域70と
ドレインセル領域69の間の距離は耐圧を低下させない
程度に保つ必要がある。
埋込層52と第1ドレイン電極63とをn+ 型ドレイン
取り出し領域(シンカー)57によって電気的に低抵抗
で接続している。このn+ 型ドレイン取り出し領域57
は熱拡散によって形成されるが、n+ 型埋込層52まで
の深さが深いため熱拡散時に横方向にも広がってしま
う。したがって、ドレイン開口部面積(すなわちドレイ
ンセル領域69の面積)を大きくする必要がある。その
ため、図9(a)に示すように、マトリックス状に配列
されたソースセル領域70の2行2列の合計4個分の面
積と夫々の間隔部分の面積とを加えた面積が1つのドレ
インセル領域69として占有される。また隣り合った2
つのソースセル領域70間の距離は、p型ベース領域5
5相互間の抵抗(JFET抵抗)が大きくなるので必要
以上には近付けられない。また、ソースセル領域70と
ドレインセル領域69の間の距離は耐圧を低下させない
程度に保つ必要がある。
【0006】
【発明が解決しようとする課題】従来、ドレイン引出し
領域は熱拡散により形成していたので、ドレイン引出し
領域の面積が横方向に大きく必要とされる。したがっ
て、ドレインセル領域ーソースセル領域間の距離に制限
が生じ、所定面積上に形成される素子(トランジスタセ
ル)数には限界があった。よって素子が並列に接続され
るパワートランジスタでは、オン抵抗が大きくなってし
まう。
領域は熱拡散により形成していたので、ドレイン引出し
領域の面積が横方向に大きく必要とされる。したがっ
て、ドレインセル領域ーソースセル領域間の距離に制限
が生じ、所定面積上に形成される素子(トランジスタセ
ル)数には限界があった。よって素子が並列に接続され
るパワートランジスタでは、オン抵抗が大きくなってし
まう。
【0007】そこで、トレンチを形成した後、このトレ
ンチを例えばドープド・ポリシリコン等で埋め戻してド
レイン引出し領域を形成することが考えられるが、特別
高価な装置を使わずに通常の装置・工程でこのトレンチ
を埋め戻すことのできるトレンチ幅は1〜2μmであ
り、このトレンチ幅では埋め戻したポリシリコン、すな
わち電流経路となるドレイン引出し領域の電流経路が狭
く、かえってオン抵抗が高くなってしまう。
ンチを例えばドープド・ポリシリコン等で埋め戻してド
レイン引出し領域を形成することが考えられるが、特別
高価な装置を使わずに通常の装置・工程でこのトレンチ
を埋め戻すことのできるトレンチ幅は1〜2μmであ
り、このトレンチ幅では埋め戻したポリシリコン、すな
わち電流経路となるドレイン引出し領域の電流経路が狭
く、かえってオン抵抗が高くなってしまう。
【0008】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は素子の微細化を達成するとと
もに、オン抵抗の低い素子を提供することである。
たものであり、その目的は素子の微細化を達成するとと
もに、オン抵抗の低い素子を提供することである。
【0009】
【課題を解決するための手段】このような課題を解決す
るため、本発明の第1の特徴は、第1導電型の半導体基
板上に形成された第2導電型のウェル領域と、半導体基
板とウェル領域の境界領域に形成された第2導電型の埋
込層と、ウェル領域の表面に形成された第1導電型のベ
ース領域と、ベース領域内に形成された第2導電型のソ
ース領域と、ベース領域が形成された領域以外のウェル
領域の表面から埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、トレンチシンカ
ーの内部に位置する第2導電型の半導体領域からなる拡
散層シンカーとを少なくとも有する半導体装置であるこ
とである。
るため、本発明の第1の特徴は、第1導電型の半導体基
板上に形成された第2導電型のウェル領域と、半導体基
板とウェル領域の境界領域に形成された第2導電型の埋
込層と、ウェル領域の表面に形成された第1導電型のベ
ース領域と、ベース領域内に形成された第2導電型のソ
ース領域と、ベース領域が形成された領域以外のウェル
領域の表面から埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、トレンチシンカ
ーの内部に位置する第2導電型の半導体領域からなる拡
散層シンカーとを少なくとも有する半導体装置であるこ
とである。
【0010】本発明の第1の特徴によれば、トレンチシ
ンカーと拡散層シンカーが占める面積が狭くなり、かつ
それらの抵抗値を下げることができる。
ンカーと拡散層シンカーが占める面積が狭くなり、かつ
それらの抵抗値を下げることができる。
【0011】本発明の第1の特徴において、拡散層シン
カー内に他のトレンチシンカーを有してもよい。
カー内に他のトレンチシンカーを有してもよい。
【0012】また、拡散層シンカーがトレンチシンカー
と相似形であってもよい。
と相似形であってもよい。
【0013】さらに、低抵抗材料は、不純物をドープし
たポリシリコン、高融点金属、シリサイド、あるいポリ
サイドが効果的である。
たポリシリコン、高融点金属、シリサイド、あるいポリ
サイドが効果的である。
【0014】本発明の第2の特徴は、第1導電型の半導
体基板上に形成された第2導電型のウェル領域と、半導
体基板とウェル領域の境界領域に形成された第2導電型
の埋込層と、ウェル領域の表面に形成された第1導電型
のベース領域と、ベース領域内に形成された第2導電型
のソース領域と、ベース領域が形成された領域以外のウ
ェル領域の表面から埋込層に向けて形成されたリング状
の導電体材料からなるトレンチシンカーと、トレンチシ
ンカーの内部に位置する第2導電型の半導体領域からな
る拡散層シンカーとを少なくとも有する半導体装置であ
って、ウェル領域にリング状の凹部を有するトレンチを
形成する工程と、リング状の凹部の内側に位置する凸部
に第2導電型の不純物をドープする工程と、トレンチに
導電体を堆積する工程とを少なくとも有する半導体装置
の製造方法であることである。
体基板上に形成された第2導電型のウェル領域と、半導
体基板とウェル領域の境界領域に形成された第2導電型
の埋込層と、ウェル領域の表面に形成された第1導電型
のベース領域と、ベース領域内に形成された第2導電型
のソース領域と、ベース領域が形成された領域以外のウ
ェル領域の表面から埋込層に向けて形成されたリング状
の導電体材料からなるトレンチシンカーと、トレンチシ
ンカーの内部に位置する第2導電型の半導体領域からな
る拡散層シンカーとを少なくとも有する半導体装置であ
って、ウェル領域にリング状の凹部を有するトレンチを
形成する工程と、リング状の凹部の内側に位置する凸部
に第2導電型の不純物をドープする工程と、トレンチに
導電体を堆積する工程とを少なくとも有する半導体装置
の製造方法であることである。
【0015】本発明の第2の特徴によれば、リング状の
凹部によりその内側の凸部への不純物ドープ時の横方向
拡散が制限されるので、埋込層に対する電極取り出し領
域(シンカー)を狭い領域に形成することができる。し
たがって、半導体装置の全体のセル密度を上げることが
できる。言い換えれば、主動作に寄与しない面積の占有
率を相対的に下げることができるので、トランジスタの
有効面積当たりのオン抵抗を低下させることができる。
凹部によりその内側の凸部への不純物ドープ時の横方向
拡散が制限されるので、埋込層に対する電極取り出し領
域(シンカー)を狭い領域に形成することができる。し
たがって、半導体装置の全体のセル密度を上げることが
できる。言い換えれば、主動作に寄与しない面積の占有
率を相対的に下げることができるので、トランジスタの
有効面積当たりのオン抵抗を低下させることができる。
【0016】本発明の第2の特徴において、凸部に不純
物をドープする工程の前に、トレンチにシリコン酸化膜
等の絶縁体を充填し、不純物をドープする工程の後に取
り除いてもよい。この時、凸部にドープされた不純物の
横方向プロファイルに変化が生じるが、後の工程でトレ
ンチ内に不純物がドープされたポリシリコンまたはポリ
サイド、あるいはシリサイドなどの低抵抗材料を充填す
れば不純物がこれらの低抵抗材料から染出してくるため
電気的特性に影響はない。
物をドープする工程の前に、トレンチにシリコン酸化膜
等の絶縁体を充填し、不純物をドープする工程の後に取
り除いてもよい。この時、凸部にドープされた不純物の
横方向プロファイルに変化が生じるが、後の工程でトレ
ンチ内に不純物がドープされたポリシリコンまたはポリ
サイド、あるいはシリサイドなどの低抵抗材料を充填す
れば不純物がこれらの低抵抗材料から染出してくるため
電気的特性に影響はない。
【0017】また、凸部に第2導電型の不純物をドープ
する工程の前に、あらかじめこれらの不純物がドープさ
れたポリシリコンまたはポリサイド、シリサイド、ある
いは高融点金属などの低抵抗材料をトレンチに充填して
もよい。
する工程の前に、あらかじめこれらの不純物がドープさ
れたポリシリコンまたはポリサイド、シリサイド、ある
いは高融点金属などの低抵抗材料をトレンチに充填して
もよい。
【0018】
【発明の効果】以上説明したように、本発明によれば、
素子の微細化を達成するとともに、オン抵抗の小さい素
子を提供することができる。
素子の微細化を達成するとともに、オン抵抗の小さい素
子を提供することができる。
【0019】
【発明の実施の形態】以下の第1および第2の実施の形
態において本発明に係わる半導体装置およびその製造方
法について図面を用いて詳細に説明する。
態において本発明に係わる半導体装置およびその製造方
法について図面を用いて詳細に説明する。
【0020】(第1の実施の形態)図1は本発明の第1
の実施の形態に係わる半導体装置の平面図である。図2
(a)は図1のA−A方向に沿った断面図で、図2
(b)は図1のB−B方向に沿った断面図である。図2
(a)、(b)に示すように、本発明の第1の実施の形
態に係わる半導体装置は、第1導電型の半導体基板(p
型基板)1上に形成された第2導電型のウェル領域(n
型ドレイン領域)4と、p型基板1とn型ドレイン領域
4の境界領域に形成された第2導電型の埋込層(n+ 型
埋込層)2と、n型ドレイン領域4の表面に形成された
第1導電型のベース領域(p型ベース領域)5と、p型
ベース領域5表面に形成された第2導電型のソース領域
(n+ 型ソース領域)6と、p型ベース領域5が形成さ
れた領域以外のn型ドレイン領域4の表面からn+ 型埋
込層2に向けて形成されたリング状の導電体材料からな
るトレンチシンカー16と、トレンチシンカー16の内
部に位置する第2導電型の半導体領域からなる拡散層シ
ンカー17とを少なくとも有する。n型ドレイン領域4
はドリフト領域として機能する。またn型ドレイン領域
4は、p型基板1上に形成されたp型エピタキシャル層
3の所定領域に形成されている。
の実施の形態に係わる半導体装置の平面図である。図2
(a)は図1のA−A方向に沿った断面図で、図2
(b)は図1のB−B方向に沿った断面図である。図2
(a)、(b)に示すように、本発明の第1の実施の形
態に係わる半導体装置は、第1導電型の半導体基板(p
型基板)1上に形成された第2導電型のウェル領域(n
型ドレイン領域)4と、p型基板1とn型ドレイン領域
4の境界領域に形成された第2導電型の埋込層(n+ 型
埋込層)2と、n型ドレイン領域4の表面に形成された
第1導電型のベース領域(p型ベース領域)5と、p型
ベース領域5表面に形成された第2導電型のソース領域
(n+ 型ソース領域)6と、p型ベース領域5が形成さ
れた領域以外のn型ドレイン領域4の表面からn+ 型埋
込層2に向けて形成されたリング状の導電体材料からな
るトレンチシンカー16と、トレンチシンカー16の内
部に位置する第2導電型の半導体領域からなる拡散層シ
ンカー17とを少なくとも有する。n型ドレイン領域4
はドリフト領域として機能する。またn型ドレイン領域
4は、p型基板1上に形成されたp型エピタキシャル層
3の所定領域に形成されている。
【0021】なお、図2(a)の断面図にはp型ベース
領域5、n+ 型ソース領域6は現れていないが、図2
(b)の断面図には現れている。一方、図2(b)には
拡散層シンカー17は現れていないが、図2(a)には
現れている。
領域5、n+ 型ソース領域6は現れていないが、図2
(b)の断面図には現れている。一方、図2(b)には
拡散層シンカー17は現れていないが、図2(a)には
現れている。
【0022】トレンチシンカー16を構成する低抵抗材
料はn型不純物が添加されたポリシリコン、タングステ
ン(W)、モリブデン(Mo)、チタン(Ti)等の高
融点金属、この高融点金属のシリサイド(WSi2 、M
oSi2 、TiSi2 )、もしくはポリシリコンとシリ
サイドとの複合膜からなるポリサイドなどからなり、図
9(b)のn+ 型ドレイン取り出し領域57に比べ、比
抵抗が低いものである。
料はn型不純物が添加されたポリシリコン、タングステ
ン(W)、モリブデン(Mo)、チタン(Ti)等の高
融点金属、この高融点金属のシリサイド(WSi2 、M
oSi2 、TiSi2 )、もしくはポリシリコンとシリ
サイドとの複合膜からなるポリサイドなどからなり、図
9(b)のn+ 型ドレイン取り出し領域57に比べ、比
抵抗が低いものである。
【0023】また図2(b)に示すように、p型ベース
領域5の上には、ゲート絶縁膜9を介してゲート電極1
0が形成されている。また、拡散層シンカー17および
トレンチシンカー16の上には高濃度のn型不純物が添
加されたn+ 型ドレインコンタクト領域8が形成されて
いる。さらにn型ドレイン領域4の上に第1層間絶縁膜
11が形成されている。第1層間絶縁膜11の上には、
ソース電極12と第1ドレイン電極13が形成されてい
る。第1層間絶縁膜11にはコンタクトホールが形成さ
れている。このコンタクトホールを介してn+ 型ドレイ
ンコンタクト領域8と第1ドレイン電極13が接続され
ており、またn+ 型ソース領域6とソース電極12が接
続されている。その上に、第2層間絶縁膜14が形成さ
れ、さらにその上に第2ドレイン電極15が形成されて
いる。
領域5の上には、ゲート絶縁膜9を介してゲート電極1
0が形成されている。また、拡散層シンカー17および
トレンチシンカー16の上には高濃度のn型不純物が添
加されたn+ 型ドレインコンタクト領域8が形成されて
いる。さらにn型ドレイン領域4の上に第1層間絶縁膜
11が形成されている。第1層間絶縁膜11の上には、
ソース電極12と第1ドレイン電極13が形成されてい
る。第1層間絶縁膜11にはコンタクトホールが形成さ
れている。このコンタクトホールを介してn+ 型ドレイ
ンコンタクト領域8と第1ドレイン電極13が接続され
ており、またn+ 型ソース領域6とソース電極12が接
続されている。その上に、第2層間絶縁膜14が形成さ
れ、さらにその上に第2ドレイン電極15が形成されて
いる。
【0024】図1は本発明の第1の実施の形態に係わる
半導体装置の平面図である。図1に示すように、正方形
メッシュ状(マトリックス状)に所定のピッチでソース
セル領域20が配列されている。このソースセル領域2
0の4行4列の中心の2行2列部分は1個のドレインセ
ル領域19が配置されている。したがって、1つのドレ
インセル領域19の周りを1列のソースセル領域20が
取り巻く形状となる。このパターン配置を基本として、
繰り返してソースセル領域20とドレインセル領域19
が配置され、2つのドレインセル領域19の間には2列
のソースセル領域20が存在する形状となる。
半導体装置の平面図である。図1に示すように、正方形
メッシュ状(マトリックス状)に所定のピッチでソース
セル領域20が配列されている。このソースセル領域2
0の4行4列の中心の2行2列部分は1個のドレインセ
ル領域19が配置されている。したがって、1つのドレ
インセル領域19の周りを1列のソースセル領域20が
取り巻く形状となる。このパターン配置を基本として、
繰り返してソースセル領域20とドレインセル領域19
が配置され、2つのドレインセル領域19の間には2列
のソースセル領域20が存在する形状となる。
【0025】なお、セル領域とは全面に形成されたゲー
ト電極10に開けたソースセル領域20用およびドレイ
ンセル領域19用の開口部に対応する領域である。ただ
し、実際上の開口部はソース電極12およびドレイン電
極13とゲート電極10との接触を避けるために設けた
第1層間絶縁膜11の開口部となる。この実際上の開口
部はゲート電極10に設けた開口部よりもやや狭い。拡
散層シンカー17は図1に示すように四角形の平面形状
をなしており、トレンチシンカー16は拡散層シンカー
17の周りを囲むようにして形成されている。
ト電極10に開けたソースセル領域20用およびドレイ
ンセル領域19用の開口部に対応する領域である。ただ
し、実際上の開口部はソース電極12およびドレイン電
極13とゲート電極10との接触を避けるために設けた
第1層間絶縁膜11の開口部となる。この実際上の開口
部はゲート電極10に設けた開口部よりもやや狭い。拡
散層シンカー17は図1に示すように四角形の平面形状
をなしており、トレンチシンカー16は拡散層シンカー
17の周りを囲むようにして形成されている。
【0026】次に、以上説明してきた半導体装置の動作
について説明する。
について説明する。
【0027】第2ドレイン電極15とソース電極12と
の間に電圧が印加された状態でゲート電極10にゲート
閾値電圧以上の電圧が印加されると、ゲート電極10直
下のp型ベース領域5の表面がn型に反転しチャンネル
が形成される。チャンネルが形成される領域の内、ドレ
インセル領域19とソースセル領域20に挟まれた領域
では、n+ 型ドレインコンタクト領域8から電流23が
n型ドレイン領域4内に広がり、チャンネルを経由して
n+ 型ソース領域6に流れる。一方、ドレインセル領域
19とソースセル領域20に挟まれていない領域(ソー
スセル領域同士が隣接している領域)では、電流24は
n+ 型ドレインコンタクト領域8からトレンチシンカー
16または拡散層シンカー17を縦方向に流れ、引き続
きn+ 型埋込層2を横方向に流れ、さらにn型ドレイン
領域4を縦方向に流れてp型ベース領域5に形成された
チャンネルを経由してn+ 型ソース領域6に流れる。
の間に電圧が印加された状態でゲート電極10にゲート
閾値電圧以上の電圧が印加されると、ゲート電極10直
下のp型ベース領域5の表面がn型に反転しチャンネル
が形成される。チャンネルが形成される領域の内、ドレ
インセル領域19とソースセル領域20に挟まれた領域
では、n+ 型ドレインコンタクト領域8から電流23が
n型ドレイン領域4内に広がり、チャンネルを経由して
n+ 型ソース領域6に流れる。一方、ドレインセル領域
19とソースセル領域20に挟まれていない領域(ソー
スセル領域同士が隣接している領域)では、電流24は
n+ 型ドレインコンタクト領域8からトレンチシンカー
16または拡散層シンカー17を縦方向に流れ、引き続
きn+ 型埋込層2を横方向に流れ、さらにn型ドレイン
領域4を縦方向に流れてp型ベース領域5に形成された
チャンネルを経由してn+ 型ソース領域6に流れる。
【0028】以下、本実施の形態に係わる半導体装置の
製造方法について、図3および図4を参照して説明す
る。
製造方法について、図3および図4を参照して説明す
る。
【0029】(イ)図3(a)に示すように、p型基板
1の表面にn型不純物をイオン注入法または熱拡散法に
より導入し、n+ 型埋込層2を形成する。その後、n+
型埋込層2の上部にp型の不純物をドーピングしながら
p型エピタキシャル層3を気相成長法により形成する。
気相成長中にn+ 型埋込層2からのオートドープおよび
外方拡散により、図3(a)に示すようにp型半導体層
(エピタキシャル層)3中にn+ 型埋込層2が侵入す
る。
1の表面にn型不純物をイオン注入法または熱拡散法に
より導入し、n+ 型埋込層2を形成する。その後、n+
型埋込層2の上部にp型の不純物をドーピングしながら
p型エピタキシャル層3を気相成長法により形成する。
気相成長中にn+ 型埋込層2からのオートドープおよび
外方拡散により、図3(a)に示すようにp型半導体層
(エピタキシャル層)3中にn+ 型埋込層2が侵入す
る。
【0030】(ロ)次に、トレンチシンカー16が形成
される領域に窓を有する所定のマスクを形成する。そし
て図3(b)に示すように、このマスクを用いて反応性
イオンエッチング(RIE)法などの異方性のエッチン
グを行い、p型エピタキシャル層3内に少なくともリン
グ状の凹部を有するトレンチ18を形成する。そして、
フォトレジストや酸化膜等をマスクとして用いてn型ド
レイン領域4となる領域および拡散層シンカー17とな
る領域に、31P+ もしくは75As+ 等のn型不純物イオ
ンを例えば、加速エネルギー80keV〜150ke
V、ドーズ量1×1013cm-2乃至5×1014cm-2で
イオン注入する。さらにフォトレジストや酸化膜等をマ
スクとして用いて、拡散層シンカー17となる領域に、
31P+ もしくは75As+ 等のn型不純物イオンを例え
ば、加速エネルギー80keV〜150keV、ドーズ
量3×1015cm-2〜5×1016cm-2で選択的にイオ
ン注入する。そしてn型ドレイン領域4および拡散層シ
ンカー17がn+ 型埋込層2に到達するように長時間の
熱処理を実施する。
される領域に窓を有する所定のマスクを形成する。そし
て図3(b)に示すように、このマスクを用いて反応性
イオンエッチング(RIE)法などの異方性のエッチン
グを行い、p型エピタキシャル層3内に少なくともリン
グ状の凹部を有するトレンチ18を形成する。そして、
フォトレジストや酸化膜等をマスクとして用いてn型ド
レイン領域4となる領域および拡散層シンカー17とな
る領域に、31P+ もしくは75As+ 等のn型不純物イオ
ンを例えば、加速エネルギー80keV〜150ke
V、ドーズ量1×1013cm-2乃至5×1014cm-2で
イオン注入する。さらにフォトレジストや酸化膜等をマ
スクとして用いて、拡散層シンカー17となる領域に、
31P+ もしくは75As+ 等のn型不純物イオンを例え
ば、加速エネルギー80keV〜150keV、ドーズ
量3×1015cm-2〜5×1016cm-2で選択的にイオ
ン注入する。そしてn型ドレイン領域4および拡散層シ
ンカー17がn+ 型埋込層2に到達するように長時間の
熱処理を実施する。
【0031】(ハ)図4(c)に示すように、CVD法
によりn型不純物をドープしたポリシリコンなどの低抵
抗材料をトレンチ18に堆積せさるとともにn+型ドレ
イン領域4表面に余分に堆積したポリシリコンをエッチ
ングバックして、トレンチ18に低抵抗材料を充填し、
トレンチシンカー16を形成する。
によりn型不純物をドープしたポリシリコンなどの低抵
抗材料をトレンチ18に堆積せさるとともにn+型ドレ
イン領域4表面に余分に堆積したポリシリコンをエッチ
ングバックして、トレンチ18に低抵抗材料を充填し、
トレンチシンカー16を形成する。
【0032】(ニ)所定のマスクを用いてn+型ドレイ
ン領域4の一部、すなわちp型ベース領域5となる領域
に11B+ などのp型不純物イオンを例えば、加速エネル
ギー50keV〜100keV、ドーズ量5×1013〜
1×1015cm-2でイオン注入し、その後、所定のp型
ベース領域5の深さとなるように熱処理をする。さら
に、p型ベース領域5形成に用いたマスクを除去し、新
たなn+型ソース領域6形成用マスクをフォトリソグラ
フィー技術で形成する。そして、31P+ もしくは75As
+ 等のn型不純物イオンを、例えば加速エネルギー35
keV〜80keV、ドーズ量1×1015〜2×1016
cm-2でイオン注入し、熱処理により活性化し、図4
(d)に示すようにn+型ソース領域6を形成する。こ
のときの熱処理により、拡散層シンカー17内のn型高
濃度不純物のごく狭い範囲への染み出しがあり、トレン
チシンカー16と拡散層シンカー17との界面、もしく
はトレンチシンカー16とn型ドレイン領域4との界面
で、n型不純物プロファイルの変化が補償される。ま
た、トレンチシンカー16とn型ドレイン領域4との界
面でのオーミック接続もこの工程で実現される。
ン領域4の一部、すなわちp型ベース領域5となる領域
に11B+ などのp型不純物イオンを例えば、加速エネル
ギー50keV〜100keV、ドーズ量5×1013〜
1×1015cm-2でイオン注入し、その後、所定のp型
ベース領域5の深さとなるように熱処理をする。さら
に、p型ベース領域5形成に用いたマスクを除去し、新
たなn+型ソース領域6形成用マスクをフォトリソグラ
フィー技術で形成する。そして、31P+ もしくは75As
+ 等のn型不純物イオンを、例えば加速エネルギー35
keV〜80keV、ドーズ量1×1015〜2×1016
cm-2でイオン注入し、熱処理により活性化し、図4
(d)に示すようにn+型ソース領域6を形成する。こ
のときの熱処理により、拡散層シンカー17内のn型高
濃度不純物のごく狭い範囲への染み出しがあり、トレン
チシンカー16と拡散層シンカー17との界面、もしく
はトレンチシンカー16とn型ドレイン領域4との界面
で、n型不純物プロファイルの変化が補償される。ま
た、トレンチシンカー16とn型ドレイン領域4との界
面でのオーミック接続もこの工程で実現される。
【0033】(ホ)次にn+型ドレインコンタクト領域
8に窓を有するマスクをフォトリソグラフィ技術により
作成する。このマスクを用いて31P+ もしくは75As+
等のn型不純物イオンをイオン注入し、熱処理により活
性化してn+型ドレインコンタクト領域8を形成する。
そして乾燥酸素雰囲気中での熱処理によりゲート絶縁膜
9をウェハー前面に堆積し、さらにCVD法によりポリ
シリコン膜(ゲート電極)10を堆積する。そして所定
のマスクを用いてゲート酸化膜9およびゲート電極10
をRIE法によりパターンニングする。
8に窓を有するマスクをフォトリソグラフィ技術により
作成する。このマスクを用いて31P+ もしくは75As+
等のn型不純物イオンをイオン注入し、熱処理により活
性化してn+型ドレインコンタクト領域8を形成する。
そして乾燥酸素雰囲気中での熱処理によりゲート絶縁膜
9をウェハー前面に堆積し、さらにCVD法によりポリ
シリコン膜(ゲート電極)10を堆積する。そして所定
のマスクを用いてゲート酸化膜9およびゲート電極10
をRIE法によりパターンニングする。
【0034】(へ)次にCVD法により第1層間絶縁膜
をウェハー前面に堆積し、n型ドレイン領域4上の形成
される第1層間絶縁膜11をパターンニングする。この
とき、n+型ドレインコンタクト領域8およびn+型ソー
ス領域6上に配線取り出し口を形成する。そしてアルミ
膜をスパッタ法等を用いて堆積し、RIE法によりソー
ス電極12および第1ドレイン電極をパターンニングす
る。
をウェハー前面に堆積し、n型ドレイン領域4上の形成
される第1層間絶縁膜11をパターンニングする。この
とき、n+型ドレインコンタクト領域8およびn+型ソー
ス領域6上に配線取り出し口を形成する。そしてアルミ
膜をスパッタ法等を用いて堆積し、RIE法によりソー
ス電極12および第1ドレイン電極をパターンニングす
る。
【0035】(ト)次にCVD法により第2層間絶縁膜
14を前面に形成し、RIE法により第1ドレイン電極
上に配線取り出し口を形成する。そしてアルミ膜をスパ
ッタ法などを用いて堆積し、RIE法により第2ドレイ
ン電極をパターンニングする。以上の工程を経て、図2
(a)、(b)に示す半導体装置が完成する。
14を前面に形成し、RIE法により第1ドレイン電極
上に配線取り出し口を形成する。そしてアルミ膜をスパ
ッタ法などを用いて堆積し、RIE法により第2ドレイ
ン電極をパターンニングする。以上の工程を経て、図2
(a)、(b)に示す半導体装置が完成する。
【0036】なお、本実施形態では、(ロ)の工程でト
レンチ18を形成した後、トレンチ18内にはなにも充
填しないでn型ドレイン領域4および拡散層シンカー1
7を形成しているが、トレンチ18を形成した後シリコ
ン酸化膜等を充填し、n型ドレイン領域4および拡散層
シンカー17を形成した後でエッチングで取り除くよう
にしても構わない。
レンチ18を形成した後、トレンチ18内にはなにも充
填しないでn型ドレイン領域4および拡散層シンカー1
7を形成しているが、トレンチ18を形成した後シリコ
ン酸化膜等を充填し、n型ドレイン領域4および拡散層
シンカー17を形成した後でエッチングで取り除くよう
にしても構わない。
【0037】また、(ロ)の工程で不純物を導入すると
き、トレンチ18内になにも充填されていない場合、不
純物はトレンチ18の側壁から導入されることもある。
この場合、n型ドレイン領域4および拡散層シンカー1
7で熱処理時間が異なっていても構わない。ここで、拡
散層シンカー17については横方向拡散がトレンチ18
によりブロックされるため、拡散層シンカー17に注入
されたn型高濃度不純物が熱処理時に横方向に広がるこ
とはない。またトレンチ18内にシリコン酸化膜等の充
填物がある場合には拡散層シンカー17との界面のごく
狭い領域では偏析現象により、拡散層シンカー17の横
方向濃度プロファイルに変化が表れるが、後の工程でn
型不純物をドープしたポリシリコンなどの低抵抗材料か
らn型高濃度不純物が染み出してくるため電気的特性へ
の悪影響はない。この染み出しは、拡散層シンカー17
のさらなる低抵抗化にも寄与する。
き、トレンチ18内になにも充填されていない場合、不
純物はトレンチ18の側壁から導入されることもある。
この場合、n型ドレイン領域4および拡散層シンカー1
7で熱処理時間が異なっていても構わない。ここで、拡
散層シンカー17については横方向拡散がトレンチ18
によりブロックされるため、拡散層シンカー17に注入
されたn型高濃度不純物が熱処理時に横方向に広がるこ
とはない。またトレンチ18内にシリコン酸化膜等の充
填物がある場合には拡散層シンカー17との界面のごく
狭い領域では偏析現象により、拡散層シンカー17の横
方向濃度プロファイルに変化が表れるが、後の工程でn
型不純物をドープしたポリシリコンなどの低抵抗材料か
らn型高濃度不純物が染み出してくるため電気的特性へ
の悪影響はない。この染み出しは、拡散層シンカー17
のさらなる低抵抗化にも寄与する。
【0038】さらに、(ハ)の工程でn型不純物をドー
プしたポリシリコン等をトレンチ18に充填したが、
(ロ)の工程で拡散層シンカー17を形成する前に充填
してもよい。その場合、(ニ)の工程の熱処理によりポ
リシリコンからp型シリコン基板1への不純物が比較的
広く拡散する。
プしたポリシリコン等をトレンチ18に充填したが、
(ロ)の工程で拡散層シンカー17を形成する前に充填
してもよい。その場合、(ニ)の工程の熱処理によりポ
リシリコンからp型シリコン基板1への不純物が比較的
広く拡散する。
【0039】さらに、(ニ)の工程にはp型ベース領域
5の熱処理も含めたが、p型ベース領域5の熱処理が比
較的長い場合にはp型ベース領域5の熱処理実施後にト
レンチシンカー16を形成すればよい。その場合、n+
型ソース領域6の活性化のための熱処理が、不純物補償
の役割を果たす。
5の熱処理も含めたが、p型ベース領域5の熱処理が比
較的長い場合にはp型ベース領域5の熱処理実施後にト
レンチシンカー16を形成すればよい。その場合、n+
型ソース領域6の活性化のための熱処理が、不純物補償
の役割を果たす。
【0040】以上説明したように、まずトレンチ18を
形成後、長時間の熱処理で拡散層シンカー17を形成す
ることにより、ドレインシンカー部の横方法の拡散を抑
えながら、所望の面積のドレインシンカー部を得ること
ができる。ここで、「ドレインシンカー部」とは、トレ
ンチシンカー16と拡散層シンカー17を合わせたもの
をいう。
形成後、長時間の熱処理で拡散層シンカー17を形成す
ることにより、ドレインシンカー部の横方法の拡散を抑
えながら、所望の面積のドレインシンカー部を得ること
ができる。ここで、「ドレインシンカー部」とは、トレ
ンチシンカー16と拡散層シンカー17を合わせたもの
をいう。
【0041】また、ドレインシンカー部が、低抵抗なト
レンチシンカー16と拡散層シンカー17により形成さ
れているため、拡散によりドレインシンカー部を形成す
る場合と比較して、ドレインシンカー部のn型不純物は
横方向に広がらず、ドレインセル−ソースセル間距離を
p型ベース領域5とトレンチシンカー16の間の距離で
決められるので、全体のセル密度を上げられる。そのた
め、トランジスタの有効面積で規格化したオン抵抗が低
減できる。
レンチシンカー16と拡散層シンカー17により形成さ
れているため、拡散によりドレインシンカー部を形成す
る場合と比較して、ドレインシンカー部のn型不純物は
横方向に広がらず、ドレインセル−ソースセル間距離を
p型ベース領域5とトレンチシンカー16の間の距離で
決められるので、全体のセル密度を上げられる。そのた
め、トランジスタの有効面積で規格化したオン抵抗が低
減できる。
【0042】さらに、ドレインシンカー部の面積とトラ
ンジスタの有効面積で規格化したオン抵抗の関係におい
て、図5に計算結果の1例を示すように、ある最適なド
レインシンカー部の面積がある。ドレインシンカー部の
面積が小さすぎると、ドレインシンカー部の材質自体が
低抵抗であっても、電流通路が狭いためにかえって全体
のオン抵抗が高くなってしまう。このように、ドレイン
シンカー部が低抵抗なトレンチシンカー16と拡散層シ
ンカー17により形成されているので、トレンチシンカ
ー16についてはそのトレンチ幅が1〜2μmと制限
(通常の工程でポリシリコンで埋め戻すことのできる
幅)されるが、中心部の拡散層シンカー17の面積が自
由に設計できるため、最終的にドレインシンカー部の面
積は自由に設計される。そのため、トランジスタ全体の
セル密度を上げると同時に図5に示したような最適なド
レインシンカーの面積を実現でき、オン抵抗を理想的な
値まで低減することができる。
ンジスタの有効面積で規格化したオン抵抗の関係におい
て、図5に計算結果の1例を示すように、ある最適なド
レインシンカー部の面積がある。ドレインシンカー部の
面積が小さすぎると、ドレインシンカー部の材質自体が
低抵抗であっても、電流通路が狭いためにかえって全体
のオン抵抗が高くなってしまう。このように、ドレイン
シンカー部が低抵抗なトレンチシンカー16と拡散層シ
ンカー17により形成されているので、トレンチシンカ
ー16についてはそのトレンチ幅が1〜2μmと制限
(通常の工程でポリシリコンで埋め戻すことのできる
幅)されるが、中心部の拡散層シンカー17の面積が自
由に設計できるため、最終的にドレインシンカー部の面
積は自由に設計される。そのため、トランジスタ全体の
セル密度を上げると同時に図5に示したような最適なド
レインシンカーの面積を実現でき、オン抵抗を理想的な
値まで低減することができる。
【0043】以上、第1の実施の形態はパワーMOSF
ETとして従来例と比較しやすいラテラルDMOS(L
DMOS)を示したが、同じくラテラルでゲート構造を
U溝に形成したUMOSFETであっても、同様な効果
があることはいうまでもない。また、基板構造をn+ 型
埋込層2のパターンニングを必要とするエピ基板で考え
たが、n+ 型埋込層2を有するSOI基板を用いて、横
方向の素子分離にトレンチによる絶縁分離を用いた場合
にも同様な効果があるのは明らかである。また、ここで
はトレンチの深さがn+ 型埋込層2に達しているが、到
達しないでp型エピタキシャル層3の途中まで掘られた
場合でも同様な効果がある。また、n+型ドレインコン
タクト領域8の導電型をp型に変えることで、ラテラル
型のIGBTが実現できるが、その場合でも、同様な効
果があるのはいうまでもない。
ETとして従来例と比較しやすいラテラルDMOS(L
DMOS)を示したが、同じくラテラルでゲート構造を
U溝に形成したUMOSFETであっても、同様な効果
があることはいうまでもない。また、基板構造をn+ 型
埋込層2のパターンニングを必要とするエピ基板で考え
たが、n+ 型埋込層2を有するSOI基板を用いて、横
方向の素子分離にトレンチによる絶縁分離を用いた場合
にも同様な効果があるのは明らかである。また、ここで
はトレンチの深さがn+ 型埋込層2に達しているが、到
達しないでp型エピタキシャル層3の途中まで掘られた
場合でも同様な効果がある。また、n+型ドレインコン
タクト領域8の導電型をp型に変えることで、ラテラル
型のIGBTが実現できるが、その場合でも、同様な効
果があるのはいうまでもない。
【0044】(第2の実施の形態)第2の実施の形態に
おいては、ドレインシンカー部の平面構造について説明
する。図6(a)、(b)は本発明の第2の実施の形態
に係わるドレインシンカー部の平面構造を示す図であ
る。図6(a)に示したものは、第1の拡散層シンカー
22aの周りにリング状の第1のトレンチシンカー21
aが形成されていることに加えて、第1の拡散層シンカ
ー22aの内側においても小面積の第2のトレンチシン
カー21bが形成されている。図5に示したようなドレ
インシンカー部の面積の最適値が第1の実施の形態の場
合より大きい場合の低抵抗化に効果がある。
おいては、ドレインシンカー部の平面構造について説明
する。図6(a)、(b)は本発明の第2の実施の形態
に係わるドレインシンカー部の平面構造を示す図であ
る。図6(a)に示したものは、第1の拡散層シンカー
22aの周りにリング状の第1のトレンチシンカー21
aが形成されていることに加えて、第1の拡散層シンカ
ー22aの内側においても小面積の第2のトレンチシン
カー21bが形成されている。図5に示したようなドレ
インシンカー部の面積の最適値が第1の実施の形態の場
合より大きい場合の低抵抗化に効果がある。
【0045】具体的にはドレインシンカー部の1辺が、
(トレンチの埋め戻し可能な最大加工寸法×3)+(最
小トレンチ間隔×2)以上で最適値を取る場合には、第
1の拡散層シンカー22aの中心部に第2のトレンチシ
ンカー21bを配置してできるだけ低抵抗化することが
効果的である。なぜなら、トレンチシンカーが数mΩc
m、拡散層シンカーが数十mΩcmの抵抗値を有し、拡
散層シンカーよりもトレンチシンカーの方が抵抗値が低
いからである。
(トレンチの埋め戻し可能な最大加工寸法×3)+(最
小トレンチ間隔×2)以上で最適値を取る場合には、第
1の拡散層シンカー22aの中心部に第2のトレンチシ
ンカー21bを配置してできるだけ低抵抗化することが
効果的である。なぜなら、トレンチシンカーが数mΩc
m、拡散層シンカーが数十mΩcmの抵抗値を有し、拡
散層シンカーよりもトレンチシンカーの方が抵抗値が低
いからである。
【0046】また、ドレインシンカー部の1辺が、(ト
レンチの埋め戻し可能な最大加工寸法×4)+(最小ト
レンチ間隔×3)以上でドレインシンカー部の面積が最
適値を取る場合には、図6(b)に示すように第1のト
レンチシンカー21cおよび第2のトレンチシンカー2
1dを形成し、第2のトレンチシンカー21d内に第2
の拡散層シンカー22c形成することがドレインシンカ
ー部の低抵抗化に有効である。このように、最適なドレ
インシンカー部の面積が大きくなった場合には、多重の
トレンチシンカー21c、21dを用いることで、理想
的な低オン抵抗化を計ることができる。
レンチの埋め戻し可能な最大加工寸法×4)+(最小ト
レンチ間隔×3)以上でドレインシンカー部の面積が最
適値を取る場合には、図6(b)に示すように第1のト
レンチシンカー21cおよび第2のトレンチシンカー2
1dを形成し、第2のトレンチシンカー21d内に第2
の拡散層シンカー22c形成することがドレインシンカ
ー部の低抵抗化に有効である。このように、最適なドレ
インシンカー部の面積が大きくなった場合には、多重の
トレンチシンカー21c、21dを用いることで、理想
的な低オン抵抗化を計ることができる。
【0047】次に、発明者が行った低オン抵抗化の計算
結果を図7および図8に示す。図7はドレインシンカー
部の比抵抗を変化させた場合のチップ有効面積全体のオ
ン抵抗Rspの低減を計算したものである。ゲート構造は
UMOS構造を採用し、基本的なセルレイアウトは図1
に示したものと同じである。図7において点Aで示した
値が、図9に示した従来例によるドレイン取り出し領域
57を用いた場合のオン抵抗Rspである。本発明の係わ
るドレインシンカー部を用いた場合では、トレンチシン
カー(8μm角程度)16自体の比抵抗が削減されるた
め、点Bで示した値までオン抵抗Rspが減少する。つま
り、オン抵抗Rspが20%程度削減されることが分か
る。
結果を図7および図8に示す。図7はドレインシンカー
部の比抵抗を変化させた場合のチップ有効面積全体のオ
ン抵抗Rspの低減を計算したものである。ゲート構造は
UMOS構造を採用し、基本的なセルレイアウトは図1
に示したものと同じである。図7において点Aで示した
値が、図9に示した従来例によるドレイン取り出し領域
57を用いた場合のオン抵抗Rspである。本発明の係わ
るドレインシンカー部を用いた場合では、トレンチシン
カー(8μm角程度)16自体の比抵抗が削減されるた
め、点Bで示した値までオン抵抗Rspが減少する。つま
り、オン抵抗Rspが20%程度削減されることが分か
る。
【0048】また、図8はさらにセルレイアウト上のド
レインセル領域−ソースセル領域間距離を縮小した場合
のオン抵抗Rspの低減の効果を計算したもので、図8の
点Bの値に対してドレインセル領域−ソースセル領域間
距離を3μm程度縮小することで、点Cの値までオン抵
抗が低減(約10%)されることが分かる。なお、図8
における点Bは図7における点Bと同一条件である。し
たがって、図7に示す効果と図8に示す効果を合わせる
と、オン抵抗が30%程度低減されることが分かる。
レインセル領域−ソースセル領域間距離を縮小した場合
のオン抵抗Rspの低減の効果を計算したもので、図8の
点Bの値に対してドレインセル領域−ソースセル領域間
距離を3μm程度縮小することで、点Cの値までオン抵
抗が低減(約10%)されることが分かる。なお、図8
における点Bは図7における点Bと同一条件である。し
たがって、図7に示す効果と図8に示す効果を合わせる
と、オン抵抗が30%程度低減されることが分かる。
【図1】本発明の第1の実施の形態に係わる半導体装置
の平面図である。
の平面図である。
【図2】図2(a)は図1のA−A方向に沿った断面図
であり、図2(b)は図1のB−B方向に沿った断面図
である。
であり、図2(b)は図1のB−B方向に沿った断面図
である。
【図3】図1に示す半導体装置の製造工程を示す断面図
である(その1)。
である(その1)。
【図4】図1に示す半導体装置の製造工程を示す断面構
成図である(その2)。
成図である(その2)。
【図5】ドレインシンカーの面積とトランジスタの有効
面積で規格化したオン抵抗との関係を示す図である。
面積で規格化したオン抵抗との関係を示す図である。
【図6】本発明の第2の実施の形態に係わるドレインシ
ンカー部の平面形状を示す図である。
ンカー部の平面形状を示す図である。
【図7】ドレインシンカー部の比抵抗とトランジスタの
有効面積で規格化したオン抵抗との関係を示す図であ
る。
有効面積で規格化したオン抵抗との関係を示す図であ
る。
【図8】ドレインセル領域−ソースセル領域間の距離の
縮小量とトランジスタの有効面積で規格化したオン抵抗
との関係を示す図である。
縮小量とトランジスタの有効面積で規格化したオン抵抗
との関係を示す図である。
【図9】図9(a)は従来技術に係わる半導体装置の平
面図であり、図9(b)は図9(a)のC−C方向に沿
った断面図である。
面図であり、図9(b)は図9(a)のC−C方向に沿
った断面図である。
1、51 p型基板 2、52 n+ 型埋込層 3、53 p型エピタキシャル層 4、54 n型ドレイン領域 5、55 p型ベース領域 6、56 n+ 型ソース領域 8、58 n+ 型ドレイン領域 9、59 ゲート絶縁膜 10、60 ゲート電極 11、61 第1層間絶縁膜 12、62 ソース電極 13、63 第1ドレイン電極 14、64 第2層間絶縁膜 15、65 第2ドレイン電極 16、21a、21b、21c、21d トレンチシン
カー 17、22a、22b、22c 拡散層シンカー 18 トレンチ 19、69 ドレインセル領域 20、70 ソースセル領域
カー 17、22a、22b、22c 拡散層シンカー 18 トレンチ 19、69 ドレインセル領域 20、70 ソースセル領域
Claims (8)
- 【請求項1】 第1導電型の半導体基板上に形成された
第2導電型のウェル領域と、 前記半導体基板と前記ウェル領域の境界領域に形成され
た第2導電型の埋込層と、 前記ウェル領域の表面に形成された第1導電型のベース
領域と、 前記ベース領域内に形成された第2導電型のソース領域
と、 前記ベース領域が形成された領域以外の前記ウェル領域
の表面から前記埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、 前記トレンチシンカーの内部に位置する第2導電型の半
導体領域からなる拡散層シンカーと、 を少なくとも有することを特徴とする半導体装置。 - 【請求項2】 前記拡散層シンカー内にさらに他のトレ
ンチシンカーを有することを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記拡散層シンカーが前記トレンチシン
カーと相似形であることを特徴とする請求項2記載の半
導体装置。 - 【請求項4】 前記導電体材料が前記ウェル領域と同一
導電型の不純物をドープしたポリシリコン、ポリサイ
ド、シリサイド、あるいは高融点金属のいずれかである
ことを特徴とする請求項1乃至3いずれか1項記載の半
導体装置。 - 【請求項5】 第1導電型の半導体基板上に形成された
第2導電型のウェル領域と、 前記半導体基板と前記ウェル領域の境界領域に形成され
た第2導電型の埋込層と、 前記ウェル領域の表面に形成された第1導電型のベース
領域と、 前記ベース領域内に形成された第2導電型のソース領域
と、 前記ベース領域が形成された領域以外の前記ウェル領域
の表面から前記埋込層に向けて形成されたリング状の導
電体材料からなるトレンチシンカーと、 前記トレンチシンカーの内部に位置する第2導電型の半
導体領域からなる拡散層シンカーと、 を少なくとも有する半導体装置であって、 前記ウェル領域にリング状の凹部を有するトレンチを形
成する工程と、 前記リング状の凹部の内側に位置する凸部に第2導電型
の不純物をドープする工程と、 前記トレンチに導電体を堆積する工程と、 を少なくとも有することを特徴とする半導体装置の製造
方法。 - 【請求項6】 前記不純物をドープする工程の前に、前
記トレンチに絶縁体を埋め込む工程をさらに有し、前記
不純物をドープした後に、前記絶縁体を取り除く工程を
さらに有することを特徴とする請求項5記載の半導体装
置の製造方法。 - 【請求項7】 前記不純物をドープする工程の後に、前
記トレンチに導電体材料を埋め込む工程をさらに有する
ことを特徴とする請求項5または6記載の半導体装置の
製造方法。 - 【請求項8】 前記トレンチを形成する工程において前
記トレンチは前記リング状の凹部の内側の凸部内にさら
に他の凹部を有することを特徴とする請求項5記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31490498A JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31490498A JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000150867A true JP2000150867A (ja) | 2000-05-30 |
JP3303806B2 JP3303806B2 (ja) | 2002-07-22 |
Family
ID=18059049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31490498A Expired - Fee Related JP3303806B2 (ja) | 1998-11-05 | 1998-11-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3303806B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1446839A4 (en) * | 2001-10-30 | 2008-12-10 | Gen Semiconductor Inc | Trench DMOS Construction Element with Improved Drain Contact |
EP1883116B1 (en) * | 2006-07-26 | 2020-03-11 | Semiconductor Components Industries, LLC | Semiconductor device with high breakdown voltage and manufacturing method thereof |
-
1998
- 1998-11-05 JP JP31490498A patent/JP3303806B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1446839A4 (en) * | 2001-10-30 | 2008-12-10 | Gen Semiconductor Inc | Trench DMOS Construction Element with Improved Drain Contact |
EP1883116B1 (en) * | 2006-07-26 | 2020-03-11 | Semiconductor Components Industries, LLC | Semiconductor device with high breakdown voltage and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3303806B2 (ja) | 2002-07-22 |
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