CN108447869A - 存储结构及其制作方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 120
- 230000008520 organization Effects 0.000 title claims abstract description 58
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims abstract description 42
- 239000010409 thin film Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 241001465754 Metazoa Species 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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Abstract
本发明公开了一种存储结构及其制作方法，所述制作方法包括：提供一形成有沟槽的半导体结构；形成一多层薄膜层，所述多层薄膜层包括在所述半导体结构的顶部、所述沟槽的侧壁和底部的表面形成的第一介质层、覆盖所述第一介质层的电子储存层、以及覆盖所述电子储存层的第二介质层；刻蚀部分所述多层薄膜层，保留所述沟槽侧壁的多层薄膜层，并至少暴露出部分所述沟槽底部的所述电子储存层；去除所述沟槽底部的所述电子储存层。本发明通过去除所述沟槽底部的所述电子储存层，可以防止在所述沟槽底部的所述电子储存层中出现电子储存的现象，提高存储结构的性能。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种存储结构及其制作方法。
背景技术
随着半导体技术的不断发展，目前已经逐步从简单的平面结构过渡到较为复杂的三维结构，尤其是目前三维存储结构的技术研发已经成为国际上研发的一个主流。
目前在形成三维存储结构过程中，在形成相应的接触孔结构时，请参阅图1，为现有技术中，在形成的接触孔结构过程中的剖面示意图，该结构的形成方法包括：提供一基底10；在基底10上依次沉积氧化物层11、第一二氧化硅层121和第一氮化硅层122的交叠层12、硬掩膜层13；刻蚀部分所述硬掩膜层13、交叠层12、氧化层11和基底10，形成一开口；在所述开口的底部形成一硅外延层14，得到一形成有沟槽的半导体结构；在掩膜层13的上表面、在沟槽的侧壁和底部的表面形成一ONO(氧化硅15-氮化硅16-氧化硅17)结构和多晶硅层18；然后，通过各向异性的干法刻蚀，形成如图1所示结构。在上述结构中，如图中所示，很明显的可以看到，在沟槽的底部出现L型的氮化硅层16(如图中两个虚线圆圈所示)，由于氮化硅材质具有捕捉电子的特性，于是，通过现有的后续工艺形成的存储器结构，在图中虚线圆圈所示的位置很容易储存电子，影响整个器件的电性。
因此，有必要提出一种改进的存储结构及其制作方法，实现制作具有良好性能的半导体器件。
发明内容
本发明所要解决的技术问题是提供一种存储结构及其制作方法，能够很好的减少甚至消除现有技术中存在的不足，提高存储器的性能。
为解决上述技术问题，本发明提供的一种存储结构的制作方法，包括：
提供一形成有沟槽的半导体结构；
形成一多层薄膜层，所述多层薄膜层包括在所述半导体结构的顶部、所述沟槽的侧壁和底部的表面形成的第一介质层、覆盖所述第一介质层的电子储存层、以及覆盖所述电子储存层的第二介质层；
刻蚀部分所述多层薄膜层，保留所述沟槽侧壁的多层薄膜层，并至少暴露出部分所述沟槽底部的所述电子储存层；
去除所述沟槽底部的所述电子储存层。
优选的，在所述存储结构的制作方法中，在刻蚀部分所述多层薄膜层的步骤中，刻蚀所述沟槽底部的第二介质层，并贯穿所述电子储存层和第一介质层，以暴露出部分所述电子储存层。
优选的，在所述存储结构的制作方法中，所述电子储存层为氮化硅层。
优选的，在所述存储结构的制作方法中，通过湿法刻蚀去除所述沟槽底部的所述氮化硅层。
进一步的，在所述存储结构的制作方法中，在所述湿法刻蚀中采用磷酸作为所述氮化硅层的蚀刻液。
进一步的，在所述存储结构的制作方法中，形成有沟槽的半导体结构的步骤包括：提供一基底；在所述基底的上表面形成交叠层；部分刻蚀所述交叠层和基底，在所述交叠层和基底中形成一开口；采用选择性外延生长在所述开口的底部表面形成一硅外延层，以形成有沟槽的半导体结构。
可选的，在所述存储结构的制作方法中，所述交叠层包括自下至上依次沉积多层交错堆叠的隔离层和牺牲层。
可选的，在所述存储结构的制作方法中，所述隔离层的材料为氧化硅，所述牺牲层的材料为氮化硅。
进一步的，在所述存储结构的制作方法中，在形成所述开口之前，还包括在所述交叠层上形成一硬掩膜层。
可选的，在所述存储结构的制作方法中，去除所述沟槽底部的所述电子储存层时，还包括去除部分所述硬掩膜层。
进一步的，在所述存储结构的制作方法中，所述多层薄膜层还包括覆盖所述第二介质层的第一多晶硅层。
可选的，在所述存储结构的制作方法中，所述第一介质层和第二介质层均为二氧化硅层。
进一步的，在所述存储结构的制作方法中，通过干法刻蚀部分所述多层薄膜层。
可选的，在所述存储结构的制作方法中，去除所述沟槽底部的所述电子储存层之后，还包括：在所述沟槽的底部沉积第二多晶硅层，所述第二多晶硅层填充满去除的所述沟槽底部的所述电子储存层的位置；在所述第二多晶硅层上沉积第三介质层，所述第三介质层未填充满所述沟槽；再沉积第三多晶硅层，所述第三多晶硅层填充满所述沟槽并覆盖所述半导体结构的上表面。
与现有技术相比，本发明具有以下有益效果：
本发明通过去除所述沟槽底部的所述电子储存层，可以防止在所述沟槽底部的所述电子储存层中出现电子储存的现象，从而，减小存储结构的反向电压，提高存储结构的性能。
进一步的，本发明中所述电子储存层的材料为氮化硅，因为磷酸对氮化硅蚀刻具有良好的均匀性和较高的选择比，因此采用湿法刻蚀去除所述沟槽底部的所述氮化硅层，能够很好的实现刻蚀，形成良好的所需结构。
另外，在所述沟槽底部以多晶硅材料替代氮化硅材料，进一步减少甚至消除在所述沟槽底部出现电子储存的现象，提升存储结构的相应性能。
附图说明
图1为现有技术中存储结构的制作方法过程中的剖面结构示意图；
图2为本发明实施例中存储结构的制作方法的流程图；
图3至图12为本发明实施例中所述存储结构的制作方法中各步骤对应的结构示意图。
具体实施方式
下面将结合流程图和示意图对本发明的一种存储结构及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的结构和工艺，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，本发明提供一种存储结构的制作方法，如图2所示，所述存储结构的制作方法包括：
步骤S1：提供一形成有沟槽的半导体结构；
步骤S2：形成一多层薄膜层，所述多层薄膜层包括在所述半导体结构的顶部、所述沟槽的侧壁和底部的表面形成的第一介质层、覆盖所述第一介质层的电子储存层、以及覆盖所述电子储存层的第二介质层；
步骤S3：刻蚀部分所述多层薄膜层，保留所述沟槽侧壁的多层薄膜层，并至少暴露出部分所述沟槽底部的所述电子储存层；
步骤S4：去除所述沟槽底部的所述电子储存层。
相应的，根据本发明的另一面，本发明还提供一种存储结构，采用上述制作方法制成的存储结构。
本发明通过去除所述沟槽底部的所述电子储存层，可以防止在所述沟槽底部的所述电子储存层中出现电子储存的现象，从而，减小存储结构的反向电压，提高存储结构的性能。
以下例举存储结构及其制作方法的实施例，详细介绍本发明的一种存储结构及其制作方法的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参阅图2，其中示出了本发明实施例的所述存储结构的制作方法的流程图，图3至图12示出了本发明实施例的所述存储结构的制作方法中各个步骤对应的结构示意图，用于简要示出整个制造工艺的流程和形成的存储结构的示意图。
首先，如图2所示，执行步骤S1，提供一形成有沟槽的半导体结构。具体的，形成有沟槽的半导体结构的步骤包括：如图3所示，提供一基底20，所述基底20可以为Si衬底、Ge衬底、SiGe衬底、SiC衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在所述基底20的上表面形成交叠层22，所述交叠层22包括自下至上依次沉积多层交错堆叠的隔离层221和牺牲层222，所述交叠层22的底层和顶层均为所述隔离层221，优选的，在本实施例中，所述隔离层221的材料为氧化硅，所述氧化硅用金属栅的隔离，所述牺牲层222的材料为氮化硅，所述氮化硅作为假栅，将假栅去除，填充金属以形成金属栅。通常，在形成所述交叠层22之前，还会再所述基底20的上表面先沉积一氧化物层21，在所述交叠层22上沉积一硬掩膜层23，所述硬掩膜层23优选为氮化硅等氮化物层或氮氧化硅等氮氧化物层，所述硬掩膜层23便于后续光刻、刻蚀和平坦化等工艺；
继续，如图3所示，形成一开口a，所述开口a贯穿所述硬掩膜层23、交叠层22、氧化物层21至暴露所述基底20，所述开口a可以通过本领域普通技术人员公知的光刻和刻蚀工艺来实现，在此不做赘述；
接着，如图4所示，在暴露的所述基底20的上表面采用选择性外延生长技术形成一硅外延层24，所述硅外延层24形成在所述开口a的底部，位于所述交叠层22之下，通过上述制作过程形成具有一沟槽b的半导体结构。
然后，执行步骤S2，形成一多层薄膜层，所述多层薄膜层包括在所述半导体结构的顶部、所述沟槽的侧壁和底部的表面形成的第一介质层、覆盖所述第一介质层的电子储存层、以及覆盖所述电子储存层的第二介质层。如图5所示，在所述掩膜层23的上表面、所述沟槽b的侧壁和底部的表面沉积多层薄膜层25，优选的，所述多层薄膜层25包括在所述掩膜层23的上表面、所述沟槽b的侧壁和底部的表面形成的第一介质层251、覆盖所述第一介质层251的电子储存层252、覆盖所述电子储存层252的第二介质层253、以及覆盖所述第二介质层253的第一多晶硅层254。常用的，所述第一介质层251、电子储存层252和第二介质层253为ONO(氧化硅-氮化硅-氧化硅)结构，即所述电子储存层252为氮化硅层，所述第一介质层251和第二介质层253均为二氧化硅层。
接着，执行步骤S3，刻蚀部分所述多层薄膜层25，保留所述沟槽侧壁的多层薄膜层，并至少暴露出部分所述沟槽底部的所述电子储存层。在本实施例中，通过各向异性的干法刻蚀部分所述多层薄膜层25，刻蚀去除所述掩膜层23上的所述多层薄膜层以及刻蚀所述沟槽底部的第一多晶硅层、第二介质层、并贯穿所述电子储存层和第一介质层，如图6所示，留下部分第一介质层251′、部分电子储存层252′、部分第二介质层253′以及所述沟槽侧壁上的第一多晶硅层254′。所述干法刻蚀是本领域技术人员容易理解的，通过设定不同选择比，在纵向方向对所述多层薄膜层进行刻蚀，实际工艺中，采用干法刻蚀时会有少许的过刻，即还会蚀刻掉少部分硅外延层24，形成如图6所示的结构，则部分第一介质层251′、部分电子储存层252′和部分第二介质层253′在所述沟槽底部呈“L”型结构。然而，如果在形成上述结构的基础上直接进行多晶硅和介质层的填充的话，就会在上述“L”型结构中的底部电子储存层出现储存电子的现象，影响器件的性能。
于是，接下来，执行步骤S4，去除所述沟槽底部的所述电子储存层。因在本实施例中所述电子储存层的材料为氮化硅，而磷酸对氮化硅蚀刻具有良好的均匀性和较高的选择比，所以，采用湿法刻蚀去除所述沟槽底部的所述氮化硅层，采用磷酸作为氮化硅的蚀刻液，在实际工艺中，通过量测所述沟槽底部的所述氮化硅层的长度及厚度去权衡所述湿法刻蚀的具体工艺参数，具体工艺参数在此不做限定。其实所述湿法刻蚀还会刻蚀掉部分硬掩膜层23以及部分所述刻蚀层252′的顶部，形成如图7所示的结构，因为氮化硅材质具有捕捉电子的特性，所以去除掉所述沟槽底部的所述氮化硅层可以减少甚至消除在所述沟槽底部储存电子的现象，减少在其位置电子储存的数量，以实现具有良好结构的器件。
为了进一步详细说明本实施例中存储结构及其制作方法，在上述步骤之后，所述存储结构的制作方法还会包括以下工艺：如图8所示，在上述结构中，沉积第二多晶硅层26，所述第二多晶硅层26位于所述沟槽的底部，并与部分所述第一多晶硅层254′的底部相连，即所述第二多晶硅层26填充满去除所述沟槽底部的所述氮化硅层位置，以多晶硅材料取代氮化硅材料，更进一步的，减少甚至消除在所述沟槽底部出现电子储存的现象，提升存储结构的相应性能；然后，如图9所示，在所述第二多晶硅层26上沉积第三介质层27，所述第三介质层27的材料为绝缘性材料，如氧化硅等，所述第三介质层27未填充满所述沟槽；紧接着，如图10所述，继续沉积第三多晶硅层28，所述第三多晶硅层28填充满所述沟槽并覆盖所述半导体结构的上表面(即覆盖所述硬掩膜层23的上表面)。较佳的，采用原子层沉积(AtomicLayer Deposition，简称ALD)法沉积所述第二多晶硅层26、第三介质层27和第三多晶硅层28，因为ALD技术能够精确控制薄膜厚度。
所述存储结构的制作方法还包括平坦化步骤，首先，如图11所示，通过平坦化方法去除所述硬掩膜层23表面上多余的第三多晶硅层，留下所述沟槽中的第三多晶硅层28′，所述沟槽中的第三多晶硅层28′的顶部与所述硬掩膜层23的顶部齐平，其中平坦化方法可以是物理机械平坦化方法或化学机械抛光平坦化方法；接着去除所述硬掩膜层23，可以采用湿法腐蚀工艺去除所述硬掩膜层23；最后，如图12所示，再进行平坦化工艺，使其结构表面平坦化。
显然，要形成最终的存储器结构，本实施例中省略了本领域普通技术人员所知晓的其他相应工艺，比如：金属栅的形成、栅线隔离结构等等，最终形成所需的存储器结构，如三维闪存结构。
综上，本发明通过去除所述沟槽底部的所述电子储存层，可以防止在所述沟槽底部的所述电子储存层中出现电子储存的现象，从而，减小存储结构的反向电压，提高存储结构的性能。
进一步的，本发明中所述电子储存层的材料为氮化硅，因为磷酸对氮化硅蚀刻具有良好的均匀性和较高的选择比，因此采用湿法刻蚀去除所述沟槽底部的所述氮化硅层，能够很好的实现刻蚀，形成良好的所需结构。
另外，在所述沟槽底部以多晶硅材料替代氮化硅材料，进一步减少甚至消除在所述沟槽底部出现电子储存的现象，提升存储结构的相应性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种存储结构的制作方法，其特征在于，包括：
提供一形成有沟槽的半导体结构；
形成一多层薄膜层，所述多层薄膜层包括在所述半导体结构的顶部、所述沟槽的侧壁和底部的表面形成的第一介质层、覆盖所述第一介质层的电子储存层、以及覆盖所述电子储存层的第二介质层；
刻蚀部分所述多层薄膜层，保留所述沟槽侧壁的多层薄膜层，并至少暴露出部分所述沟槽底部的所述电子储存层；
去除所述沟槽底部的所述电子储存层。
2.如权利要求1所述的存储结构的制作方法，其特征在于，在刻蚀部分所述多层薄膜层的步骤中，刻蚀所述沟槽底部的第二介质层，并贯穿所述电子储存层和第一介质层，以暴露出部分所述电子储存层。
3.如权利要求1或2所述的存储结构的制作方法，其特征在于，所述电子储存层为氮化硅层。
4.如权利要求3所述的存储结构的制作方法，其特征在于，通过湿法刻蚀去除所述沟槽底部的所述氮化硅层。
5.如权利要求4所述的存储结构的制作方法，其特征在于，在所述湿法刻蚀中采用磷酸作为所述氮化硅层的蚀刻液。
6.如权利要求1所述的存储结构的制作方法，其特征在于，形成有沟槽的半导体结构的步骤包括：
提供一基底；
在所述基底的上表面形成交叠层；
部分刻蚀所述交叠层和基底，在所述交叠层和基底中形成一开口；
采用选择性外延生长在所述开口的底部表面形成一硅外延层，以形成有沟槽的半导体结构。
7.如权利要求6所述的存储结构的制作方法，其特征在于，所述交叠层包括自下至上依次沉积多层交错堆叠的隔离层和牺牲层。
8.如权利要求7所述的存储结构的制作方法，其特征在于，所述隔离层的材料为氧化硅，所述牺牲层的材料为氮化硅。
9.如权利要求6所述的存储结构的制作方法，其特征在于，在形成所述开口之前，还包括在所述交叠层上形成一硬掩膜层。
10.如权利要求9所述的存储结构的制作方法，其特征在于，去除所述沟槽底部的所述电子储存层时，还包括去除部分所述硬掩膜层。
11.如权利要求1所述的存储结构的制作方法，其特征在于，所述多层薄膜层还包括覆盖所述第二介质层的第一多晶硅层。
12.如权利要求1所述的存储结构的制作方法，其特征在于，所述第一介质层和第二介质层均为二氧化硅层。
13.如权利要求1所述的存储结构的制作方法，其特征在于，去除所述沟槽底部的所述电子储存层之后，还包括：
在所述沟槽的底部沉积第二多晶硅层，所述第二多晶硅层填充满去除的所述沟槽底部的所述电子储存层的位置；
在所述第二多晶硅层上沉积第三介质层，所述第三介质层未填充满所述沟槽；
再沉积第三多晶硅层，所述第三多晶硅层填充满所述沟槽并覆盖所述半导体结构的上表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810209625.7A CN108447869B (zh) | 2018-03-14 | 2018-03-14 | 存储结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810209625.7A CN108447869B (zh) | 2018-03-14 | 2018-03-14 | 存储结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108447869A true CN108447869A (zh) | 2018-08-24 |
| CN108447869B CN108447869B (zh) | 2020-11-20 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201810209625.7A Active CN108447869B (zh) | 2018-03-14 | 2018-03-14 | 存储结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108447869B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2018
- 2018-03-14 CN CN201810209625.7A patent/CN108447869B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN108447869B (zh) | 2020-11-20 |
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